CN100521185C - 用于半导体器件的互连结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 35
- 229910052751 metal Inorganic materials 0.000 claims abstract description 157
- 239000002184 metal Substances 0.000 claims abstract description 157
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 249
- 239000012535 impurity Substances 0.000 claims description 106
- 208000005189 Embolism Diseases 0.000 claims description 77
- 230000004888 barrier function Effects 0.000 claims description 68
- 239000011229 interlayer Substances 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 30
- 239000010949 copper Substances 0.000 claims description 19
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 19
- 229910052721 tungsten Inorganic materials 0.000 claims description 19
- 239000010937 tungsten Substances 0.000 claims description 19
- 239000010936 titanium Substances 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 14
- 239000004411 aluminium Substances 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052802 copper Inorganic materials 0.000 claims description 13
- 229910052715 tantalum Inorganic materials 0.000 claims description 12
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 12
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 12
- 238000007667 floating Methods 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000000465 moulding Methods 0.000 claims description 8
- -1 tungsten-nitride Chemical compound 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract description 19
- 125000006850 spacer group Chemical group 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
- 206010057855 Hypotelorism of orbit Diseases 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种用于半导体器件的互连结构，包括布置在半导体衬底上的层间绝缘层。贯穿所述层间绝缘层的第一接触结构。贯穿所述层间绝缘层的第二接触结构。使第一接触结构连接到所述层间绝缘层上的第二接触结构的金属互连。所述第一接触结构包括依次层叠的第一和第二栓塞，以及所述第二接触结构包括第二栓塞。
Description
相关申请
本申请要求2004年6月25日申请的韩国专利申请号2004-0048119的权益和优先权，在此将其公开内容引入作为参考。
技术领域
本发明总体上涉及集成电路器件及其形成方法，更具体涉及用于集成电路器件的互连结构及其形成方法。
背景技术
工作频率和集成密度是可能影响半导体器件的成本的技术因数。器件制造商通常考虑增强器件性能和影响器件的商业价值的因数。因为工作频率(或速度)主要受电路图形中使晶体管的电极彼此连接的互连阻抗的影响，因此减小互连的阻抗和使用提高工作和/或集成性能的技术可以是合符需要的。因为互连的阻抗取决于互连所使用的材料的电阻率和截面积，所以提出了使用低电阻率材料如铝(Al)或铜(Cu)形成互连的技术。Cu金属镶嵌工艺是用于减小互连阻抗的典型技术。
另一方面，包括互连的导电图形上的间距缩短可以用来增强半导体器件的集成度。但是，互连间距的这种缩短可能引起互连的薄层电阻增加。这种互连可以使用阻挡金属层减小杂质的异常反应和扩散的可能性。
图1是说明用于形成包括互连结构的半导体器件的常规工艺的剖面图。在图1中，范围C1描绘了沿第一方向的单元阵列区的部分截面，而范围C2描绘了平面α上的区域C1的垂直截面。
参考图1，场隔离层20形成在半导体衬底10的预定区域中，以限定有源区。半导体衬底10可以分为单元阵列区和外围区。在有源区上依次淀积栅绝缘层32和栅导电层34之后，那些层32和34被构图，以形成栅图形30。由利用栅图形30作为掩模的离子注入工艺，在有源区中设置杂质区40。
在形成杂质区40的所得结构上，淀积层间绝缘层50。层间绝缘层50被构图，以形成部分地开口单元阵列区的杂质区的第一接触孔55。被第一接触孔55露出的杂质区50将连接到由后续工序形成的位线。在层间绝缘层上淀积栓塞导电层并填充第一接触孔55之后，栓塞导电层被刻蚀掉，直到层间绝缘层50的顶表面被露出。结果，形成通过第一接触孔55连接到杂质区40的接触栓塞60。接触栓塞60可以由多晶硅制成。
在层间绝缘层50上依次淀积阻挡金属层92和金属层94。金属层94和阻挡金属层92被构图，以形成连接到接触栓塞60的互连结构90。在此期间，为了防止互连结构90之间短路，用过刻蚀技术进行用于互连结构90的构图工序。由于过刻蚀，围绕互连结构90的层间绝缘层50变得低于阻挡金属层92的底部。
在过刻蚀工序过程中，接触栓塞60可能不被各向异性地刻蚀或比层间绝缘层50更快的被除去。结果，如图1所示，接触栓塞60的顶部侧边可能被刻蚀掉，导致其较窄的部分，这使得接触栓塞60不连接到位线90或保持高阻抗。
此外，金属层94通常为高电导率而由铝、钨、或铜形成。但是，当金属层94直接接触杂质区40或包含硅的接触栓塞60时，由于金属和硅之间的杂质扩散和异常反应，它可能引起质量下降。阻挡金属层92被设置超过临界厚度tc，以减小由金属和硅之间接触产生这种问题的可能性。但是，阻挡金属层92需要的临界厚度可能减小互连结构90中金属的有效截面积的比率的必然性，可能引起互连结构90中的薄层电阻的突然增加。特别，如果互连结构90的最小间距减小至小于0.1μm，那么薄层电阻的增加可能是解决制造高频半导体器件中的重要议题。
发明内容
根据本发明的某些实施例，用于半导体器件的互连结构包括布置在半导体衬底上的层间绝缘层。贯穿层间绝缘层的第一接触结构。贯穿层间绝缘层的第二接触结构。金属互连，在层间绝缘层上使第一接触结构连接到第二接触结构。第一接触结构包括依次层叠的第一和第二栓塞，第二接触结构包括第二栓塞。
在本发明的其他实施例中，在层间绝缘层和半导体衬底之间插入栅极层，栅极层被第二接触结构连接到金属互连。
在本发明的再一实施例中，第一栓塞包括多晶硅。第二栓塞包括第一阻挡金属层和第一金属层，第一阻挡金属层包括钛、钛-氮化物、钨-氮化物、钽和/或钽-氮化物，第一金属层包括钨、铝和/或铜。金属互连包括第二阻挡金属层和第二金属层，第二阻挡金属层包括钛、钛-氮化物、钨-氮化物、钽和/或钽-氮化物，第二金属层包括钨、铝和/或铜。
在本发明的再一实施例中，半导体衬底包括单元晶体管布置有单元杂质区和单元栅极层的单元阵列区、低压晶体管布置有低压杂质区和低压栅极层的低压区以及高压晶体管布置有高压杂质区和高压栅极层的高压区。单元杂质区被第一接触结构部分地连接到金属互连，以及单元栅极层、低压栅极层以及高压栅极层被第二接触结构连接到金属互连。
在本发明的再一实施例中，低压杂质区被第一接触结构连接到金属互连，以及高压杂质区被第二接触结构连接到金属互连。
在本发明的再一实施例中，高压杂质区被第一接触结构连接到金属互连，以及低压杂质区被第二接触结构连接到金属互连。
在本发明的再一实施例中，高压和低压杂质区被第一接触结构连接到金属互连。
在本发明的再一实施例中，高压和低压杂质区被第二接触结构连接到金属互连。
在本发明的再一实施例中，单元栅极层包括浮栅电极层、栅层间绝缘层以及控制栅层，以及单元晶体管和金属互连形成NAND闪存器(flash memory device)的单元阵列结构。
在本发明的再一实施例中，用于包括半导体衬底的半导体器件的互连结构包括单元阵列区、低压区以及高压区的。单元晶体管被布置在包括单元杂质区和单元栅极层的单元阵列区中。低压晶体管被布置在包括低压杂质区和低压栅极层的低压区中。高压晶体管被布置在包括高压杂质区和高压栅极层的高压区中。金属互连被布置在半导体衬底上。第一接触结构将单元杂质区连接到金属互连。第二接触结构将金属互连连接到单元栅极层、低压栅极层以及高压栅极层。第一接触结构包括依次层叠的第一和第二栓塞，第二接触结构包括第二栓塞。
在本发明的其他实施例中，通过在半导体衬底上形成层间绝缘层形成用于半导体器件的互连结构。形成贯穿层间绝缘层的第一接触孔。在第一接触孔中形成第一栓塞。形成贯穿层间绝缘层的第二接触孔。形成填充第一接触孔和第二接触孔的第二栓塞。形成连接到层间绝缘层上的第二栓塞的金属互连。
在本发明的再一实施例中，通过在半导体衬底的单元杂质区中形成单元晶体管和在单元阵列区中形成单元栅极层，在半导体衬底的低压杂质区中形成低压晶体管和在低压区中形成低压栅极层，以及在半导体衬底的高压杂质区中形成高压晶体管和在高压区中形成高压栅极层，形成用于半导体器件的互连结构。在包括晶体管的所得结构上形成层间绝缘层。层间绝缘层被构图，以形成部分地露出单元杂质区的第一接触孔。在第一接触孔中形成第一栓塞。层间绝缘层被构图，以形成部分地露出单元栅极层、低压栅极层和高压栅极的第二接触孔。形成填充第二接触孔和第一接触孔的第二栓塞。形成连接到层间绝缘层上的第二栓塞的互连。
附图说明
从其特殊实施例的下列详细描述同时结合附图阅读将更容易理解本发明的特点，其中：
图1是说明形成包括互连结构的半导体器件的常规工艺的剖面图；
图2A至6B是说明根据本发明的某些实施例用于制造半导体器件的工艺流程的剖面图；
图7A和7B是说明根据本发明的再一实施例用于制造半导体器件的工艺流程的剖面图；以及
图8至11、图12、图13至15以及图16是分别说明根据发明的各个其他实施例用于制造半导体器件的工艺流程的剖面图。
具体实施方式
尽管发明对各种改进和选择性形式是敏感的，但是通过图中的例子示出了其特殊实施例以及在此将详细描述其特殊实施例。但是，应该理解，不打算将发明限于公开的特殊形式，相反，本发明将覆盖落入被权利要求所限定的发明的精神和范围内的所有改进、等效物以及选择性方案。在整个附图的描述中相同的参考数字表示相同的元件。
应当理解当元件或层称为“在...上”、“连接到”或“耦合到”另一元件或层时，它可以直接在另一元件或层上、连接或耦合到另一元件或层，或可以存在插入元件或层。相反，当一个元件称为“直接在...上”“直接连接到”或“直接耦合到”另一个元件或层时，不存在插入元件或层。如在此使用的术语“和/或”包括一个或多个相关列项的任一和所有组合。在整个说明书中，相同的数字指相同的元件。
应当理解尽管在此使用术语第一和第二描述各个区域、层和/或部分，但是这些区域、层和/或部分不应该受这些术语的限制。这些术语仅仅是用来使一个区域、层或部分与其它区域、层或部分相区别。因此，在不脱离本发明的教导的条件下，下面论述的第一区域、层或部分可以称为第二区域、层或部分，同样，第二区域、层或部分可以称为第一区域、层或部分。
此外，相对术语，在此可以使用例如“下”或“底部”和“上”或“顶部”描述一个元件与图中所示的其它元件的关系。应当理解相对术语希望包括除图中描绘的取向之外的器件的不同取向。例如，如果一个图中的器件被翻转，那么被描述为在其他元件“下”侧的元件将定向为在其他元件的“上”侧上。因此示例性术语“下”可以包括“下”和“上”两种方向，依照图的具体方向而定。类似地，如果图中的一个元件被翻转，那么被描述为在其他元件的“下面”或“底下”的元件将定向在其他元件的“上”。因此示例性术语“在...下面”或“在...底下”可以包括“在...之上”和“在...下面”的两种方向。
在此参考截面图描述了本发明的实施例，该截面图是本发明的理想化实施例的示意图。因此，将预想到由于例如制造工艺和/或容差由图示的形状引起的变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状而是包括例如由制造所得的形状偏差。例如，图示为矩形的注入区一般地将具有园滑的或弯曲的特点和/或在其边缘具有注入浓度的梯度而不是从注入区至非注入区的二元变化。同样，通过注入形成的掩埋区可以引起掩埋区和通过其进行注入的表面之间的区域中发生某些注入。因此，图中所示的区域本质上是示意性的，且它们的形状不打算图示器件区域的精确形状以及不打算限制本发明的范围。
在此使用的专业词汇是仅仅用于描述具体实施例而不是限制本发明。如在此使用，单数形式“a”，“an”以及“the”同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，当说明书中使用术语“包括(comprise)”和/或“包括(comprising)”时，是说明陈述的特性、整体、步骤、操作、元件和/或组件的存在，但是不排除存在或增加一个或多个其他特性、整体、步骤、操作、元件、组件和/或其组合。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属的技术领域的普通技术人员通常理解的相同意思。还应当进一步理解术语如在通常使用的词典中定义的那些应该解释为具有符合相关技术的环境中的意思且不以理想化的或过度正式的意味来解释，除非在此清楚地限定。
图2A至6B是说明根据本发明的某些实施例用于制造半导体器件的工艺流程的剖面图。图7A和7B是说明根据本发明的再一实施例用于制造半导体器件的工艺流程的剖面图。图8至11、图12、图13至15以及图16是分别说明根据发明的各个其他实施例用于制造半导体器件的工艺流程的剖面图。在图2A、3A、4A、5A、6A以及7A中，范围I、II和III分别表示单元阵列区的公共源区、漏接触区以及栅极接触区。在图2B、3B、4B、5B、6B和7B以及在图8至16中，区域IV和V分别表示外围区的高压场和低压场。
参考图2A和2B，在制备包括单元阵列区和外围区的半导体衬底100之后，形成场隔离区110，以在半导体衬底100中的预定位置限定有源区。单元阵列区包括公共源区I、漏接触区II以及栅极接触区III，而外围区包括低压场IV和高压场V。接着，在单元阵列区、低压场IV以及高压场V的有源区上分别形成栅绝缘层、单元栅绝缘层120c、低压(LV)栅绝缘层1201和高压(HV)栅绝缘层120h。HV栅绝缘层120h可以比单元栅绝缘层120c和LV栅绝缘层1201更厚。
栅构图工艺形成跨越LV场IV和HV场V中的有源区和场隔离层110的单元栅极层130c、LV栅极层130I以及HV栅极层130h。单元栅极层130c包括依次层叠的浮栅电极层132、栅层间绝缘层134以及控制栅电极层(136，138)。控制栅电极层包括下控制栅电极层136和上控制栅电极层138。浮栅电极层132以及下控制栅电极层136可以包括多晶硅，而栅层间绝缘层134可以包括硅的化合物、硅-氮化物以及硅-氧化物。上控制栅电极层138包括低阻的导电材料如钨-硅化物或钨。
在单元栅极层130c的形成过程中，在LV和HV场IV和V中除去栅层间绝缘层134。因此，LV和HV栅极层130I和130h每个由浮栅电极层132、下控制栅电极层136以及上控制栅层138形成。在单元阵列区中的预定位置可以部分地除去栅层间绝缘层134。结果，在单元阵列区的预定位置中，选择栅层130s使下控制栅电极层136与浮栅电极层132直接接触。
接下来，进行离子注入工序，以在LV和HV场IV和V的有源区中形成单元杂质区140c，LV杂质区140I以及HV杂质区140h。单元杂质区140c包括选择栅极层130s的图形之间的有源区中的源杂质区140s和漏杂质区140d。可以用使用在栅极层130的两个侧壁上形成的栅极层130的图形或栅极隔片150的图形的掩模进行离子注入工序。因此，在单元阵列区中杂质区140可以具有彼此不同的位置。
在完成了杂质区140的所得结构上，淀积下绝缘层160。下绝缘层160可以包括硅-氧化物。下绝缘层160被构图，以形成露出源杂质区140s的公共源沟槽165。公共源沟槽165填有连接公共源区140s的公共源线层170。公共源线层170可以包括钨。
参考图3A和3B，在具有公共源线层170的所得结构中形成更上的绝缘层180。上和下绝缘层180和160构成层间绝缘层。上绝缘层180可以包括硅-氧化物、硅-氮化物、硅-氧氮化物和/或多孔的绝缘材料。
在发明的某些实施例中，上和下绝缘层180和160被连续地构图，以形成露出漏杂质区140d和HV杂质区140h的第一接触孔181。可以使用引入相对于硅具有刻蚀选择率的刻蚀配方的各向异性刻蚀技术执行用于设置第一接触孔的工序。下绝缘层160可以包括依次淀积的硅-氮化物和硅-氧化物，其中硅-氮化物用作用于形成第一接触孔181的刻蚀停止层。
在本发明的其他实施例中，第一接触孔181露出漏杂质区140d、HV杂质区140h以及低压杂质区140I(参考图3A和8)。
在本发明的再一实施例中，第一接触孔181被限制在单元阵列区内。换句话说，第一接触孔181仅仅露出漏杂质区140d，而不在外围区中形成(参见图3A和13)。
参考图4A和4B，在填充第一接触孔181的上绝缘层180上淀积第一导电层。第一导电材料可以包括多晶硅。然后刻蚀掉第一导电层，以露出上绝缘层180的顶表面。可以通过化学和机械抛光(CMP)工艺刻蚀第一导电层。结果，用在上绝缘层180的相同水平面上的第一接触层填充第一接触孔181。接下来，第一导电层的顶表面被进一步刻蚀掉，低于上绝缘层180。结果，第一栓塞190填充第一接触孔181，但是处于比上绝缘层180更低的水平面。第一栓塞190的顶表面可以位于比下绝缘层160更高的水平面。
在本发明的某些实施例中，第一栓塞190被连接到漏杂质区140d和HV杂质区140h。在本发明的其他实施例中，第一栓塞190被连接到漏杂质区140d、HV杂质区140h以及LV杂质区140I(参见图4A和9)。在本发明的再一实施例中，第一栓塞190仅仅被连接到漏杂质区140d。
参考图5A和5B，上和下绝缘层180和160相继被构图，以形成部分地露出单元栅极层130c、LV栅极层130I和HV栅极层130h的顶表面的第二接触孔182。
通过用位于上绝缘层180上的刻蚀掩模图形(未示出)依次各向异性地刻蚀上和下绝缘层180和160进行形成第二接触孔182的工艺。用于第二接触孔182的各向异性刻蚀工艺可以包括第一操作和第二操作，所述第一操作包括相对于硅—氮化物具有刻蚀选择率刻蚀硅-氧化物的刻蚀配方，所述第二操作包括使用相对于上控制栅电极层138具有刻蚀选择率刻蚀硅-氮化物的刻蚀配方。在此过程中，形成下绝缘层160的硅-氮化物在用于第二接触孔182的各向异性刻蚀工序的第一操作中用作刻蚀-停止层。
刻蚀掩模图形具有露出单元栅极层130c、LV栅极层130I以及HV栅极层130h上的上绝缘层180的开口。在本发明的某些实施例中，掩模图形露出LV杂质区140I上的上绝缘层180的顶表面，使第二接触孔在LV杂质区140I的顶表面上开口，如图5B所示。如上所述，当下绝缘层160的硅-氮化物用作刻蚀停止层时，用于形成第二接触孔182的工序可以露出LV杂质区140I，同时由于栅极层和有源区之间的高度差异减小技术困难。可以通过相对于硅具有刻蚀选择率能除去硅-氮化物的刻蚀配方进行该刻蚀操作。
在其中安排了第二接触孔182的所得结构上淀积第二导电层。第二导电层填充第一接触孔181的顶部以及第二接触孔182。然后通过刻蚀平整第二导电层，直到上绝缘层180的顶部被露出，产生第二栓塞200。第二栓塞200填充第一接触孔181的顶部以及第二接触孔182。结果，第一接触孔181填有依次淀积的第一和第二栓塞190和200，而第二接触孔182仅仅填有第二栓塞200。
根据本发明的某些实施例，第二导电层包括依次层叠的第一阻挡金属层202和第一金属层204。第一阻挡金属层202包括钛(Ti)、钛-氮化物(TIN)、钨-氮化物(WN)、钽(Ta)和/或钽-氮化物(TaN)，而第一金属层204包括钨(W)、铝(Al)和/或铜(Cu)。第一阻挡金属层202可以包括依次淀积的钛和钛-氮化物层，以及第一金属层204可以包括钨。第一阻挡金属层202防止第一金属层204直接接触第一栓塞190。
在本发明的再一实施例中，第二接触孔182不露出位于外围区中的杂质区140I和140h。根据这些实施例，第二栓塞200直接被连接到单元栅极层130c的顶部、LV栅极层130I以及HV栅极层130h，并通过第一栓塞190连接到LV和HV杂质区140I和140h(参见图5A和10)。通常，连接到栅极层130c，130I以及130h的第二栓塞200布置在场隔离层110之上。
在本发明的再一实施例中，第二接触孔182露出外围区中的所有杂质区140I和140h。根据这些实施例，第二栓塞200被直接连接到栅极层130c、130I和130h的顶部、LV杂质区140I以及HV杂质区140h(参见图14和10)
参考图6A和6B，在构造第二栓塞200的所得结构上，淀积并构图第三导电层，以形成连接到第二栓塞200的顶部的金属互连220。在具有金属互连220的结构上淀积层间绝缘层230。
第三导电层可以包括依次层叠的第二阻挡金属层222和第二金属层224。第二阻挡金属层222包括钛(Ti)、钛-氮化物(TIN)、钨-氮化物(WN)、钽(Ta)和/或钽-氮化物(TaN)，而第二金属层224包括钨(W)、铝(Al)和/或铜(Cu)。第二阻挡金属层222可以包括依次淀积的钛和钛-氮化物层，以及第二金属层224可以包括钨。金属互连220可以包括第二金属层224，而没有第二阻挡金属层220。
结果，金属互连220形成每个连接到单元阵列区中的漏杂质区140d的位线。单元杂质区140c每个布置在连接到位线的漏杂质区140d和连接到公共源线层170的源杂质区140s之间。单元栅极层130c的图形布置在单元杂质区140c之间。选择栅极层130s邻近于源杂质区140s和漏杂质区140d布置。
在第三导电层上借助于限定金属互连220的刻蚀掩模图形通过各向异性刻蚀进行构图第三导电层的工序。本发明的某些实施例包括利用构图工序形成金属互连220的工序(参见图6A，6B，11和15)。
如上所述，构图工序也可以包括防止相邻互连之间短路的过刻蚀效果。在常规情况中，因为顶部侧边被过分地过刻蚀，接触栓塞(图1的60)产生窄的部分。但是，根据发明的某些实施例，因为金属的第二栓塞200被布置在金属互连220的下面，在各向异性刻蚀模式中第二栓塞200被刻蚀，同时进行用于金属互连220的过刻蚀工序。结果，可以减少和/或克服常规技术伴有的问题，例如接触栓塞的窄部分。
在发明的某些实施例中，可以通过金属镶嵌工艺形成金属互连220(参考图7A、7B、12和16)。通过在具有第二栓塞200的结构上淀积并构图模制层230′之后形成互连沟槽235以露出第二栓塞200的顶部，来进行金属镶嵌工艺。之后，在其上淀积第三导电层，以填充互连沟槽235并通过刻蚀平整，直到模制层230′的顶部被露出。
在使用这种金属镶嵌工艺的实施例中，第三导电层可以包括依次层叠的第二阻挡金属层222和第二金属层224。但是，根据发明的某些实施例，因为第二金属层224间接地接触第一栓塞190，所以第二金属层224的厚度可以比常规情况的临界厚度tc更薄。
此外，如果第二金属层224由与第一金属层204相同的材料制成，或不包括由于杂质的技术问题，那么本发明的某些实施例可以不包括第二阻挡金属层222。
回到图6A和6B，在半导体衬底100的预定区域布置场隔离层110。半导体衬底100包括单元阵列区和外围区。单元阵列区包括公共源区I、漏接触区II以及栅极接触区IV，而外围区包括LV区IV和HV区V。
在LV和HV区IV和V上形成单元栅绝缘层120c、LV栅绝缘层1201和HV栅绝缘层120h。HV栅绝缘层120h通常比单元栅绝缘层120c和LV栅绝缘层1201更厚。
此外，在单元阵列区、LV区IV和HV区V中布置单元栅极层130c、LV栅极层130I和HV栅极层130h的图形，以便跨越有源区和场隔离层110的顶部。
单元栅极层130c包括依次层叠的浮栅电极层132、栅层间绝缘层134以及控制栅电极层。控制栅电极层包括依次淀积的下和上控制栅电极层136和138。浮栅电极层132和下控制栅电极层136包括多晶硅，栅层间绝缘层134可以包括硅-氧化物、硅-氮化物和/或硅-氧化物。上控制栅电极层138包括低阻导电材料(如钨-硅化物或钨)。
另一方面，在外围区中的预定位置部分地除去栅层间绝缘层134，以形成选择栅极层130s的图形，其中下控制栅电极层136直接接触浮栅极层132。LV和HV栅电极层130I和130h每个包括浮栅电极层132、下控制栅电极电极层136以及上控制栅电极层138。
在单元阵列区、LV区IV以及HV区V中各自布置单元杂质区140c、LV杂质区140I以及HV杂质区140h。单元杂质区140c包括在选择栅极层130s的图形之间的有源区中的源杂质区和漏杂质区140s、140d。根据位置杂质区可以以不同的图形形成。
在具有杂质区140的半导体衬底100上形成层间绝缘层140，其包括下和上绝缘层160和180。下绝缘层160包括依次层叠的硅-氮化物和硅-氧化物，而上绝缘层180包括硅-氧化物、硅-氮化物、硅-氧氮化物和/或多孔的绝缘材料。下绝缘层160包括连接源杂质区140s的公共源线层170。公共源线层179可以包括钨(W)。
在上绝缘层180上设置金属互连220。部分金属互连220通过贯穿层间绝缘层的第一和第二栓塞190和200连接到漏杂质区140d。第一栓塞190可以包括多晶硅，第二栓塞可以包括依次层叠的第一阻挡金属层202和第一金属层204。根据发明的某些实施例，第一阻挡金属层202包括钛(Ti)、钛-氮化物(TiN)、钨-氮化物(WN)、钽(Ta)和/或钽-氮化物(TaN)，而第一金属层204包括钨(W)、铝(Al)和/或(Cu)。
根据发明的某些实施例，单元栅极层130c、LV栅极层130I以及HV栅极层130h通过第二栓塞200连接到金属互连，而没有第一栓塞190。漏杂质区140d通过第一和第二栓塞190和200连接到金属互连220。
也可以用各种特征中的金属互连220连接LV和HV杂质区140I和140h。在发明的某些实施例中，HV杂质区140h通过依次层叠的第一和第二栓塞190和200连接到金属互连220，而LV杂质区140I通过第二栓塞200连接到金属互连220(参见图6A、6B、7A以及7B)。
在发明的再一实施例中，LV和HV杂质区140I和140h都通过依次层叠的第一和第二栓塞190和200连接到金属互连220(参见图6A、7A、11和12)。在发明的再一实施例中，LV和HV杂质区140I和140h仅仅通过第二栓塞200连接到金属互连220(参见图6A、7A、15和16)。
此外，在本发明的其他实施例中，金属互连220可以包括依次层叠的第二阻挡金属层222和第二金属层224。第二阻挡金属层222包括钛(Ti)、钛-氮化物(TIN)、钨-氮化物(WN)、钽(Ta)和/或钽-氮化物(TaN)，而第二金属层224包括钨(W)、铝(Al)和/或铜(Cu)。在这些实施例中，金属互连220被层间绝缘层230覆盖。根据本发明的某些实施例，在金属互连222之间布置模制层230′，以及在模制层230′和第二金属层224之间插入第二阻挡金属层222。此外，金属互连220可以由第二金属层224形成，没有第二阻挡金属层222。
在前述的实施例中，单元杂质区和单元栅极层在单元阵列区中形成单元晶体管。单元晶体管可以布置在NAND闪存器的单元阵列区中。LV杂质区和LV栅极层在LV区中形成LV晶体管。HV杂质区和HV栅极层在HV1区中形成HV晶体管。LV和HV晶体管可以布置在包括LV和HV区的外围区中。
由上面描述的本发明的实施例，可以看到金属互连直接接触由金属材料制成的第二栓塞，而不接触第一栓塞。因此，阻挡金属层可以具有比临界厚度更小的厚度或可以形成没有阻挡金属层的金属互连。结果，本发明的某些实施例对制造高频半导体器件是有益的，因为它们抑制金属互连的薄层电阻的增加。
此外，即使当通过用各向异性刻蚀工序构图形成金属连接时，金属的第二栓塞也可以被一起刻蚀。因此，可以减小如栓塞和互连之间短路或其中电阻增加的常规问题。因为可应用本发明的制造工艺，相对于常规方法没有附加的光刻步骤，在不增加成本的条件下可以获得改进的器件。
在详细描述的结论中，应当注意到在本质上不脱离本发明的原理的条件下，可以对优选实施例进行多种改变和改进。所有的这种改变和改进都包括在下面的权利要求所阐述的本发明的范围内。
Claims (22)
1.一种用于半导体器件的互连结构，包括：
布置在半导体衬底上的层间绝缘层；
贯穿所述层间绝缘层的第一接触结构；
贯穿所述层间绝缘层的第二接触结构；以及
金属互连，在所述层间绝缘层上使所述第一接触结构连接到所述第二接触结构；
其中所述第一接触结构包括依次层叠的第一和第二栓塞，以及所述第二接触结构包括第二栓塞，
其中所述半导体衬底包括单元阵列区、低压区以及高压区，在所述单元阵列区设置单元晶体管，所述单元阵列区包括单元杂质区和单元栅极层，在所述低压区设置低压晶体管，所述低压区包括低压杂质区和低压栅极层，在所述高压区设置高压晶体管，所述高压区包括高压杂质区和高压栅极层，并且
其中所述单元杂质区被所述第一接触结构部分地连接到所述金属互连，以及所述单元栅极层、所述低压栅极层以及所述高压栅极层被所述第二接触结构连接到所述金属互连。
2.如权利要求1所述的互连结构，还包括：
在层间绝缘层和所述半导体衬底之间插入栅极层，所述栅极层被所述第二接触结构连接到所述金属互连。
3.如权利要求1所述的互连结构，其中所述第一栓塞包括多晶硅；
其中所述第二栓塞包括第一阻挡金属层和第一金属层，所述第一阻挡金属层包括钛、钛-氮化物、钨-氮化物、钽和/或钽-氮化物，所述第一金属层包括钨、铝和/或铜，以及
其中所述金属互连包括第二阻挡金属层和第二金属层，所述第二阻挡金属层包括钛、钛-氮化物、钨-氮化物、钽和/或钽-氮化物，所述第二金属层包括钨、铝和/或铜。
4.如权利要求1所述的互连结构，其中所述低压杂质区被所述第一接触结构连接到所述金属互连，以及所述高压杂质区被第二接触结构连接到所述金属互连。
5.如权利要求1所述的互连结构，其中所述高压杂质区被所述第一接触结构连接到所述金属互连，以及所述低压杂质区被所述第二接触结构连接到所述金属互连。
6.如权利要求1所述的互连结构，其中所述高压和所述低压杂质区被所述第一接触结构连接到所述金属互连。
7.如权利要求1所述的互连结构，其中所述高压和所述低压杂质区被所述第二接触结构连接到所述金属互连。
8.如权利要求1所述的互连结构，其中所述单元栅极层包括浮栅电极层、栅层间绝缘层以及控制栅极层，以及所述单元晶体管和所述金属互连形成NAND闪存器的单元阵列结构。
9.一种用于半导体器件的互连结构，包括：
包括单元阵列区、低压区以及高压区的半导体衬底；
布置在包括单元杂质区和单元栅极层的所述单元阵列区中的单元晶体管；
布置在包括低压杂质区和低压栅极层的所述低压区中的低压晶体管；
布置在包括高压杂质区和高压栅极层的所述高压区中的高压晶体管；
布置在所述半导体衬底上的金属互连；
将所述单元杂质区连接到所述金属互连的第一接触结构；以及
将所述金属互连连接到所述单元栅极层、所述低压栅极层以及所述高压栅极层的第二接触结构；
其中所述第一接触结构包括依次层叠的第一和第二栓塞，所述第二接触结构包括所述第二栓塞。
10.如权利要求9所述的互连结构，其中所述第一栓塞包括多晶硅；
其中所述第二栓塞包括第一阻挡金属层和第一金属层，所述第一阻挡金属层包括钛、钛-氮化物、钨-氮化物、钽和/或钽-氮化物，所述第一金属层包括钨、铝和/或铜；以及
其中所述金属互连包括第二阻挡金属层和第二金属层，所述第二阻挡金属层包括钛、钛-氮化物、钨-氮化物、钽和/或钽-氮化物，所述第二金属层包括钨、铝和/或铜。
11.如权利要求9所述的互连结构，其中所述低压杂质区被第一和第二接触结构之一连接到所述金属互连，以及所述高压杂质区被所述第一和第二接触结构的另一个连接到所述金属互连。
12.如权利要求9所述的互连结构，其中所述单元晶体管和所述金属互连包括NAND闪存器的单元阵列结构。
13.一种形成用于半导体器件的互连结构的方法，包括：
在半导体衬底上形成具有顶表面的层间绝缘层，其中所述半导体衬底形成有单元阵列区、低压区以及高压区，在所述单元阵列区设置单元晶体管，所述单元阵列区包括单元杂质区和单元栅极层，在所述低压区设置低压晶体管，所述低压区包括低压杂质区和低压栅极层，在所述高压区设置高压晶体管，所述高压区包括高压杂质区和高压栅极层；
形成贯穿所述层间绝缘层的第一接触孔；
在所述第一接触孔中形成第一栓塞，以形成第一接触结构并且露出所述层间绝缘层的所述顶表面；
形成贯穿所述层间绝缘层的第二接触孔；
形成填充所述第一接触孔和所述第二接触孔的第二栓塞，以形成第二接触结构并且露出所述层间绝缘层的所述顶表面；以及
形成直接设置在所述层间绝缘层的所述顶表面上，连接至所述第二栓塞的金属互连；
其中所述单元杂质区被所述第一接触结构部分地连接到所述金属互连，以及所述单元栅极层、所述低压栅极层以及所述高压栅极层被所述第二接触结构连接到所述金属互连。
14.如权利要求13所述的方法，其中形成所述第一接触孔包括部分地露出所述低压杂质区和所述高压杂质区中的至少一个。
15.如权利要求13所述的方法，其中形成所述第二接触孔包括部分地露出所述低压杂质区和所述高压杂质区中的至少一个。
16.如权利要求13所述的方法，其中形成所述第一栓塞包括：
形成第一导电层，以填充所述层间绝缘层上的所述第一接触孔。
刻蚀所述第一导电层，直到所述层间绝缘层的顶部被露出；以及
使所述第一导电层凹陷至低于所述层间绝缘层的顶部。
17.如权利要求13所述的方法，其中形成所述第二栓塞包括：
形成第二导电层，以填充所述层间绝缘层上的所述第二接触孔和布置了所述第一栓塞的所述第一接触孔；以及
刻蚀所述第二导电层，直到所述层间绝缘层的顶部被露出；以及
其中所述第二导电层包括依次层叠的第一阻挡金属层和第一金属层。
18.如权利要求13所述的方法，其中所述第一栓塞包括不同于所述第二栓塞和所述金属互连的导电材料，所述第一栓塞包括多晶硅；
其中所述第二栓塞包括第一阻挡金属层和第一金属层，所述第一阻挡金属层包括钛、钛-氮化物、钨-氮化物、钽和/或钽-氮化物，所述第一金属层包括钨、铝和/或铜；以及
其中所述金属互连包括第二阻挡金属层和第二金属层，所述第二阻挡金属层包括钛、钛-氮化物、钨-氮化物、钽和/或钽-氮化物，所述第二金属层包括钨、铝和/或铜。
19.如权利要求13所述的方法，其中形成所述金属互连包括：
在所述层间绝缘层上形成导电层；以及
构图所述导电层，以便所述金属互连跨越所述第一和第二接触孔的顶部。
20.如权利要求13所述的方法，其中形成所述金属互连包括：
在所述层间绝缘层上形成模制层；
构图所述模制层，以形成露出所述第二栓塞的顶部的互连沟槽；
形成填充所述模制层上的所述互连沟槽的导电层；以及
刻蚀所述第二导电层，直到所述模制层的顶部被露出。
21.如权利要求13所述的方法，其中形成所述单元晶体管包括形成具有依次层叠浮栅电极层、栅层间绝缘层以及控制栅电极层的所述单元栅极层。
22.如权利要求13所述的方法，其中所述单元晶体管和所述金属互连包括NAND闪存器的单元阵列结构。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040048119 | 2004-06-25 | ||
| KR1020040048119A KR100626378B1 (ko) | 2004-06-25 | 2004-06-25 | 반도체 장치의 배선 구조체 및 그 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1722427A CN1722427A (zh) | 2006-01-18 |
| CN100521185C true CN100521185C (zh) | 2009-07-29 |
Family
ID=35239967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100788415A Active CN100521185C (zh) | 2004-06-25 | 2005-06-23 | 用于半导体器件的互连结构及其形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7871921B2 (zh) |
| JP (1) | JP5037794B2 (zh) |
| KR (1) | KR100626378B1 (zh) |
| CN (1) | CN100521185C (zh) |
| DE (1) | DE102005027234B4 (zh) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2004
- 2004-06-25 KR KR1020040048119A patent/KR100626378B1/ko active IP Right Grant
- 2004-12-22 US US11/022,240 patent/US7871921B2/en active Active
-
2005
- 2005-03-14 JP JP2005071421A patent/JP5037794B2/ja active Active
- 2005-06-13 DE DE102005027234A patent/DE102005027234B4/de active Active
- 2005-06-23 CN CNB2005100788415A patent/CN100521185C/zh active Active
-
2011
- 2011-01-10 US US12/987,440 patent/US20110101439A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| DE102005027234A1 (de) | 2006-01-19 |
| US7871921B2 (en) | 2011-01-18 |
| KR20050123454A (ko) | 2005-12-29 |
| US20110101439A1 (en) | 2011-05-05 |
| US20050250307A1 (en) | 2005-11-10 |
| JP5037794B2 (ja) | 2012-10-03 |
| DE102005027234B4 (de) | 2009-11-26 |
| CN1722427A (zh) | 2006-01-18 |
| JP2006013431A (ja) | 2006-01-12 |
| KR100626378B1 (ko) | 2006-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |