CN1841742A - 包括电阻器的半导体装置及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 116
- 238000004519 manufacturing process Methods 0.000 title abstract 2
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 137
- 238000009413 insulation Methods 0.000 claims description 64
- 239000011229 interlayer Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 9
- 239000000203 mixture Substances 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 description 17
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000001413 cellular effect Effects 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 206010010144 Completed suicide Diseases 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B67—OPENING, CLOSING OR CLEANING BOTTLES, JARS OR SIMILAR CONTAINERS; LIQUID HANDLING
- B67D—DISPENSING, DELIVERING OR TRANSFERRING LIQUIDS, NOT OTHERWISE PROVIDED FOR
- B67D7/00—Apparatus or devices for transferring liquids from bulk storage containers or reservoirs into vehicles or into portable containers, e.g. for retail sale purposes
- B67D7/04—Apparatus or devices for transferring liquids from bulk storage containers or reservoirs into vehicles or into portable containers, e.g. for retail sale purposes for transferring fuels, lubricants or mixed fuels and lubricants
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B67—OPENING, CLOSING OR CLEANING BOTTLES, JARS OR SIMILAR CONTAINERS; LIQUID HANDLING
- B67D—DISPENSING, DELIVERING OR TRANSFERRING LIQUIDS, NOT OTHERWISE PROVIDED FOR
- B67D7/00—Apparatus or devices for transferring liquids from bulk storage containers or reservoirs into vehicles or into portable containers, e.g. for retail sale purposes
- B67D7/06—Details or accessories
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
- F16K17/00—Safety valves; Equalising valves, e.g. pressure relief valves
- F16K17/02—Safety valves; Equalising valves, e.g. pressure relief valves opening on surplus pressure on one side; closing on insufficient pressure on one side
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16L—PIPES; JOINTS OR FITTINGS FOR PIPES; SUPPORTS FOR PIPES, CABLES OR PROTECTIVE TUBING; MEANS FOR THERMAL INSULATION IN GENERAL
- F16L11/00—Hoses, i.e. flexible pipes
- F16L11/04—Hoses, i.e. flexible pipes made of rubber or flexible plastics
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Mechanical Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种包括电阻器的半导体装置及其制备方法，该半导体装置包括设置在半导体衬底中以定义相互间隔的至少两个有源区的隔离绝缘层。阱电阻器图形设置在所述隔离绝缘层的下面以连接所述有源区。上电阻器图形设置在所述隔离绝缘层上位于所述有源区之间。电阻器连接器电连接所述有源区中选出的一个与所述上电阻器图形，使得所述阱电阻器图形和所述上电阻器图形串联连接。
Description
技术领域
本发明涉及一种半导体装置及其制备方法，更具体地，涉及一种包括具有充分电阻的电阻器并实现高集成度的半导体装置及其制备方法。
背景技术
半导体存储装置一般包括以规则间隔布置多个单位单元的单元区和邻近单元区布置并驱动和控制单位单元的周边区。周边区中，形成了晶体管、二极管和电阻器，其驱动单位单元。
传统上，作为形成在周边区的电阻器，采用半导体衬底中由杂质扩散层形成的阱电阻器，或者形成在半导体衬底上的多晶硅电阻器。而且，阱电阻器和多晶硅电阻器共同形成在周边区的不同区域中，具有电路需要的电阻值的电阻器被选择和使用。例如，Kazuo Ogasawara提出的题为“Semiconductordevice with a resistor of polycrystalline silicon”的美国专利第4,620,212号中公开了包括多晶硅电阻器的半导体装置。而且，Sakoh提出的题为“Semiconductor memory device having a reduced area for a resistor element”的美国专利第6,172,389号中公开了一种半导体存储装置，其在栅极电极形成后于形成接触源极/漏极区的接触塞时在周边区形成多晶硅电阻器。
另一方面，有源元件例如晶体管已经连续地以更高的程度集成，以日益增加的速度实现工作。然而，在作为无源器件的电阻器的情况，为了满足电路所需的大电阻值，限制了电阻器尺度的减小。也就是说，为了获得大的电阻值，应当增加电阻器的长度。然而，这种情况下，电阻器面积与芯片面积的比例增加，于是总的芯片面积增加，这与更高的集成度相悖。因此，高度集成半导体装置中采用的电阻器应具有小面积和充分大的电阻值。
发明内容
为解决上述问题，本发明提供了一种包括具有减小的面积的电阻器的半导体装置及其制备方法。
本发明还提供了一种包括在减小的面积中具有充分大电阻值的电阻器的半导体装置及其制备方法。
按照本发明的一方面，提供一种半导体装置，其包括具有充分大的电阻值和减小的面积的电阻器。该半导体装置包括设置在半导体衬底中以定义相互间隔的至少两个有源区的隔离绝缘层。阱电阻器图形设置在所述隔离绝缘层的下面以连接所述有源区。上电阻器图形设置在所述隔离绝缘层上位于所述有源区之间。电阻器连接器电连接所述有源区中选出的一个与所述上电阻器图形，使得所述阱电阻器图形和所述上电阻器图形串联连接。
一实施例中，阱电阻器图形可以是掺有N型或P型杂质离子的杂质扩散层。
另一实施例中，上电阻器图形可以是多晶硅层图形。该多晶硅层图形可以掺有N型或P型杂质离子。
另一实施例中，上电阻器图形可以与多晶硅栅极电极同时形成。
另一实施例中，阱电阻器图形在平面图中观察时可以具有矩形形状，并且具有对应于所述有源区之间的距离的长度和垂直于所述长度的宽度。这种情况下，上电阻器图形可以设置在所述阱电阻器图形上方，并且在平面图中观察时具有沿着与所述阱电阻器图形相同的长度方向和宽度方向的矩形形状。
另一实施例中，可以通过隔离绝缘层在有源区之间定义至少一个半导体区。这种情况下，有源区和至少一个半导体区可以通过阱电阻器图形相互连接。而且，可以在半导体区的半导体衬底上设置电阻器间绝缘层，以使上电阻器图形与阱电阻器图形电绝缘。
另一实施例中，可以在半导体衬底上设置层间绝缘层以覆盖上电阻器图形。这种情况下，电阻器连接器设置为穿过层间绝缘层。电阻器连接器可以是穿过层间绝缘层且既接触有源区中选出的一个也接触上电阻器图形的邻近选出的一个有源区的一个端部的电阻器接触塞。或者，电阻器连接器可以包括：穿过层间绝缘层并接触有源区中选出的一个的第一电阻器接触塞，穿过层间绝缘层并接触上电阻器图形的邻近选出的一个有源区的一个端部的第二电阻器接触塞，以及设置在层间绝缘层上以连接第一和第二电阻器接触塞的电阻器连接互连。
另一实施例中，可以进一步包括穿过层间绝缘层并接触有源区中另一个的第一互连接触塞和接触上电阻器图形的另一端部的第二互连接触塞。第一互连和第二互连可以设置在层间绝缘层上，以分别接触第一互连接触塞和第二互连接触塞。
按照本发明的另一方面，提供一种制备半导体装置的方法。该方法包括在半导体衬底中形成隔离绝缘层以定义相互间隔的至少两个有源区。在半导体衬底中在隔离绝缘层的下面形成阱电阻器图形以连接有源区。在隔离绝缘层上在有源区之间形成上电阻器图形。形成电阻器连接器以电连接有源区中选出的一个与上电阻器图形的邻近选出的一个有源区的一个端部，使得阱电阻器图形和上电阻器图形串联连接。
一实施例中，形成阱电阻器图形可以包括：形成露出有源区和位于有源区之间的隔离绝缘层的掩模图形；以及使用该掩模图形作为离子注入掩模，将杂质离子注入半导体衬底中。
另一实施例中，上电阻器图形可以由多晶硅层图形形成。这种情况下，上电阻器图形可以与多晶硅栅极电极同时形成。
另一实施例中，形成隔离绝缘层可以进一步包括在有源区之间定义至少一个半导体区。这种情况下，形成阱电阻器图形前，可以在半导体区的半导体衬底上形成电阻器间绝缘层，以使上电阻器图形与阱电阻器图形电绝缘。
另一实施例中，形成上电阻器图形之后，可以在半导体衬底上形成层间绝缘层以覆盖上电阻器图形。这种情况下，电阻器连接器可以形成为穿过层间绝缘层。
另一实施例中，形成电阻器连接器可以包括：构图层间绝缘层，以形成接连露出有源区中选出的一个和上电阻器图形的邻近选出的一个有源区的一个端部的电阻器接触孔；以及形成填充电阻器接触孔的电阻器接触塞。或者，形成电阻器连接器可以包括：构图层间绝缘层，以形成分别露出有源区中选出的一个和上电阻器图形的邻近选出的一个有源区的一个端部的第一电阻器接触孔和第二电阻器接触孔；形成分别填充第一电阻器接触孔和第二电阻器接触孔的第一电阻器接触塞和第二电阻器接触塞；以及在层间绝缘层上形成电阻器连接互连以连接第一电阻器接触塞和第二电阻器接触塞。
另一实施例中，在形成电阻器连接器时，可以同时形成穿过层间绝缘层接触有源区中另一个的第一互连接触塞和穿过层间绝缘层接触上电阻器图形的另一端部的第二互连接触塞。
另一实施例中，形成上电阻器图形之后，可以形成绝缘间隔以覆盖上电阻器图形的侧壁。进一步，可以在半导体衬底的有源区的表面中形成掺有与所述阱电阻器图形相同导电类型的杂质离子且具有高于阱电阻器图形的杂质浓度的高掺杂层。
附图说明
通过参照附图详细地说明其示范性实施例，本发明的以上和其它特征和优点将变得更加明显，附图中：
图1是按照本发明一实施例的包括电阻器的半导体装置的平面视图；
图2是沿图1所示I-I′线截取的截面视图；
图3是按照本发明另一实施例的包括电阻器的半导体装置的平面视图；
图4是沿图3所示II-II′线截取的截面视图；
图5是按照本发明另一实施例的包括电阻器的半导体装置的平面视图；
图6是沿图5所示III-III′线截取的截面视图；
图7至10是示出按照本发明一实施例制备包括电阻器的半导体装置的方法的剖面视图；
图11是示出按照本发明另一实施例制备包括电阻器的半导体装置的方法的剖面视图；
图12和13是示出按照本发明另一实施例制备包括电阻器的半导体装置的方法的剖面视图。
具体实施方式
现参照示出本发明优选实施例的附图，更加充分地说明本发明。但是，本发明可以实施为不同地形式，并且不应解释为限于这里举出的实施例。附图中，如果描述一层在另一层或衬底上，该层可直接形成在另一层或衬底“上”，或者其间可以插入有另一层。类似的附图标记在整个说明书中指代类似的元件。
图1是按照本发明一实施例的包括电阻器的半导体装置的平面视图，和图2是沿图1所示I-I′线截取的截面视图。
参照图1和2，隔离绝缘层102设置在半导体衬底100中。隔离绝缘层102定义相互间隔开的至少两个有源区103a和103b。半导体衬底100可以是掺有第一导电类型杂质离子的硅衬底。例如，半导体衬底100可以P型硅衬底。隔离绝缘层102可以是氧化硅层。此后，为了方便，图1左侧示出的有源区称为第一有源区103a，图1右侧示出的有源区称为第二有源区103b。阱电阻器图形104设置在隔离绝缘层102的下面，以连接第一有源区103a和第二有源区103b。一个实施例中，阱电阻器图形104设置在邻近半导体衬底100的单元区的周边区。阱电阻器图形104是与第一导电类型相反的第二导电类型的杂质扩散层。例如，半导体衬底100是P型硅衬底时，阱电阻器图形104可以是N型杂质扩散层，例如砷(As)、磷(P)、或锑(Sb)。
上电阻器图形106设置在位于有源区103a与103b之间的隔离绝缘层102上。上电阻器图形106可以是多晶硅层图案。该多晶硅层图案可以掺有N型杂质离子或P型杂质离子。绝缘间隔108由例如氮化硅层的绝缘层制成，可以设置在上电阻器图形106的侧壁上。
如图1所示，阱电阻器图形104可具有矩形形状，具有对应于相互连接有源区103a和103b的直方向的长度L1，和垂直于长度L1的宽度W1。然而，阱电阻器图形104不限于此，而可以修改成具有各种形状，例如Z字型，从而增加阱电阻器图形104的电阻值。上电阻器图形106设置在阱电阻器图形104上方，并通过位于有源区103a和103b之间的隔离绝缘层102与阱电阻器图形104电绝缘。上电阻器图形106可以设置在阱电阻器图形104上方，以具有与阱电阻器图形104基本上相同的形状。然而，上电阻器图形106不限于这种形状，而可以修改成具有各种形状从而增加电阻值。在阱电阻器图形104具有如上所述的矩形形状的情况下，上电阻器图形106也具有矩形形状，具有沿着阱电阻器图形104的长度L1和宽度W1的相同方向的长度L2和宽度W2。这种情况下，上电阻器图形106的长度L2可以小于阱电阻器图形104的长度L1。另一方面，上电阻器图形106的宽度W2可以小于阱电阻器图形104的宽度W1。或者，上电阻器图形106的宽度W2可以大于阱电阻器图形104的宽度W1。
仍参照图1和2，可以在半导体衬底100的有源区103a和103b的表面上设置高掺杂层110。该高掺杂层110是掺有与阱电阻器图形104相同导电类型的杂质离子的区域。例如，阱电阻器图形104和高掺杂层110可以是N型杂质扩散层。这种情况下，高掺杂层110可以具有比阱电阻器图形104高的杂质浓度。例如，高掺杂层110的杂质浓度可以等于形成在单元区的源极/漏极区的杂质浓度。
在半导体衬底100上，设置了覆盖上电阻器图形106的层间绝缘层118。层间绝缘层118可以是氧化硅层，例如未掺杂硅酸盐玻璃(USG)层、硼磷硅酸盐玻璃(BPSG)层、磷硅酸盐玻璃(PSG)层、或者原硅酸四乙酯(TEOS)层。阱电阻器图形104与上电阻器图形106通过穿过层间绝缘层118的电阻器连接器125相互电连接。如图2所示，电阻器连接器125可以包括：穿过层间绝缘层118接触第一有源区103a的半导体表面的第一电阻器接触塞120a，穿过层间绝缘层118接触上电阻器图形106邻近第一有源区103a的一个端部的第二电阻器接触塞120b，和设置在层间绝缘层118上以接触第一和第二电阻器接触塞120a和120b的上表面并使第一和第二电阻器接触塞120a和120b相互连接的电阻器连接互连124。图1中，第一和第二电阻器接触塞120a和120b分别由两个接触塞形成。然而，第一和第二电阻器接触塞120a和120b中每个的数量不限于此，而是可以按照装置的设计规则进行各种修改。即，第一和第二电阻器接触塞120a和120b可以由单个接触塞形成，或者可以由多个接触塞，例如至少三个形成。单个或多个接触塞的构思适用于以下描述的本发明的其它实施例。
第二有源区103b的半导体表面接触穿过层间绝缘层118的第一互连接触塞122a，且第一互连接触塞122a的上表面接触设置在层间绝缘层118上的第一互连124a。而且，上电阻器图形106的另一端部接触穿过层间绝缘层118的第二互连接触塞122b，且第二互连接触塞122b的上表面接触设置在层间绝缘层118上的第二互连124b。
如上所述，按照本发明，上电阻器图形106设置在隔离绝缘层102上位于阱电阻器图形104上方。而且，阱电阻器图形104和上电阻器图形106通过电阻器连接器125相互在电气上串联。阱电阻器图形104和上电阻器图形106通过电阻器连接器125相互串联以形成半导体装置的电阻器。此时，上电阻器图形106重叠阱电阻器图形104，以具有基本上等于、或者小于阱电阻器图形104的面积。结果，本发明的电阻器可以具有充分大的电阻值并具有小于传统电阻器的面积。
另一方面，阱电阻器图形104和上电阻器图形106的温度可能由于增加施加在包括阱电阻器图形104和上电阻器图形106的电阻器上的功率所产生的焦耳热而增加。由于阱电阻器图形104形成在热导率高于隔离绝缘层102的半导体衬底100中，所以可以稳定地抑制阱电阻器图形104的温升。然而，在上电阻器图形106设置在具有较低热导率的隔离绝缘层102上的情况下，热没有得到有效地耗散，于是上电阻器图形106的温度可以增加到超过阈值温度。这种情况下，通过金属原子因电流在第一和第二互连124a和124b移动的电迁移现象，可能在第一和第二互连124a和124b中产生开路失效。尤其是，在第一和第二互连124a和124b由比如铝的具有低熔点的金属形成的情况，因电迁移现象的开路失效可能更加严重。然而，按照本发明，在上电阻器图形106中产生的焦耳热可以经由第二电阻器接触塞120b、电阻器连接互连124和第一电阻器接触塞120a通过热导率高于隔离绝缘层102的半导体衬底得以有效的耗散。因此，上电阻器图形106的温升可被抑制到稳定的范围，于是，可以防止互连的开路失效。
图3是按照本发明另一实施例的包括电阻器的半导体装置的平面视图；和图4是沿图3所示II-II′线截取的截面视图。
参照图3和4，用于连接阱电阻器图形104和上电阻器图形106的电阻器连接器由穿过层间绝缘层118的电阻器接触塞220形成，其接连接触第一有源区103a和上电阻器图形106靠近第一有源区103a的一个端部。本实施例中，不同于上述的本发明的实施例，上电阻器图形106中产生的焦耳热可以通过电阻器接触塞220更直接传导至半导体衬底100，而不通过电阻器连接互连，如图2的电阻器连接互连124。因此，上电阻器图形106中产生的焦耳热可得到更有效的耗散，于是，上电阻器图形106的温升可被更可靠地抑制。
图5是按照本发明另一实施例的包括电阻器的半导体装置的平面视图；和图6是沿图5所示III-III′线截取的截面视图。
参照图5和6，用于定义有源区103a和103b以及位于有源区103a和103b之间的半导体区303′的隔离绝缘层302设置在半导体衬底100中。有源区103a和103b以及半导体区303′通过设置在隔离绝缘层302下面的阱电阻器图形304相互连接。
由隔离绝缘层302定义的半导体区303′是通过隔离绝缘层302露出的顶部半导体衬底100的区域。上电阻器图形106可以设置在有源区103a和103b之间的隔离绝缘层302上以横越半导体区303′。半导体区303′的形状和数量可根据设计规则进行各种变化。上电阻器图形106通过至少设置在半导体区303′上的电阻器间绝缘层305与阱电阻器图形304电绝缘。如图6所示，电阻器间绝缘层305可以接连地设置在隔离绝缘层302和半导体区303′上以重叠上电阻器图形106。电阻器间绝缘层305可以与形成在半导体衬底100的单元区中的MOS晶体管的栅极绝缘层同时形成，并由氧化硅层、氮氧化硅层、或高k介电层形成。
使用半导体区303′以使上电阻器图形106具有可复制的形状。通常，可以使用浅沟槽隔离(STI)方法形成隔离绝缘层302。此时，当隔离绝缘层在有源区之间具有大宽度时，在使用STI法形成隔离绝缘层过程期间可以产生凹陷(dishing)现象。结果，隔离绝缘层302可以具有凹的上表面。这种情况下，由于隔离绝缘层可变的凹的上表面，上电阻器图形106就不能够具有可复制的形状，于是，实际的电阻值可能不同于设计值。按照本实施例，通过定义在有源区103a和103b之间的至少一个半导体区303′，当在图6所示的剖面视图中观看时，隔离绝缘层302具有可以抑制凹陷现象在有源区103a和103b之间产生的足够窄的宽度。因此，上电阻器图形106可以具有更加稳定和可复制的形状。
如图6所示，阱电阻器图形304和上电阻器图形106可以通过电阻器连接器125相互连接，电阻器连接器125包括第一电阻器接触塞120a、第二电阻器接触塞120b和电阻器连接互连124。或者，如图4所示，阱电阻器图形304和上电阻器图形106可以通过穿过层间绝缘层118的单个电阻器接触塞相互连接，该单个电阻器接触塞接触第一有源区103a和上电阻器图形106的一个端部。
下文将说明按照本发明实施例的制备包括电阻器的半导体装置的方法。
图7至10是示出按照本发明实施例的制备包括电阻器的半导体装置的方法的剖面视图。图7至10是沿着图1所示I-I′的剖面视图。
参照图1和7，在半导体衬底100中形成隔离绝缘层102，以定义相互隔开的两个有源区103a和103b。半导体衬底100可以是掺有第一导电类型、例如P型的杂质离子的P型硅衬底。隔离绝缘层102可以使用STI法由氧化硅层形成。在具有隔离绝缘层102的半导体衬底100上形成露出有源区103a和103b以及其间的隔离绝缘层102的掩模图形(未示出)。该掩模图形可以由光致抗蚀剂图形形成。然后，使用掩模图形作为离子注入掩模将杂质离子注入半导体衬底100中，以在隔离绝缘层102和有源区103a和103b的下面形成阱电阻器图形104从而连接有源区103a和103b。这种情况下，阱电阻器图形104可以是具有与半导体衬底100相反导电类型的第二导电类型的杂质扩散层。例如，如果半导体衬底是P型硅衬底，则阱电阻器图形104是N型杂质扩散层。如图1所示，阱电阻器图形104可以具有矩形形状，但可形成其它形状，而不限于矩形形状。形成阱电阻器图形104后，去除掩模图形。在掩模图形是光致抗蚀剂图形的情况，可使用氧等离子体通过灰化工艺去除光致抗蚀剂图形。
参考图1和8，在具有阱电阻器图形104的半导体衬底上形成上电阻器层(未示出)。上电阻器层可以由多晶硅层形成。该多晶硅层可以通过离子注入工艺掺有N型或P型杂质离子。或者，该多晶硅层可以原位掺有N型或P型杂质离子。然后，构图上电阻器层，以形成在有源区103a和103b之间的隔离绝缘层102上的电阻器图形106。上电阻器图形106可以形成在阱电阻器图形104上，以具有与阱电阻器图形104基本上相同的形状。例如，在图1所示阱电阻器图形104具有矩形形状的情况，上电阻器图形106也具有矩形形状。在形成上电阻器图形106的同时，可以在半导体衬底100的单元区中形成多晶硅栅极电极。另一方面，在形成上电阻器层之前，可以在半导体衬底100上形成具有预定厚度的绝缘层(未示出)。该绝缘层与单元区的栅极绝缘层同时形成，并可由氧化硅层、氮化硅层或高k介电层形成。
绝缘间隔108可以通过一般的间隔形成工艺形成在上电阻器图形106的侧壁上。绝缘间隔108可以由氮化硅层形成。接下来，使用上电阻器图形106和绝缘间隔108作为离子注入掩模，将杂质离子注入半导体衬底100中。结果，在半导体衬底的有源区103a和103b的表面上形成高掺杂层110。高掺杂层110可以在于半导体衬底的单元区中形成MOS晶体管的源极/漏极离子注入工艺期间一道形成。这种情况下，高掺杂层110可以是具有与阱电阻器图形104相同导电类型的杂质扩散层，并具有高于阱电阻器图形104的杂质浓度。
参照图1和9，形成硅化阻挡层112，以露出上电阻器图形106的两个端部和覆盖上电阻器图形106的中部。硅化阻挡层112可以由氮化硅层形成，或者可以由包括氧化硅层和氮化硅层的叠层形成。形成硅化阻挡层112以便防止在后续硅化工艺期间在上电阻器图形106的中部形成金属硅化物层。因此，当省略硅化物工艺时，可以省略硅化阻挡层112。形成硅化阻挡层112后，执行硅化物工艺，以在上电阻器图形106的两个端部和有源区103a和103b上形成金属硅化物层114。形成金属硅化物层114从而降低后续工艺中形成的接触塞的接触电阻，并可以由例如硅化钴(CoSi2)层、硅化镍(NiSi2)层、硅化钽(TaSi)层、或硅化钨(WSi)层形成。接下来，在具有金属硅化物层114的半导体衬底的整个表面上保形地形成蚀刻停止层116。蚀刻停止层116可以由例如氮化硅层形成。
参照图1和图10，在蚀刻停止层116上形成层间绝缘层118。例如，层间绝缘层118可以由诸如USG层、BPSG层、PSG层或TEOS层的氧化硅层形成。接下来，依次构图层间绝缘层118和蚀刻停止层116，以形成露出选自有源区103a和103b中的一个，即第一有源区103a的第一电阻器接触孔119a和露出上电阻器图形106邻近第一有源区103a的一个端部的第二电阻器接触孔119b。同时地，形成露出第二有源区103b的第一互连接触孔121a和露出上电阻器图形106的另一端部的第二互连接触孔121b。当形成金属硅化物层114时，可以形成接触孔119a、119b、121a和121b以便露出金属硅化物层114。然后，在半导体衬底的整个表面上形成用于填充接触孔119a、119b、121a和121b的第一导电层，例如钨层，和执行平面化工艺以形成分别填充第一电阻器接触孔119a和第二电阻器接触孔119b的第一电阻器接触塞120a和第二电阻器接触塞120b。同时，分别形成填充第一互连接触孔121a和第二互连接触孔121b的第一互连接触塞122a和第二互连接触塞122b。可以采用化学机械抛光(CMP)方法执行平面化工艺。
接下来，在具有接触塞120a、120b、122a和122b的层间绝缘层118上形成第二导电层，例如铝层，并将其构图以形成接触第一电阻器接触塞120a和第二电阻器接触塞120b的上表面的电阻器连接互连124。同时，分别形成接触第一互连接触塞122a和第二互连接触塞122b的上表面的第一互连124a和第二互连124b。第一电阻器接触塞120a、第二电阻器接触塞120b和电阻器连接互连124构成电阻器连接器125。阱电阻器图形104和上电阻器图形106通过电阻器连接互连124相互串联，以形成半导体装置的电阻器。
图11是示出按照本发明另一实施例制备包括电阻器的半导体装置的方法的剖面视图。图11是沿着图3中II-II′线的剖面视图。
参照图3和11，在执行图7至9示出的工艺后，构图层间绝缘层118和蚀刻停止层116，以形成接连地露出选自有源区103a和103b中的一个，例如有源区103a和上电阻器图形106邻近第一有源区103a的一个端部的电阻器接触孔219。同时，形成如图10所示的第一互连接触孔121a和第二互连接触孔121b。然后，形成分别填充电阻器接触孔219、第一互连接触孔121a和第二互连接触孔121b的电阻器接触塞220、第一互连接触塞122a、和第二互连接触塞122b。按照本实施例，阱电阻器图形104和上电阻器图形106通过电阻器连接器220相互串联。
图12和13是示出按照本发明另一实施例制备包括电阻器的半导体装置的方法的剖面视图。图12和13是沿着图5的III-III′线的剖面视图。
参照图5和12，在半导体衬底100中形成隔离绝缘层302，以定义相互间隔的有源区103a和103b以及其间的半导体区303′的图形。可使用一般的STI法形成隔离绝缘层302。半导体区303′是通过隔离绝缘层302露出的半导体衬底区域，且在有源区103a和103b之间定义的半导体区303′的数量和形状可以根据设计规则进行各种变化。如上所述，形成位于有源区103a和103b之间的半导体区303′以便防止在执行STI法时造成隔离绝缘层具有凹的上表面的凹陷现象。接下来，执行离子注入工艺，以形成阱电阻器图形304。
参照图5和13，在具有隔离绝缘层302的半导体衬底上形成电阻器间绝缘层305。可以在形成半导体衬底的单元区中的MOS晶体管的栅极绝缘层的同时形成电阻器间绝缘层305。电阻器间绝缘层305可以由氧化硅层、氮氧化硅层、或者高k介电层形成。然后，在有源区103a和103b之间的隔离绝缘层302上形成横越半导体区303′的上电阻器图形106。上电阻器图形106和阱电阻器图形304通过隔离绝缘层302和电阻器间绝缘层305相互电绝缘。
然后，通过图8至10或图11示出的工艺形成接触塞和互连，于是制备出包括具有阱电阻器图形304和上电阻器图形106的电阻器的半导体装置。
如上所述，按照本发明，与阱电阻器图形电绝缘的上电阻器图形形成在阱电阻器图形上，并且上电阻器图形和阱电阻器图形相互串联电连接以形成电阻器。结果，可以制备出包括具有充分大电阻值的电阻器并具有减小的芯片占据面积的半导体装置。
尽管已经参照其优选实施例具体示出和说明了本发明，本领域技术人员会理解，可以在其中进行各种形式和细节上的变化，而不脱离由权利要求书定义的发明精神和范围。
本申请要求于2005年2月28日向韩国知识产权局提交的2005-0016824号韩国专利申请的优先权，其公开的全部内容通过引用结合于此。
Claims (32)
1.一种半导体装置，包括：
设置在半导体衬底中以定义相互间隔的至少两个有源区的隔离绝缘层；
设置在所述隔离绝缘层的下面以连接所述有源区的阱电阻器图形；
设置在位于所述有源区之间的隔离绝缘层上的电阻器图形；以及
电连接所述有源区中选出的一个与所述上电阻器图形的电阻器连接器，使得所述阱电阻器图形和所述上电阻器图形串联连接。
2.按照权利要求1的装置，其中所述阱电阻器图形是掺有N型或P型杂质离子的杂质扩散层。
3.按照权利要求1的装置，其中所述上电阻器图形是多晶硅层图形。
4.按照权利要求3的装置，其中所述多晶硅层图形掺有N型或P型杂质离子。
5.按照权利要求3的装置，其中所述上电阻器图形与多晶硅栅极电极同时形成。
6.按照权利要求1的装置，其中所述阱电阻器图形在平面图中观察时具有矩形形状，并具有对应于所述有源区之间的距离的长度和垂直于所述长度的宽度。
7.按照权利要求6的装置，其中所述上电阻器图形设置在所述阱电阻器图形上方，并且在平面图中观察时具有沿着与所述阱电阻器图形相同的长度方向和宽度方向的矩形形状。
8.按照权利要求1的装置，进一步包括通过所述隔离绝缘层在所述有源区之间定义的至少一个半导体区。
9.按照权利要求8的装置，其中所述有源区和所述至少一个半导体区通过所述阱电阻器图形相互连接。
10.按照权利要求8的装置，进一步包括设置在所述半导体区的半导体衬底上的电阻器间绝缘层，以使所述上电阻器图形与所述阱电阻器图形电绝缘。
11.按照权利要求1的装置，进一步包括设置在所述半导体衬底上的层间绝缘层以覆盖所述上电阻器图形，其中所述电阻器连接器设置为穿过所述层间绝缘层。
12.按照权利要求11的装置，其中所述电阻器连接器包括穿过所述层间绝缘层既接触所述有源区中选出的一个也接触所述上电阻器图形的邻近选出的一个所述有源区的一个端部的电阻器接触塞。
13.按照权利要求11的装置，其中所述电阻器连接器包括：穿过所述层间绝缘层接触所述有源区中选出的一个的第一电阻器接触塞，穿过所述层间绝缘层接触所述上电阻器图形的邻近选出的一个所述有源区的一个端部的第二电阻器接触塞，以及设置在所述层间绝缘层上以连接所述第一和第二电阻器接触塞的电阻器连接互连。
14.按照权利要求11的装置，进一步包括：穿过所述层间绝缘层接触所述有源区中另一个的第一互连接触塞，和穿过所述层间绝缘层接触所述上电阻器图形的另一端部的第二互连接触塞。
15.按照权利要求14的装置，进一步包括设置在所述层间绝缘层上的第一互连和第二互连，以分别接触所述第一互连接触塞和所述第二互连接触塞。
16.按照权利要求1的装置，进一步包括设置在所述半导体衬底的所述有源区的表面上且掺有与所述阱电阻器图形相同导电类型的杂质离子的高掺杂层，其中所述高掺杂层的浓度高于所述阱电阻器图形的浓度。
17.一种制备半导体装置的方法，包括：
在半导体衬底中形成隔离绝缘层以定义相互间隔的至少两个有源区；
在所述半导体衬底中在所述隔离绝缘层的下面形成阱电阻器图形以连接所述有源区；
在所述有源区之间的隔离绝缘层上形成上电阻器图形；以及
形成电连接所述有源区中选出的一个与所述上电阻器图形的邻近选出的一个所述有源区的一个端部的电阻器连接器，使得所述阱电阻器图形和所述上电阻器图形串联连接。
18.按照权利要求17的方法，其中形成所述阱电阻器图形包括：
在所述半导体衬底上形成露出所述有源区和位于所述有源区之间的所述隔离绝缘层的掩模图形；以及
使用该掩模图形作为离子注入掩模，将杂质离子注入所述半导体衬底中。
19.按照权利要求17的方法，其中所述杂质离子是N型或P型杂质离子。
20.按照权利要求17的方法，其中所述上电阻器图形由多晶硅层图形形成。
21.按照权利要求20的方法，其中所述多晶硅层图形掺有N型或P型杂质离子。
22.按照权利要求20的方法，其中所述上电阻器图形与多晶硅栅极电极同时形成。
23.按照权利要求17的方法，其中所述阱电阻器图形在平面图中观察时具有矩形形状，并且具有对应于所述有源区之间的距离的长度和垂直于所述长度的宽度。
24.按照权利要求17的方法，其中所述上电阻器图形形成在所述阱电阻器图形上方，并且在平面图中观察时具有沿着与所述阱电阻器图形相同的长度方向和宽度方向的矩形形状。
25.按照权利要求17的方法，其中形成隔离绝缘层进一步包括在所述有源区之间定义至少一个半导体区。
26.按照权利要求25的方法，其中所述有源区和所述至少一个半导体区通过所述阱电阻器图形相互连接。
27.按照权利要求25的方法，形成阱电阻器图形之前，进一步包括在所述半导体区的半导体衬底上形成电阻器间绝缘层，以使所述上电阻器图形与所述阱电阻器图形电绝缘。
28.按照权利要求17的方法，形成上电阻器图形之后，进一步包括在所述半导体衬底上形成层间绝缘层以覆盖所述上电阻器图形，其中所述电阻器连接器形成为穿过所述层间绝缘层。
29.按照权利要求28的方法，其中形成所述电阻器连接器包括：
构图所述层间绝缘层，以形成既露出所述有源区中选出的一个也露出所述上电阻器图形的邻近选出的一个所述有源区的一个端部的电阻器接触孔；以及
形成填充所述电阻器接触孔的电阻器接触塞。
30.按照权利要求28的方法，其中形成电阻器连接器包括：
构图所述层间绝缘层，以形成分别露出所述有源区中选出的一个和所述上电阻器图形的邻近选出的一个所述有源区的一个端部的第一电阻器接触孔和第二电阻器接触孔；
形成分别填充所述第一电阻器接触孔和第二电阻器接触孔的第一电阻器接触塞和第二电阻器接触塞；以及
在所述层间绝缘层上形成电阻器连接互连以连接所述第一电阻器接触塞和第二电阻器接触塞。
31.按照权利要求28的方法，进一步包括：在形成电阻器连接器时，同时形成穿过所述层间绝缘层接触所述有源区中另一个的第一互连接触塞和穿过所述层间绝缘层接触所述上电阻器图形的另一端部的第二互连接触塞。
32.按照权利要求17的方法，形成上电阻器图形之后，进一步包括：
形成绝缘间隔以覆盖所述上电阻器图形的侧壁；以及
在所述半导体衬底的所述有源区的表面中形成掺有与所述阱电阻器图形相同导电类型的杂质离子且具有高于所述阱电阻器图形的杂质浓度的高掺杂层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050016824A KR100615099B1 (ko) | 2005-02-28 | 2005-02-28 | 저항 소자를 구비하는 반도체 소자 및 그 제조방법. |
| KR16824/05 | 2005-02-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1841742A true CN1841742A (zh) | 2006-10-04 |
Family
ID=36932466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100514867A Pending CN1841742A (zh) | 2005-02-28 | 2006-02-28 | 包括电阻器的半导体装置及其制备方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20060194436A1 (zh) |
| KR (1) | KR100615099B1 (zh) |
| CN (1) | CN1841742A (zh) |
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| Publication number | Publication date |
|---|---|
| KR100615099B1 (ko) | 2006-08-22 |
| US20060194436A1 (en) | 2006-08-31 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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