CN101635298A - 平面工艺的三维集成电路 - Google Patents

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Abstract

本发明涉及三维集成电路，尤其涉及平面工艺的三维集成电路。本发明充分利用了各种不同类别器件在空间层次上可以重叠的特性。通过不同层次器件共享区域，以及特定条件下同一层次不同深度器件共享区域，该特定条件是其中一个器件P型区域或P型电阻最高电位低于另一个器件N型区域或N型电阻最低电位，进而实现同一片晶圆上的三维集成电路。本发明大大节省了芯片面积，降低了芯片成本，特别适用于各种模拟电路中。

Description

平面工艺的三维集成电路
技术领域
本发明涉及模拟集成电路，尤其涉及节省芯片面积的三维集成电路。
背景技术
现有的集成电路多数是平面结构的二维集成电路，在二维集成电路中各单元器件一个接一个地分布于同一平面上，因此二维集成电路既影响电路工作速度又占用过多集成电路芯片面积。
为了提高集成电路的集成度和工作速度，三维集成电路营运而生。三维集成电路(three dimensional integrated circuit)又称立体集成电路，是具有多层器件结构的集成电路。三维集成电路的多层器件重叠结构成倍地提高了芯片集成度。
目前实现三维集成电路的方法通常是在不同Wafer(晶圆，晶园)上光刻形成电路，再通过特殊工艺将该不同晶圆键和在一起。此种方法，工艺相对复杂且成本较高。
目前存在4英寸、6英寸、8英寸、12英寸等晶圆生产线，所述英寸是指晶圆的直径。对于一定工艺生产线，其晶圆面积是固定的。在光刻步数相同的情况下，每单个芯片成本由芯片面积决定。在相同面积的晶圆上，如果芯片面积越小，则生产出来的芯片数越多，单个芯片的成本就越低。并且每单个芯片面积越小，则晶圆上芯片的良率越高，因此同一片晶圆上的有效芯片数就越多。因此对于具有相同功能的集成电路芯片，减小芯片面积是降低芯片成本的有效手段。
发明内容
本发明提供了一种平面工艺的三维集成电路，目的是减小集成电路芯片面积，进而降低集成电路成本。
在第一方面，本发明提供了一种集成电路，包括同一晶圆上的第一器件和第二器件。该集成电路具有多个层次，且该集成电路的第一器件和第二器件位于所述多个层次中的两层或两层以上，以便该第一器件和第二器件处于不同层次，则该第一器件与第二器件共享区域。
在第二方面，本发明提供了一种集成电路，包括同一晶圆上的第一器件和第二器件。所述集成电路具有多个层次，且所述第一器件P型区域或作为P型电阻的第一器件与第二器件N型区域或作为N型电阻的第二器件处于同一层次不同深度，且该第一器件P型区域或作为P型电阻的该第一器件的最高电位低于该第二器件N型区域或作为N型电阻的该第二器件的最低电位，则该第一器件与该第二器件共享区域。
在第三方面，本发明提供了一种形成于同一晶圆上的集成电路，包括第一器件和第二器件。该第一器件所在区域在所述晶圆上的投影与该第二器件所在区域在所述晶圆上的投影相互重叠。
本发明充分利用了不同类型器件在空间层次上可以重叠的特性。通过将不同层次器件共享区域，以及将满足特定条件的同一层次不同深度器件共享区域，进而在同一片晶圆上实现多层器件结构。本发明大大节省了芯片面积，降低了芯片成本，特别适用于各种模拟电路中。
附图说明
下面将参照附图对本发明的具体实施方案进行更详细的说明，在附图中：
图1是本发明的高匹配度的Poly电阻与Nwell电阻共享区域示意图；
图2是本发明的不要求匹配度的Poly电阻与Nwell电阻共享区域示意图；
图3是本发明的一种偏置电流产生电路；
图4是P+电阻与Nwell电阻共享区域截面图；
图5是Poly电阻与NMOS晶体管共享区域截面图；
图6是Poly电阻与PMOS晶体管共享区域截面图；
图7是倒宽长比的蛇形NMOS晶体管；
图8是Poly电阻与NMOS晶体管共享区域示意图；
图9是本发明的另一种偏置电流产生电路；
图10是Nwell电阻与NMOS晶体管共享区域截面图；
图11是Pwell电阻与PMOS晶体管共享区域截面图；
图12是NMOS晶体管与PNP双极型晶体管共享区域截面图；
图13是PMOS晶体管与NPN双极型晶体管共享区域截面图；
图14是修调单元与电容共享区域示意图。
具体实施方式
本发明将集成电路分为多个层次，最低层为N+电阻、P+电阻、Nwell(N型阱)电阻、Pwell(P型阱)电阻、双极型晶体管(包括NPN双极型晶体管和PNP双极型晶体管)以及MOS管(包括NMOS晶体管和PMOS晶体管)中的N+区域和P+区域。该最低层的上一层是形成MOS管栅极的Poly(多晶硅)区域，该形成MOS管栅极的Poly区域的上一层是Poly(多晶硅)电阻。通常情况下Poly电阻采用的是第二多晶硅(Poly2)，其阻值较高；而形成MOS管栅极的Poly区域采用的是第一多晶硅(Poly1)，其阻值较低。不同工艺生产线对第一多晶硅(Poly1)和第二多晶硅(Poly2)定义不同。再上一层为集成电路中的其他器件如电容、电感等。最上层为修调电路或金属电阻。
以上所述最低层的某些集成电路器件虽然在同一层次但却处于不同深度，本发明近似将此类器件认定为处于同一层次。如N+电阻、P+电阻、MOS管的N+区域和P+区域处于同一层次且同一深度，而Pwell电阻却比N+电阻更深些，Nwell电阻又比Pwell电阻更深些，最深的是P-衬底或N-衬底。具体结构参见附图12、附图13。图12是NMOS晶体管与PNP双极型晶体管共享区域示意图，图13是PMOS晶体管与NPN双极型晶体管共享区域示意图。
由以上对集成电路的分层方式可知，多数集成电路器件仅处于该集成电路多个层次中的某一层，例如N+电阻、P+电阻、Nwell电阻、Pwell电阻、Poly电阻、修调电路、金属电阻等。但MOS管却处于集成电路多个层次中的两层，具体地，MOS管中的Poly区域位于集成电路多个层次中最低层的上一层，MOS管中的N+区域、P+区域位于集成电路多个层次的最低层。
无论集成电路器件仅位于该集成电路多个层次中的某一层还是某两层，只要两个或两个以上器件处于不同层次，则该两个或两个以上器件都能够共享区域。
本发明进一步将集成电路中不同层次的两个或两个以上器件，以及特定条件下同一层次不同深度的两个或两个以上器件，按照一定的方式，在同一个Wafer(晶圆，晶园)上实现区域共享，进而大大节省了芯片的面积，降低了集成电路芯片成本。
下面举例说明不同层次器件之间共享区域结构，以及特定条件下同一层次不同深度器件之间的共享区域结构。
一.不同层次电阻之间共享区域。
Poly(多晶硅)电阻和Nwell(N型阱)电阻属于不同类型的电阻，处于不同层次，因此Poly电阻和Nwell电阻能够共享区域。
Poly电阻和Nwell电阻可以是对匹配度要求很高的电阻，也可以是不要求匹配的电阻。当所设计的系统对匹配度要求较高时，Poly电阻与Nwell电阻共享区域的位置关系如图1所示。
图1是本发明的高匹配度的Poly电阻与Nwell电阻共享区域示意图。在图1中，Poly电阻分段且等间距、等宽度、等长度放置，Nwell电阻也是分段且等间距、等宽度、等长度放置，并且Poly电阻与Nwell电阻方向相同。也就是说，当系统对匹配度要求较高时，同一类型的电阻需要整齐有序的分段放置，并保持等间距。较佳地，通过在电阻段之间画上伪器件(dummy device)进一步提高匹配度。
整齐有序地分段放置同一类型电阻段的原因是，在形成器件过程中影响器件宽度和长度的一个很重要的因素是刻蚀或扩散，这些工艺过程都与临近的环境有关；同一类型的电阻段若不能整齐有序地放置，就会影响该电阻的匹配度。以Poly电阻为例，间距较大的Poly电阻边缘被刻蚀的更快，间距较小的Poly电阻边缘被刻蚀的较慢，因此为了使Poly电阻边缘刻蚀速度相同，需要分段且等间距地放置Poly电阻，进而提高Poly电阻的匹配度。
较佳地，Poly电阻段都位于两个相邻Nwell电阻段之间位置，进而提高Poly电阻与Nwell电阻的匹配度；进一步提高Poly电阻与Nwell电阻匹配度的结构是Poly电阻段位于两个相邻Nwell电阻段正中间位置。需要说明的是，Poly电阻段虽然在Nwell电阻段之间，从单个电阻段角度来看，Poly电阻段的投影与Nwell电阻段的投影并不重叠；但是Poly电阻、Nwell电阻是由若干电阻段组成，因此由多个电阻段组成的Poly电阻投影与由多个电阻段组成的Nwell电阻投影是相互重叠的。
较佳地，每段电阻中电流的流向相同能够进一步提高Poly电阻与Nwell电阻的匹配度。
图1只是示意性地描述了Poly电阻与Nwell电阻之间的位置关系，实际上Poly电阻与Nwell电阻不在同一个平面上，且Poly电阻处于Nwell电阻上层。Poly电阻与Nwell电阻不在同一平面上才能够实现区域共享，进而减小芯片面积。在图1中，Poly电阻也并不局限于在Nwell电阻的正中间，也可以在Nwell电阻上层的任意共享区域位置。Poly电阻处于Nwell电阻正中间时，Poly电阻与Nwell电阻匹配度最高。Poly电阻与Nwell电阻匹配度由低到高的顺序是，Poly电阻在Nwell电阻正上方位置，Poly电阻位于相邻Nwell电阻之间除中间位置的任意位置，Poly电阻位于相邻Nwell电阻之间的正中间位置。
并且Poly电阻位于相邻Nwell电阻之间(包括正中间)，能够进一步节约空间，减小芯片面积。原因是在形成器件过程中，通常Nwell电阻间距和宽度较大，例如在一种工艺中可能会要求Nwell电阻最小4um间距和最小4um宽度。而通常Poly电阻具有更小宽度和更小间距，如1um间距和0.8um宽度。因此将poly电阻段放置在各Nwell电阻段之间，Poly电阻与Nwell电阻之间互不影响。
当所设计的系统不要求匹配度时，Poly电阻和Nwell电阻可以如图2所示不在同一方向放置。图2是本发明的不要求匹配度的Poly电阻与Nwell电阻共享区域示意图。图2只是示意性地描述了Poly电阻与Nwell电阻之间的位置关系，实际上Poly电阻与Nwell电阻不在同一个平面上，Poly电阻在Nwell电阻的上层。这样才能够实现Poly电阻与Nwell电阻的区域共享，进而减小芯片面积。通常情况下，Poly电阻与Nwell电阻如图2所示相互垂直。但在某些工艺上Poly电阻也会不与Nwell电阻垂直放置。
Poly电阻与Nwell电阻不在同一方向放置所造成的不良影响是，导致Nwell电阻的场氧化层存在一定的不平坦，进而引起淀积在此场氧化层上的Poly也会不平坦。同时Poly电阻与Nwell电阻不在同一方向时，有时还会在不同电阻之间产生寄生电容，进而引起噪声或对环路稳定性造成影响等。
以上是以Poly电阻和Nwell电阻为例对不同类型不同层次电阻共享区域进行的阐述。实际上共享区域不限于Poly电阻与Nwell电阻，只要是不在同一层次的任意两个或多个电阻都可以共享区域，而一般情况下大致在相同层次上的电阻都不能共享区域。Nwell电阻、N+电阻、Pwell电阻、P+电阻中的任意一个电阻，Poly电阻以及金属电阻都不在同一层次上，因此该不在同一层次的器件可以共享区域。Poly电阻在工艺上可以做成不同层次上的Poly电阻，分别称其为第一多晶硅(Poly1)电阻和第二多晶硅(Poly2)电阻。该不同层次的Poly1电阻与Poly2电阻可以共享区域。因此Nwell电阻、N+电阻、Pwell电阻、P+电阻中的任意一个与Poly1电阻、Poly2电阻以及金属电阻中的一个或多个都可以共享区域，进而节省芯片面积。
需要说明的是，Poly电阻、Nwell电阻并不一定以如图1和图2所示的电阻段形式出现，实际上Poly电阻和Nwell电阻也可以是曲折蜿蜒的蛇形设计(蛇形设计的具体形状参见图7中NMOS晶体管有源区)。同样，N+电阻、Pwell电阻、P+电阻也可以是电阻段形式或蛇形设计。
下面以一个具体应用电路为例，说明Poly电阻与Nwell电阻共享区域结构：
图3是本发明的一种偏置电流产生电路。该电路相对于模拟电路中普遍被采用的偏置电流产生电路改进之处是，ST对地电阻采用的是Poly电阻与NMOS晶体管叠加方式(具体结构将在以下内容中得到阐述)；而在模拟电路中普遍被采用的偏置电流产生电路中，ST对地电阻通常是一个较大电阻或者一个MOS管。
由于电路在通电后器件温度都会升高，进而直接影响输出电流，因此需要经常补偿输出电流的温度系数。一种补偿方法是在电路中采用温度类型不同的两种电阻，Poly电阻与Nwell电阻的温度系数相反，因此本发明在图3中采用Poly电阻和Nwell电阻补偿温度系数。在图3中，R1采用Poly电阻R2采用Nwell电阻，温度系数相反的两个电阻能够实现很好的温度补偿。为了节省芯片面积，在版图设计中将R1与R2在同一晶圆上共享区域。当然R2电阻也可以采用与Nwell电阻温度系数相同的N+电阻、Pwell电阻、P+电阻。
二.同一层次不同深度的电阻在特定情况下共享区域。
同一层次不同深度的电阻在满足一定条件的情况下可以共享区域。P+电阻与N+电阻在同一层次同一深度，Pwell电阻比P+电阻、N+电阻深些，Nwell电阻比Pwell电阻更深。因此P+电阻与N+电阻任何情况下都不能共享区域。Pwell电阻与P+电阻属于同一类型(即P型)电阻，因此任何情况下都不能共享区域。Nwell与N+属于同一类型(即N型)电阻，因此任何情况下都不能共享区域。在P型电阻的最高电位低于N型电阻的最低电位情况下，该P型电阻与该N型电阻共享区域。原因是P型电阻的最高电位低于N型电阻的最低电位时，P型电阻与N型电阻不导通，因此此时P型电阻可以与N型电阻共享区域。该原理与二极管工作原理相同，在二极管中当P区电位高于N区电位时，二极管正向导通。反之当二极管P区电位低于N区电位时，二极管反向截止。所述共享区域的P型电阻与N型电阻不能同时是P+电阻和N+电阻，原因是P+电阻与N+电阻属于同一层次且同一深度的电阻，同一层次且同一深度的电阻任何情况均不能共享区域。
以P+电阻与Nwell电阻为例，图4是P+电阻与Nwell电阻共享区域截面图。P+电阻与Nwell电阻在同一层次却不在同一深度，当P+电阻的最高电位低于Nwell电阻的最低电位时，P+电阻可以与Nwell电阻共享区域。原因是当P+电阻的最高电位低于Nwell电阻的最低电位时，P+电阻与Nwell电阻不导通。
三.Poly电阻与MOS管共享区域。
MOS管包括NMOS晶体管和PMOS晶体管。工作在线性区的MOS管相当于电阻，因此与MOS管在不同层次的电阻可以与其共享区域。
图5是Poly电阻与NMOS晶体管共享区域截面图。NMOS晶体管栅极由Poly区域(通常为Poly1)形成，两个N+区域分别形成NMOS晶体管的源极和漏极，P+区域形成NMOS晶体管的衬底接触。由Poly形成的NMOS晶体管栅极的正下方是栅极氧化层。由N+形成的NMOS晶体管源极和漏极之间是较低浓度的P型区域(图5中没有示意)，通常该较低浓度P型区域是P-或者Pwell。由该P+区域形成的NMOS晶体管衬底接触是为了使NMOS晶体管能够接地(VSS)或者接电源(VDD)。形成NMOS晶体管栅极的Poly区域与Poly电阻之间是场氧化层，该场氧化层起绝缘作用。
根据图5可知，在Poly电阻与形成NMOS晶体管栅极的Poly区域不在同一层次(分别是Poly2和Poly1)情况下，该Poly电阻可以与该NMOS晶体管共享区域。原因是该Poly电阻与NMOS晶体管的栅极Poly区域不在同一个层次，且该Poly电阻也与该NMOS晶体管的源极N+、漏极N+、衬底接触P+-均不在一个层次。
图6是Poly电阻与PMOS晶体管共享区域截面图。PMOS晶体管栅极由Poly区域(通常为Poly1)形成，两个P+区域分别形成PMOS晶体管的源极和漏极，N+区域形成PMOS晶体管的衬底接触。由Poly形成的PMOS晶体管栅极的正下方是栅极氧化层。由P+形成的PMOS晶体管源极和漏极之间是较低浓度的N型区域(图6中没有示意)，通常该较低浓度N型区域是Nwell，特殊情况下该较低浓度N型区域也可以是N-。由该N+区域形成的PMOS晶体管衬底接触是为了使PMOS晶体管能够接地(VSS)或者接电源(VDD)。形成PMOS晶体管栅极的Poly区域与Poly电阻之间是场氧化层，该场氧化层起绝缘作用。
根据图6可知，在Poly电阻与形成PMOS晶体管栅极的Poly区域不在一个层次(分别是Poly2和Poly1)情况下，该Poly电阻可以与该PMOS晶体管共享区域。原因是该Poly电阻与该PMOS晶体管的栅极Poly区域不在同一个层次，且该Poly电阻也与该PMOS晶体管的源极P+、漏极P+、衬底接触N+均不在同一个层次。
NMOS晶体管和PMOS晶体管中的有源区(即源极和漏极)可以是分段形式也可以是蛇形设计。图7是倒宽长比的蛇形NMOS晶体管。倒宽长比的意思是NMOS晶体管的有源区宽度与有源区长度比值远远小于1，蛇形设计的NMOS晶体管长度较长宽度较短进而宽长比较小。
图8是Poly电阻与NMOS晶体管共享区域示意图。图8只是示意性地描述了Poly电阻与NMOS晶体管之间的位置关系，实际上Poly电阻与NMOS晶体管不在同一个平面上，Poly电阻在NMOS晶体管的上层。
下面以两个具体应用电路为例，说明Poly电阻与工作在线性区的NMOS晶体管共享区域结构：
图3是本发明的一种偏置电流产生电路。该偏置电流产生电路相对于模拟电路中普遍采用的偏置电流产生电路的改进之处是，ST对地电阻采用的是Poly电阻与NMOS晶体管叠加方式；而在模拟电路中普遍被采用的偏置电流产生电路中，ST对地电阻通常是一个较大电阻或者一个MOS管。
在图3中的偏置电流产生电路中，MPst1，MPst2，MNst3，R3构成偏置电流产生电路的启动电路，用于解决自偏置电路死锁于零电流状态的问题。为了减小启动电路的静态功耗，通常需要将ST节点对地的电阻做得越大越好。工作在线性区的NMOS晶体管的电阻值与该NMOS晶体管宽长比有关，宽长比越小则该NMOS晶体管的电阻值越大。倒宽长比的蛇形NMOS晶体管的电阻值较大，因此图3中的MNst3采用倒宽长比的蛇形NMOS晶体管，具体蛇形NMOS晶体管结构如图7所示。为了进一步增加ST节点对地的电阻值，将R3与MNst3串联。本发明采用与NMOS晶体管不在一个层次的Poly电阻作为R3(即该Poly电阻与该NMOS晶体管栅极的Poly区域分别是Poly2和Poly1)，并将R3与NMst3共享区域，进而减小芯片面积。
图9是本发明的另一种偏置电流产生电路，图9是对图3的进一步改进。图9与图3区别是图3将R3放在了MNst3的漏极端，图9则将R3放在了MNst3的源极端。图9相对于图3使得ST对地节点阻值相同情况下，NMst3占用面积更小，进而减小了芯片面积。下面具体阐释原理：
线性区NMOS晶体管的电阻为：
R = 1 μ . C OX . W L . | V GS - V TH | - - - ( 1 )
公式(1)中，VTH为阈值电压，μ为迁移率，COX为单位面积上的三氧电容值。图9中VTH、μ、COX是常量，根据公式(1)可知，此时NMOS晶体管的电阻值仅与NMOS晶体管的宽长比
Figure G2009100868780D00092
及栅源电压差VGS有关。图9中将R3放在MNst3源极端增加了MNst3的源极电压，而MNst3栅极电压保持不变且恒为VDD，因此减小了MNst3的栅源电压差VGS。由公式(1)可知，NMOS晶体管栅源电压差VGS变小，在MNst3具有相同阻值R情况下MNst3的宽长比
Figure G2009100868780D00093
变大。而在偏置电流产生电路中，需要MNst3阻值R非常大，通常已经将MNst3的宽度W做得最小而不能更小(即W不变)。因此在变大W不变情况下，MNst3的长度L变小，进而减少了芯片面积。
四.Nwell电阻与NMOS晶体管在特定情况下共享区域，Pwell电阻与PMOS晶体管在特定情况下共享区域。
图10是Nwell电阻与NMOS晶体管共享区域截面图，上层是NMOS晶体管下层是Nwell电阻，其中NMOS晶体管中的N+是有源区，Nwell电阻中的两个N+是Nwell电阻的两个连接端，该N+接触是为了使Nwell电阻能够与金属线之间形成欧姆接触(欧姆接触即指接触电阻很低)。当NMOS晶体管中Pwell区域最高电位低于Nwell电阻最低电位情况下，Nwell电阻可以与NMOS晶体管共享区域。原因是当NMOS晶体管中Pwell的最高电位低于Nwell电阻最低电位时，NMOS晶体管中Pwell与Nwell电阻不导通，从而NMOS晶体管与Nwell电阻不导通，因此此时NMOS晶体管可以与Nwell电阻共享区域。
图11是Pwell电阻与PMOS晶体管共享区域截面图，上层是PMOS晶体管下层是Pwell电阻，其中PMOS晶体管中的P+是有源区，Pwell电阻中的P+是Pwell电阻的两个连接端，目的是使Pwell电阻能够与金属线之间形成欧姆接触。当Pwell电阻最高电位低于PMOS晶体管中Nwell最低电位情况下，Pwell电阻可以与PMOS晶体管共享区域。原因是当Pwell电阻的最高电位低于PMOS晶体管中Nwell最低电位时，Pwell电阻与PMOS晶体管中Nwell不导通，从而PMOS晶体管与Pwell电阻不导通，因此此时PMOS晶体管可以与Pwell电阻共享区域。
五.Poly电阻与双极型晶体管共享区域。
双极型晶体管包括PNP双极型晶体管和NPN双极型晶体管。PNP双极型晶体管和NPN双极型晶体管中的P型区域主要由P+、Pwell形成，N型区域主要由N+、Nwell形成，Poly电阻与P+、Pwell、N+、Nwell均不属于同一个层次，因此Poly电阻与PNP双极型晶体管或NPN双极型晶体管都不属于同一个层次，进而Poly电阻可以与双极型晶体管共享区域。
六.NMOS晶体管与PNP双极型晶体管在特定情况下共享区域，PMOS晶体管与NPN双极型晶体管在特定情况下共享区域。
图12是NMOS晶体管与PNP双极型晶体管共享区域截面图。两个N+区域分别形成NMOS晶体管的源极和漏极，P+区域形成NMOS晶体管的衬底接触，Pwell是NMOS晶体管的两个N+之间较低浓度的P型区域。PWell、Nwell和P-形成PNP双极型晶体管，Pwell同时也用于形成PNP双极型晶体管的发射极，Nwell为PNP双极型晶体管的基极，P-为PNP双极型晶体管的集电极。在PNP双极型晶体管中Pwell最高电位低于NMOS晶体管中N+最低电位情况下，NMOS晶体管可以与PNP双极型晶体管共享区域。
同理可知，在NMOS晶体管中Pwell最高电位低于NPN双极型晶体管中Nwell最低电位时，NMOS晶体管可以与NPN双极型晶体管共享区域。只是此种结构相对于NMOS晶体管与PNP双极型晶体管共享区域来说多增加了一层结构，导致工艺制造复杂，因此通常不会采用。
图13是PMOS晶体管与NPN双极型晶体管共享区域截面图。两个P+区域分别形成PMOS晶体管的源极和漏极，N+区域形成PMOS晶体管的衬底接触，Nwell是PMOS晶体管的两个P+之间较低浓度的N型区域。Nwell、Pwell和N-形成NPN双极型晶体管，Nwell同时也用于形成NPN双极型晶体管的发射极，Nwell为NPN双极型晶体管的基极，N-为NPN双极型晶体管的集电极。在PMOS晶体管中P+最高电位低于NPN双极型晶体管中Nwell最低电位情况下，PMOS晶体管可以与NPN双极型晶体管共享区域。
同理可知，在PNP双极型晶体管中Pwell最高电位低于PMOS晶体管中Nwell最低电位时，PMOS晶体管可以与PNP双极型晶体管共享区域。只是此种结构相对于PMOS晶体管与NPN双极型晶体管共享区域来说多增加了一层结构，导致工艺制造复杂，因此通常不会采用。
七.修调电路与其它器件共享区域。
常用的修调技术是由金属熔丝或多晶硅熔丝或齐纳二极管构成修调单元。对于一般基准电压源修调电路来说，为了满足商用标准通常需要五位修调单元，这样需要占据大量的芯片面积。
修调电路与金属电阻在同一层也是最高层，因此修调电路与金属电阻之间不能共享区域，但是修调电路或金属电阻可以与任何器件共享区域，如电容、Poly电阻、Nwell电阻、NMOS晶体管、PMOS晶体管、NPN双极型晶体管、PNP双极型晶体管等。因此占据芯片面积较大的修调电路与其他器件共享区域能够大大节省芯片面积。
下面以修调电路与电容共享区域为例，对修调电路与集成电路器件共享区域加以说明。
电容通常占用芯片面积较大而且连接简单，因此非常适合放置在修调单元下面，而且电容平坦均匀，对上面修调单元的平坦性影响很小。与修调电路共享区域的电容可以是两层多晶硅形成的多晶硅电容，也可以是MOS电容。
图14是修调单元与电容共享区域示意图。修调电路通常需要五位修调单元，图14只是示意性地描述了修调电路中的修调单元与电容之间的位置关系。并且图14中修调单元与电容不在同一个平面，修调单元是在电容的上层，进而实现修调单元与电容之间的区域共享，以便减小芯片面积。
综上所述，不同层次上的器件都能够共享区域，特定情况下同一层次不同深度的器件也可以共享区域，并且可以多层共享，共享层数越多越能够减少芯片占用面积。
需要说明的是，前文所述集成电路器件之间的区域共享也可以理解成集成电路器件之间在同一晶圆上的投影相互重叠。这里所述“投影重叠”并非严格意义上的该集成电路器件每一部分在同一晶圆上投影都重叠，而是集成电路器件之间在同一晶圆上的投影有重叠区域，或者从整体角度看集成电路器件之间在同一晶圆上的投影相互重叠，则都认定该集成电路器件之间相互重叠。举例如前文所述Poly电阻与Nwell电阻分段放置，且Poly电阻段处于两个相邻Nwell电阻段之间位置，则Poly电阻与Nwell电阻在同一晶圆上的投影相互重叠。因为虽然从单个电阻段角度来，Poly电阻段的投影与Nwell电阻段的投影并不重叠；但是Poly电阻、Nwell电阻分别由若干电阻段组成，因此由多个电阻段组成的Poly电阻投影与由多个电阻段组成的Nwell电阻投影是相互重叠的，也就是说从整体角度来看Poly电阻与Nwell电阻在同一晶圆上的投影相互重叠。
显而易见，在不偏离本发明的真实精神和范围的前提下，在此描述的本发明可以有许多变化。因此，所有对于本领域技术人员来说显而易见的改变，都应包括在本权利要求书所涵盖的范围之内。本发明所要求保护的范围仅由所述的权利要求书进行限定。

Claims (23)

1.一种集成电路，包括同一晶圆上的第一器件和第二器件；
所述集成电路具有多个层次；
且所述第一器件和第二器件位于所述多个层次中的两层或两层以上，以便该第一器件和第二器件处于不同层次，则该第一器件与第二器件共享区域。
2.如权利要求1所述的一种集成电路，其特征在于，所述第一器件为Poly电阻；
所述第二器件为N+电阻、P+电阻、Nwell电阻、Pwell电阻、双极型晶体管、MOS管中的一个。
3.如权利要求2所述的一种集成电路，其特征在于，所述Poly电阻与所述MOS管的NMOS晶体管源极端相连，以便同样阻值的该NMOS晶体管占用芯片面积更小。
4.如权利要求1所述的一种集成电路，其特征在于，所述第一器件为修调电路或金属电阻，第二器件为电容、Poly电阻、Nwell电阻、MOS管、双极型晶体管中的一个。
5.如权利要求1所述的一种集成电路，其特征在于，所述第一器件或第二器件为Poly电阻、N+电阻、P+电阻、Nwell电阻、Pwell电阻、MOS管之一且采用电阻段形式或蛇形设计。
6.如权利要求5所述的一种集成电路，其特征在于，所述Poly电阻、N+电阻、P+电阻、Nwell电阻、Pwell电阻、MOS管栅极为电阻段情况下，该Poly电阻、N+电阻、P+电阻、Nwell电阻、Pwell电阻、MOS管栅极是分段且等间距、等宽度、等长度放置。
7.如权利要求6所述的一种集成电路，其特征在于，所述Poly电阻段在两个相邻N+电阻段或两个相邻P+电阻段或两个相邻Nwell电阻段或两个相邻Pwell电阻段之间放置。
8.如权利要求7所述的一种集成电路，其特征在于，所述Poly电阻段在两个相邻N+电阻段或两个相邻P+电阻段或两个相邻Nwell电阻段或两个相邻Pwell电阻段之间的正中间放置。
9.一种集成电路，包括同一晶圆上的第一器件和第二器件；
所述集成电路具有多个层次；
且所述第一器件P型区域或作为P型电阻的第一器件与第二器件N型区域或作为N型电阻的第二器件处于同一层次不同深度，且该第一器件P型区域或作为P型电阻的该第一器件的最高电位低于该第二器件N型区域或作为N型电阻的该第二器件的最低电位，该第一器件与该第二器件共享区域。
10.如权利要求9所述的一种集成电路，其特征在于，所述第一器件为Pwell电阻或P+电阻，所述第二器件为Nwell电阻。
11.如权利要求9所述的一种集成电路，其特征在于，所述第一器件为NMOS晶体管，该第一器件P型区域为Pwell区域；所述第二器件为Nwell电阻。
12.如权利要求9所述的一种集成电路，其特征在于，所述第一器件为Pwell电阻；所述第二器件为PMOS晶体管，该第二器件的N型区域为Nwell区域。
13.如权利要求9所述的一种集成电路，其特征在于，所述第一器件为PNP双极型晶体管，该第一器件P型区域为形成PNP双极型晶体管发射极的Pwell区域；所述第二器件为NMOS晶体管，该第二器件N型区域为形成NMOS晶体管有源区的N+区域。
14.如权利要求9所述的一种集成电路，其特征在于，所述第一器件为PMOS晶体管，该第一器件P型区域为形成PMOS晶体管有源区的P+区域；所述第二器件为NPN双极型晶体管，该第二器件N型区域为形成NPN双极型晶体管发射极的Nwell区域。
15.一种形成于同一晶圆上的集成电路，包括第一器件和第二器件，所述第一器件所在区域在所述晶圆上的投影与所述第二器件所在区域在该晶圆上的投影相互重叠。
16.如权利要求15所述的一种集成电路，其特征在于，所述第一器件为Poly电阻；
所述第二器件为N+电阻、P+电阻、Nwell电阻、Pwell电阻、MOS管、双极型晶体管中的一个。
17.如权利要求15所述的一种集成电路，其特征在于，所述第一器件为修调电路或金属电阻，第二器件为电容、Poly电阻、Nwell电阻、MOS管、双极型晶体管中的一个。
18.如权利要求15所述的一种集成电路，其特征在于，
所述第一器件和第二器件相互串联。
19.如权利要求15所述的一种集成电路，其特征在于，
所述第一器件为Pwell电阻或P+电阻，所述第二器件为Nwell电阻，其中所述Pwell电阻或P+电阻的最高电位低于所述Nwell电阻的最低电位。
20.如权利要求15所述的一种集成电路，其特征在于，所述第一器件为NMOS晶体管，所述第二器件为Nwell电阻，其中所述NMOS晶体管的Pwell区域的最高电位低于所述Nwell电阻的最低电位。
21.如权利要求15所述的一种集成电路，其特征在于，所述第一器件为PMOS晶体管；所述第二器件为Pwell电阻，其中所述Pwell电阻的最高电位低于所述PMOS晶体管的Nwell区域的最低电位。
22.如权利要求15所述的一种集成电路，其特征在于，所述第一器件为PNP双极型晶体管，该PNP双极型晶体管发射极为Pwell区域；所述第二器件为NMOS晶体管，该NMOS晶体管有源区为N+区域；其中所述Pwell区域的最高电位低于所述N+区域的最低电位。
23.如权利要求15所述的一种集成电路，其特征在于，所述第一器件为PMOS晶体管，该PMOS晶体管有源区为P+区域；所述第二器件为NPN双极型晶体管，该NPN双极型晶体管发射极为Nwell区域；其中所述P+区域最高电位低于所述Nwell区域最低电位。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010142240A1 (zh) * 2009-06-10 2010-12-16 北京中星微电子有限公司 平面工艺的三维集成电路
CN104617091A (zh) * 2013-11-01 2015-05-13 华邦电子股份有限公司 集成电路的电容
CN105912069A (zh) * 2016-06-27 2016-08-31 无锡中感微电子股份有限公司 一种双极型晶体管和电流偏置电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659602B2 (en) * 2013-04-18 2017-05-23 Micron Technology, Inc. Voltage control integrated circuit devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326847A (ja) * 1992-05-22 1993-12-10 Olympus Optical Co Ltd 半導体装置の製造方法
US6483168B1 (en) * 2001-09-13 2002-11-19 National Semiconductor Corporation Integrated circuit having resistor formed over emitter of vertical bipolar transistor
CN1610966A (zh) * 2001-11-02 2005-04-27 自由度半导体公司 半导体器件中的高频信号隔离
CN1790737A (zh) * 2004-12-15 2006-06-21 上海华虹Nec电子有限公司 一种igbt及其制造方法
CN1841742A (zh) * 2005-02-28 2006-10-04 三星电子株式会社 包括电阻器的半导体装置及其制备方法
US20080230820A1 (en) * 2007-03-20 2008-09-25 Satoshi Maeda Semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4453175A (en) * 1979-09-19 1984-06-05 Tokyo Shibaura Denki Kabushiki Kaisha MOS Static RAM layout with polysilicon resistors over FET gates
GB2207315B (en) * 1987-06-08 1991-08-07 Philips Electronic Associated High voltage semiconductor with integrated low voltage circuitry
JPH0445538A (ja) * 1990-06-13 1992-02-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100240872B1 (ko) * 1997-02-17 2000-01-15 윤종용 정전기 방전 보호 회로 및 그것을 구비하는 집적 회로
TW449869B (en) * 1998-06-04 2001-08-11 United Microelectronics Corp Manufacturing method for stacked integrated circuit
JP3244057B2 (ja) * 1998-07-16 2002-01-07 日本電気株式会社 基準電圧源回路
WO2000045437A1 (fr) * 1999-01-26 2000-08-03 Hitachi, Ltd. Procede de reglage de polarisation inverse de circuit mos, et circuit integre mos
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US7019377B2 (en) * 2002-12-17 2006-03-28 Micrel, Inc. Integrated circuit including high voltage devices and low voltage devices
CN1309044C (zh) * 2003-05-19 2007-04-04 上海先进半导体制造有限公司 有DP阱的BiMOS数模混合集成电路及其制造方法
CN101635298B (zh) * 2009-06-10 2014-12-31 北京中星微电子有限公司 平面工艺的三维集成电路
JP5326847B2 (ja) * 2009-06-17 2013-10-30 大日本印刷株式会社 耐プラズマ性を有する透明フィルム及びそれを使用した透明ガスバリア性フィルム

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326847A (ja) * 1992-05-22 1993-12-10 Olympus Optical Co Ltd 半導体装置の製造方法
US6483168B1 (en) * 2001-09-13 2002-11-19 National Semiconductor Corporation Integrated circuit having resistor formed over emitter of vertical bipolar transistor
CN1610966A (zh) * 2001-11-02 2005-04-27 自由度半导体公司 半导体器件中的高频信号隔离
CN1790737A (zh) * 2004-12-15 2006-06-21 上海华虹Nec电子有限公司 一种igbt及其制造方法
CN1841742A (zh) * 2005-02-28 2006-10-04 三星电子株式会社 包括电阻器的半导体装置及其制备方法
US20080230820A1 (en) * 2007-03-20 2008-09-25 Satoshi Maeda Semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010142240A1 (zh) * 2009-06-10 2010-12-16 北京中星微电子有限公司 平面工艺的三维集成电路
CN104617091A (zh) * 2013-11-01 2015-05-13 华邦电子股份有限公司 集成电路的电容
CN105912069A (zh) * 2016-06-27 2016-08-31 无锡中感微电子股份有限公司 一种双极型晶体管和电流偏置电路
CN105912069B (zh) * 2016-06-27 2018-05-01 无锡中感微电子股份有限公司 一种双极型晶体管和电流偏置电路

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