JPH0445538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0445538A JPH0445538A JP2152722A JP15272290A JPH0445538A JP H0445538 A JPH0445538 A JP H0445538A JP 2152722 A JP2152722 A JP 2152722A JP 15272290 A JP15272290 A JP 15272290A JP H0445538 A JPH0445538 A JP H0445538A
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ＮＰＮ トランジスタとその他の素子とを
同一基板上に形成する半導体装置の製造方法に関するも
のである。
同一基板上に形成する半導体装置の製造方法に関するも
のである。
（従来の技術）
従来、ＮＰＮトランジスタとその他の素子とを同一基板
上に形成した半導体装置としては、１９８９シンボジユ
ーム・オン・ヴイエルエスアイ・テクノロジー（Ｓｙｍ
ｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ
） Ｐ３７〜Ｐ３８に開示されるように、ＮＰＮＴｒと
ＣＭＯＳＴｒ とＥＰＲＯＭとを同一基板上に形成した
半導体装置がある。この半導体装置の従来の製造方法を
第４図を参照して説明する。
上に形成した半導体装置としては、１９８９シンボジユ
ーム・オン・ヴイエルエスアイ・テクノロジー（Ｓｙｍ
ｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ
） Ｐ３７〜Ｐ３８に開示されるように、ＮＰＮＴｒと
ＣＭＯＳＴｒ とＥＰＲＯＭとを同一基板上に形成した
半導体装置がある。この半導体装置の従来の製造方法を
第４図を参照して説明する。
まず第４図（ａ）に示すように、比抵抗１５Ω・１程度
のＰ型Ｓｉ基板１を１０００°Ｃ，２０分、Ｏｔ雰囲気
で熱処理し、４５０人程度のＳｉＪ膜２を形成する０次
いで、フォトリングラフィ技術により、ＮＰ、ＮＴｒ形
成領域５とＰＭＯ３Ｔｒ形成領域６以外にレジスト３を
形成する０次いで、イオン注入技術により、Ｓｂ４を加
速電圧４０ｋｅν、ドーズ量３ Ｘ １０”１ｏｎｓ
／ ａｊ程度イオン注入し、ＮＰＮＴｒ形成領域５とＰ
ＭＯ３Ｔｒ形成領域６のＰ型Ｓｉ基板１内にｓｂを導入
する。
のＰ型Ｓｉ基板１を１０００°Ｃ，２０分、Ｏｔ雰囲気
で熱処理し、４５０人程度のＳｉＪ膜２を形成する０次
いで、フォトリングラフィ技術により、ＮＰ、ＮＴｒ形
成領域５とＰＭＯ３Ｔｒ形成領域６以外にレジスト３を
形成する０次いで、イオン注入技術により、Ｓｂ４を加
速電圧４０ｋｅν、ドーズ量３ Ｘ １０”１ｏｎｓ
／ ａｊ程度イオン注入し、ＮＰＮＴｒ形成領域５とＰ
ＭＯ３Ｔｒ形成領域６のＰ型Ｓｉ基板１内にｓｂを導入
する。
次いでレジスト３を除去し、ＮＺ雰囲気中で１２００″
Ｃ，５００分程度の熱処理を行ないシート抵抗３０Ω／
ロ、接合深さ４．５ｎ程度のＮ゛埋込層７を第４図（ロ
）に示すように形成し、５ｉ（ｈ膜２を除去する。
Ｃ，５００分程度の熱処理を行ないシート抵抗３０Ω／
ロ、接合深さ４．５ｎ程度のＮ゛埋込層７を第４図（ロ
）に示すように形成し、５ｉ（ｈ膜２を除去する。
次いで１４ 図（Ｃ）に示すように、エピタキシャル技
術により、比抵抗２Ω・１．厚さ１２Ｉ！ｍ程度のＰ型
エピタキシャル層８を形成する０次いで、酸化技術によ
り水蒸気雰囲気で１０００℃、５分程度の酸化を行ない
、１０００人程度の５ｉｏｔ膜９を形成する。次いでフ
ォトリソグラフィ技術によりレジスト１０を、ＮＰＮＴ
ｒ形成領域５およびびＰＭＯ３Ｔｒ形成領域６以外の領
域に形成する。
術により、比抵抗２Ω・１．厚さ１２Ｉ！ｍ程度のＰ型
エピタキシャル層８を形成する０次いで、酸化技術によ
り水蒸気雰囲気で１０００℃、５分程度の酸化を行ない
、１０００人程度の５ｉｏｔ膜９を形成する。次いでフ
ォトリソグラフィ技術によりレジスト１０を、ＮＰＮＴ
ｒ形成領域５およびびＰＭＯ３Ｔｒ形成領域６以外の領
域に形成する。
次いでイオン注入技術によりＰ（リン）１１を加速電圧
１００ｋｅＶ、ドーズ量２ Ｘ １０” １ｏｎｓ ／
ｃｄ程度イオン注入し、ＮＰＮＴｒ形成領域５とＰＭ
Ｏ３Ｔｒ形成領域６のＰ型エピタキシャル層８内にリン
を導入する。
１００ｋｅＶ、ドーズ量２ Ｘ １０” １ｏｎｓ ／
ｃｄ程度イオン注入し、ＮＰＮＴｒ形成領域５とＰＭ
Ｏ３Ｔｒ形成領域６のＰ型エピタキシャル層８内にリン
を導入する。
次いでレジスト１０を除去する０次いでＮ、雰囲気で１
２００℃、１２００分程度０熱処理を行なうことにより
シート抵抗８００Ω／口、接合深さ６Ｉｒｍ程度のＮウ
ェル層１２を第４図（山に示すように形成し、Ｎ゛埋込
層７と接続する０次いで５ｉ（Ｊｔ膜９を除去する０次
いで０２雰囲気中で９５０℃、５００分程の酸化を行な
い３００人程変形ＳｉＯ２膜１３膜形３し、さらにその
上にＣＶＤ技術によりＳｔ Ｊ４膜１４を２０００人程
度形成する。
２００℃、１２００分程度０熱処理を行なうことにより
シート抵抗８００Ω／口、接合深さ６Ｉｒｍ程度のＮウ
ェル層１２を第４図（山に示すように形成し、Ｎ゛埋込
層７と接続する０次いで５ｉ（Ｊｔ膜９を除去する０次
いで０２雰囲気中で９５０℃、５００分程の酸化を行な
い３００人程変形ＳｉＯ２膜１３膜形３し、さらにその
上にＣＶＤ技術によりＳｔ Ｊ４膜１４を２０００人程
度形成する。
次いでホトリソ・エツチング技術により、第４図（ｅ）
に示すように、素子分離領域１５のＳｉ３Ｎ４膜１４を
除去する。
に示すように、素子分離領域１５のＳｉ３Ｎ４膜１４を
除去する。
次いで水蒸気雰囲気中で１０００’Ｃ，２００分程０の
酸化を行ない、第４図（ｆ）に示すように、８０００人
程度の分離酸化膜１６を形成し、５ｉｓＮ４＃１４を除
去する。
酸化を行ない、第４図（ｆ）に示すように、８０００人
程度の分離酸化膜１６を形成し、５ｉｓＮ４＃１４を除
去する。
次いでフォトリソ技術により、ＥＦＲＯＭのコントロー
ルゲート形成領域１８とＮＰＮＴｒのコレクタ形成領域
１９以外の領域に第４図（ｇ）に示すようにレジスト１
７を形成する。次いでイオンインプラ技術により、Ｐ（
リン）２０を加速電圧６０ｋｅＶ、ドーズ量Ｉ Ｘ １
０” １ｏｎｓ ／ ｃｄ程度イオン注入し、コントロ
ールゲート形成領域１８とコレクタ形成領域１９にリン
を導入する。
ルゲート形成領域１８とＮＰＮＴｒのコレクタ形成領域
１９以外の領域に第４図（ｇ）に示すようにレジスト１
７を形成する。次いでイオンインプラ技術により、Ｐ（
リン）２０を加速電圧６０ｋｅＶ、ドーズ量Ｉ Ｘ １
０” １ｏｎｓ ／ ｃｄ程度イオン注入し、コントロ
ールゲート形成領域１８とコレクタ形成領域１９にリン
を導入する。
次いで、レジスト１７を除去し、Ｎ８雰囲気中で１１０
０°Ｃ，１２０分程０の熱処理を行なうことにより、第
４図（ハ）に示すように、ρ、６０Ω／口。
０°Ｃ，１２０分程０の熱処理を行なうことにより、第
４図（ハ）に示すように、ρ、６０Ω／口。
接合深さ２ｎ程度のコントロールゲート２１とディープ
コレクタ２２を形成する。
コレクタ２２を形成する。
次いでエツチングによりＳｉＯ□膜１３を除去した後に
、水蒸気雰囲気中で８５０℃、３００分程の酸化を行な
うことにより、第４図（ｉ）に示すように、ゲート酸化
膜２３を３５０人程変形成する０次いでフォトリソ技術
により、ＮＰＮＴｒのベース形成領域２５以外の領域に
レジスト２４を形成する。
、水蒸気雰囲気中で８５０℃、３００分程の酸化を行な
うことにより、第４図（ｉ）に示すように、ゲート酸化
膜２３を３５０人程変形成する０次いでフォトリソ技術
により、ＮＰＮＴｒのベース形成領域２５以外の領域に
レジスト２４を形成する。
次いでイオン注入法により、Ｂ（ボロン）２６を加速電
圧４０ｋｅＶ、ドーズ量Ｉ Ｘ １０”１ｏｎｓ／ ｃ
ｄ程度イオン注入し、ＮＰＮＴｒのベース形成領域２５
にポロン２６を導入する。
圧４０ｋｅＶ、ドーズ量Ｉ Ｘ １０”１ｏｎｓ／ ｃ
ｄ程度イオン注入し、ＮＰＮＴｒのベース形成領域２５
にポロン２６を導入する。
次いでレジスト２４を除去し、Ｎ２雰囲気中で１０００
“Ｃ２３０分程度０熱処理を行なうことにより、第４図
（ｊ）に示すように、ρ、５００Ω／口。
“Ｃ２３０分程度０熱処理を行なうことにより、第４図
（ｊ）に示すように、ρ、５００Ω／口。
接合深さ０．８ｎ程度のベース２７を形成する０次いで
ＣＶＤ法によりポリシリコン２８を２０００人程度形成
する０次いで、ｐａｃｔｓを用いた熱拡散法によりＰ（
リン）をポリシリコン２８に拡散し、ρ、２０Ω／ロ程
度のリンドープのポリシリコン２８とする。
ＣＶＤ法によりポリシリコン２８を２０００人程度形成
する０次いで、ｐａｃｔｓを用いた熱拡散法によりＰ（
リン）をポリシリコン２８に拡散し、ρ、２０Ω／ロ程
度のリンドープのポリシリコン２８とする。
次にフォトリソ・エツチング技術によりポリシリコン２
８を加工して第４図（ロ）に示すように、ＰＭＯＳ
Ｔｒ形成領域６にＰＭＯＳ Ｔｒのゲート１ｉｔ８ｉ
２９を、ＮＭＯ３Ｔｒ形成碩域３０にＮＭＯＳＴｒのゲ
ート電極３１を、ＥＰＲＯＭ形成領域３２にフローティ
ングゲート３３を、それぞれ形成する。尚フローティン
グゲート３３の点線部は、点線の左右のゲートが接続し
ていることを示している。
８を加工して第４図（ロ）に示すように、ＰＭＯＳ
Ｔｒ形成領域６にＰＭＯＳ Ｔｒのゲート１ｉｔ８ｉ
２９を、ＮＭＯ３Ｔｒ形成碩域３０にＮＭＯＳＴｒのゲ
ート電極３１を、ＥＰＲＯＭ形成領域３２にフローティ
ングゲート３３を、それぞれ形成する。尚フローティン
グゲート３３の点線部は、点線の左右のゲートが接続し
ていることを示している。
次いで、フォトリソ技術により、第４図（１）に示すよ
うに、ＮＰＮＴｒのコレクタ形成領域１９エミツタ形成
領域３４．及びＮＭＯ３Ｔｒ形成領［３０，及びコント
ロールゲート形成領域１８を除＜ＥＦＲＯＭ形成領域３
２以外の領域にレジスト３４を形成する０次いで、イオ
ン注入法により＾Ｓ（ヒ素）３５を加速電圧４０ｋｅＶ
、ドーズ量１×１０” １ｏｎｓ ／ ｃｊ程度イオン
注入し、レジスト３４で覆われていない領域にＡｓを導
入する。
うに、ＮＰＮＴｒのコレクタ形成領域１９エミツタ形成
領域３４．及びＮＭＯ３Ｔｒ形成領［３０，及びコント
ロールゲート形成領域１８を除＜ＥＦＲＯＭ形成領域３
２以外の領域にレジスト３４を形成する０次いで、イオ
ン注入法により＾Ｓ（ヒ素）３５を加速電圧４０ｋｅＶ
、ドーズ量１×１０” １ｏｎｓ ／ ｃｊ程度イオン
注入し、レジスト３４で覆われていない領域にＡｓを導
入する。
次いで、レジスト３４を除去し、Ｎ、雰囲気テ９５０℃
、１００分程度の熱処理を行ない、シート抵抗３５Ω／
口、拡散深さ０．３ ｎ程度の拡散層を形成することに
より、第４図（ホ）に示すように、ＥＦＲＯＭ形成領域
３２にソース３６．ドレイン３７、ＮＭＯ３Ｔｒ形成領
域３０にソース３８、ドレイン３９．ＮＰＮ Ｔｒ形
成領域５にエミッタ４０、コレクタ４１を形成する。
、１００分程度の熱処理を行ない、シート抵抗３５Ω／
口、拡散深さ０．３ ｎ程度の拡散層を形成することに
より、第４図（ホ）に示すように、ＥＦＲＯＭ形成領域
３２にソース３６．ドレイン３７、ＮＭＯ３Ｔｒ形成領
域３０にソース３８、ドレイン３９．ＮＰＮ Ｔｒ形
成領域５にエミッタ４０、コレクタ４１を形成する。
次いで、フォトリソ技術により、第４図（ｎｌに示すよ
うに、ＰＭＯ３Ｔｒ形成領域６以外の領域にレジスト４
２を形成する。そして、イオン注入法により、ＢＦ！
４３を加速電圧４ＱｋｅＶ、ドーズ量ＩＸ １０” １
ｏｎｓ ／ ｃｄ程度イオン注入し、ＰＭＯ３Ｔｒ形成
領域６にボロンを導入する。
うに、ＰＭＯ３Ｔｒ形成領域６以外の領域にレジスト４
２を形成する。そして、イオン注入法により、ＢＦ！
４３を加速電圧４ＱｋｅＶ、ドーズ量ＩＸ １０” １
ｏｎｓ ／ ｃｄ程度イオン注入し、ＰＭＯ３Ｔｒ形成
領域６にボロンを導入する。
次いで、レジスト４２を除去し、Ｎ２雰囲気中で９００
°Ｃｌ２Ｏ分程度の熱処理を行ない、ρ。
°Ｃｌ２Ｏ分程度の熱処理を行ない、ρ。
１５０Ω／口、接合深さ０．２５ｎ程度の拡散層を形成
することにより、第４図（Ｏ）に示すように、ＰＭＯ３
Ｔｒ形成領域６にソース４４．ドレイン４５を形成する
。
することにより、第４図（Ｏ）に示すように、ＰＭＯ３
Ｔｒ形成領域６にソース４４．ドレイン４５を形成する
。
以上の工程を行なうことにより、ＮＰＮＴｒ形成領域５
にＮＰＮＴｒが、ＰＭＯ５Ｔｒ形成領域６にＰＭＯ３Ｔ
ｒがＮＭＯ３Ｔｒ形成領域３゜にＮＭＯ３Ｔｒが、ＥＰ
ＲＯＭ形成碩域形成区域３２ＯＭが、それぞれ形成され
る。
にＮＰＮＴｒが、ＰＭＯ５Ｔｒ形成領域６にＰＭＯ３Ｔ
ｒがＮＭＯ３Ｔｒ形成領域３゜にＮＭＯ３Ｔｒが、ＥＰ
ＲＯＭ形成碩域形成区域３２ＯＭが、それぞれ形成され
る。
このときのＮＰＮＴｒのキャリアプロファイルは、第５
図に示すようになっており、ベース２７下部ＡからＮ゛
埋込層７上部Ｂまでの距離は約５−である。
図に示すようになっており、ベース２７下部ＡからＮ゛
埋込層７上部Ｂまでの距離は約５−である。
（発明が解決しようとする課題）
しかしながら、上記のような従来の製造方法では、第４
図（ｄ）におけるＮウェル層１２形成での熱処理による
Ｎ゛埋込層７の上方拡散が６ｎ程度あり、結果として、
ＮＰＮ Ｔｒのベース２７からＮ゛埋込層７までの距
離が前述のように５ｎ程度となってしまい、コレクタ・
エミッタ間耐圧が１０〜２０Ｖ程度しか得られないとい
う問題点があった。
図（ｄ）におけるＮウェル層１２形成での熱処理による
Ｎ゛埋込層７の上方拡散が６ｎ程度あり、結果として、
ＮＰＮ Ｔｒのベース２７からＮ゛埋込層７までの距
離が前述のように５ｎ程度となってしまい、コレクタ・
エミッタ間耐圧が１０〜２０Ｖ程度しか得られないとい
う問題点があった。
さらに、これを高耐圧化するためにＰ型エピタキシャル
層８の厚さを厚くしようとしても、厚くしたエピタキシ
ャル層にＮウェル層を形成するために熱処理量が増大し
、Ｎ゛埋込層７の上方拡散が増えるため、耐圧を高くす
ることがむずかしく、蛍光表示管などのドライバーにお
ける４０〜Ｙ００■といったコレクタ・エミッタ間耐圧
を得ることができないという欠点があった。
層８の厚さを厚くしようとしても、厚くしたエピタキシ
ャル層にＮウェル層を形成するために熱処理量が増大し
、Ｎ゛埋込層７の上方拡散が増えるため、耐圧を高くす
ることがむずかしく、蛍光表示管などのドライバーにお
ける４０〜Ｙ００■といったコレクタ・エミッタ間耐圧
を得ることができないという欠点があった。
この発明は、以上述べたＮＰＮＴｒのコレクタ・エミッ
タ間耐圧を高くすることができないといった問題点を除
去し、コレクタ・エミッタ間耐圧の優れた装置を得るこ
とができる半導体装置の製造方法を提供することを目的
とする。
タ間耐圧を高くすることができないといった問題点を除
去し、コレクタ・エミッタ間耐圧の優れた装置を得るこ
とができる半導体装置の製造方法を提供することを目的
とする。
（課題を解決するための手段）
この発明では、Ｐ型半導体基板のＮＰＮ トランジスタ
形成領域部にＮ型埋込層を形成した後、基板上にＮ型エ
ピタキシャル層を成長させ、そのＮ型エピタキシャル層
上に、ＮＰＮ トランジスタ形成領域部を除いてＰ型エ
ピタキシャル層を形成し、前記Ｎ型エピタキシャル層の
ＮＰＮ トランジスタ形成領域部にＮＰＮトランジスタ
を形成する一方、Ｐ型エピタキシャル層にその他の素子
を形成する。
形成領域部にＮ型埋込層を形成した後、基板上にＮ型エ
ピタキシャル層を成長させ、そのＮ型エピタキシャル層
上に、ＮＰＮ トランジスタ形成領域部を除いてＰ型エ
ピタキシャル層を形成し、前記Ｎ型エピタキシャル層の
ＮＰＮ トランジスタ形成領域部にＮＰＮトランジスタ
を形成する一方、Ｐ型エピタキシャル層にその他の素子
を形成する。
（作 用）
上記この発明においては、エピタキシャル層をＮ型エピ
タキシャル層とＰ型エピタキシャル層の２層構造とし、
Ｎ型エピタキシャル層中にＮＰＮＴｒ、Ｐ型エピタキシ
ャル層中にその他の素子、例えばＣＭＯ３ＴｒとＥＰＲ
ＯＭを形成するようにしたので、ＮＰＮＴｒからはウェ
ル形成が不要となり、ウェル形成はその他の素子として
ＣＭＯＳＴｒを形成する場合のＰＭＯ５Ｔｒ部分のみで
よく、この場合は深くするｌ・要がなく、熱処理量を少
なくし得るから、この熱処理に伴なう埋込層の上方拡散
を少なくできる。よって、埋込層とペース間距離を拡げ
ることができ、ＮＰＮＴｒのコレクタ・ エミッタ間耐
圧を高くすることができる。
タキシャル層とＰ型エピタキシャル層の２層構造とし、
Ｎ型エピタキシャル層中にＮＰＮＴｒ、Ｐ型エピタキシ
ャル層中にその他の素子、例えばＣＭＯ３ＴｒとＥＰＲ
ＯＭを形成するようにしたので、ＮＰＮＴｒからはウェ
ル形成が不要となり、ウェル形成はその他の素子として
ＣＭＯＳＴｒを形成する場合のＰＭＯ５Ｔｒ部分のみで
よく、この場合は深くするｌ・要がなく、熱処理量を少
なくし得るから、この熱処理に伴なう埋込層の上方拡散
を少なくできる。よって、埋込層とペース間距離を拡げ
ることができ、ＮＰＮＴｒのコレクタ・ エミッタ間耐
圧を高くすることができる。
また、下層のＮ型エピタキノヤル層の厚さを変えること
により、対応して埋込層・ベース間距離が変わるので、
ＮＰＮＴｒのコレクタ・エミッタ間耐圧を自由に制御す
ることができる。
により、対応して埋込層・ベース間距離が変わるので、
ＮＰＮＴｒのコレクタ・エミッタ間耐圧を自由に制御す
ることができる。
（実施例）
以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の第１の実施例を示す工程断面図であ
る。この第１の実施例を最初に説明する。
る。この第１の実施例を最初に説明する。
第１の実施例では、まず第１図（ａ）に示す比抵抗１５
Ω・１程度１面方位＜１００＞のＰ型Ｓｉ基板１０１を
１０００℃、２０分、Ｏｘ雰囲気で熱処理し、その全面
に４５０人程変形５ｉＯｚ膜（図示せず）を形成する０
次に、全面に図示しないレジストを塗布し、公知のホト
リソ技術を用いて、将来ＮＰＮＴｒを形成する領域に窓
開けを行なう、そして、その窓を通して公知のイオン注
入技術によりアンチモンイオンを、加速電圧４０ｋｅＶ
、ドーズ量３ Ｅ １５ｉｏｎｓ ／ ｃ４で基板１０
１に導入する０次（、ｓで、レジストを除去し、Ｎ２雰
囲気中で１２００”ｃ、ｓｏｏ分程度の熱処理を行なう
ことにより、シート抵抗３０Ω／口、接合深さ４．５ｎ
程度のＮ゛埋込層１０２を基板１０１のＮＰＮＴｒ形成
領域ニ形成する０次いで、全面にレジストを塗布シ、将
来ＮＰＮＴｒの分離領域となる領域に窓開けを行なった
後、その窓を通して、公知のイオン注入技術を用いてボ
ロンを加速電圧６０ｋｅＶ、ドーズ量２ Ｅ １４ｉｏ
ａｓ ／ ｄで基板１０１に導入する。さらにレジスト
を除去した後、Ｎ！雰囲気中で１０８０’Ｃ，３００分
程の熱処理を行なうことにより、シート抵抗３００Ω／
口、深さ１．３ｎ程度のＰ゛埋込層１０３を基板１０１
上の分Ｉｆ ｆｉＩ域となる部分に形成する。ついで、
表面のＳｉＯ□膜を全面除去する。
Ω・１程度１面方位＜１００＞のＰ型Ｓｉ基板１０１を
１０００℃、２０分、Ｏｘ雰囲気で熱処理し、その全面
に４５０人程変形５ｉＯｚ膜（図示せず）を形成する０
次に、全面に図示しないレジストを塗布し、公知のホト
リソ技術を用いて、将来ＮＰＮＴｒを形成する領域に窓
開けを行なう、そして、その窓を通して公知のイオン注
入技術によりアンチモンイオンを、加速電圧４０ｋｅＶ
、ドーズ量３ Ｅ １５ｉｏｎｓ ／ ｃ４で基板１０
１に導入する０次（、ｓで、レジストを除去し、Ｎ２雰
囲気中で１２００”ｃ、ｓｏｏ分程度の熱処理を行なう
ことにより、シート抵抗３０Ω／口、接合深さ４．５ｎ
程度のＮ゛埋込層１０２を基板１０１のＮＰＮＴｒ形成
領域ニ形成する０次いで、全面にレジストを塗布シ、将
来ＮＰＮＴｒの分離領域となる領域に窓開けを行なった
後、その窓を通して、公知のイオン注入技術を用いてボ
ロンを加速電圧６０ｋｅＶ、ドーズ量２ Ｅ １４ｉｏ
ａｓ ／ ｄで基板１０１に導入する。さらにレジスト
を除去した後、Ｎ！雰囲気中で１０８０’Ｃ，３００分
程の熱処理を行なうことにより、シート抵抗３００Ω／
口、深さ１．３ｎ程度のＰ゛埋込層１０３を基板１０１
上の分Ｉｆ ｆｉＩ域となる部分に形成する。ついで、
表面のＳｉＯ□膜を全面除去する。
次いで、基板１０１の全面に、既知のエピタキシャル技
術により比抵抗５Ω・１．厚さ１２Ｑ程度のＮ型エピタ
キシャル層１０４を第１図〜）に示すように形成する。
術により比抵抗５Ω・１．厚さ１２Ｑ程度のＮ型エピタ
キシャル層１０４を第１図〜）に示すように形成する。
さらに、そのＮ型エピタキシャル層１０４上に、第１図
（Ｃ）に示すように、比抵抗２Ω・ｌ、厚さ３趨のＰ型
エピタキシャル層１０５を形成する。
（Ｃ）に示すように、比抵抗２Ω・ｌ、厚さ３趨のＰ型
エピタキシャル層１０５を形成する。
次いで、水蒸気中で１０００℃、５分程度の酸化を行な
い、１０００人程度変形ｉ０ｇ膜（図示せず）を全面に
形成したのち、公知のホトリソ技術を用いて、Ｐ型エピ
タキシャル層１０５の表面で、将来ＮＰＮＴｒを形成す
る領域（分離領域部も含む）に窓開けを行なう１次に、
ＫＯＨ，ＮａＯＨなどのアルカリ系エツチング液を用い
て、窓開けを行なった領域のシリコンを約３ｎエツチン
グする。この時、＜１００＞のエツチングレートが、＜
１１１−＞などの面に対して大きいため、第１図（切
に示すように、５４．７°の傾斜を持ってエツチングさ
れる。エツチング量の３ｎは、Ｐ型エピタキシャル層１
０５を取り除くための量であり、これによりＰ型エピタ
キシャル層１０５は、Ｎ型エピタキシャル層１０４の分
Ｍ ｅＭ域部を含むＮＰＮＴｒ形成領域からは除去され
、その他の領域上にのみ残ることになるが、後に酸化工
程があるため、多少、Ｐ型エピタキシャルＮ１０５がＮ
型エピタキシャル層１０４のＮＰＮＴｒ形領域に残って
も、さほど影響はない、また、この時、Ｎ型エピタキシ
ャル層１０４が多少オーバーエツチングされるようにな
っても、さほど影響はない。
い、１０００人程度変形ｉ０ｇ膜（図示せず）を全面に
形成したのち、公知のホトリソ技術を用いて、Ｐ型エピ
タキシャル層１０５の表面で、将来ＮＰＮＴｒを形成す
る領域（分離領域部も含む）に窓開けを行なう１次に、
ＫＯＨ，ＮａＯＨなどのアルカリ系エツチング液を用い
て、窓開けを行なった領域のシリコンを約３ｎエツチン
グする。この時、＜１００＞のエツチングレートが、＜
１１１−＞などの面に対して大きいため、第１図（切
に示すように、５４．７°の傾斜を持ってエツチングさ
れる。エツチング量の３ｎは、Ｐ型エピタキシャル層１
０５を取り除くための量であり、これによりＰ型エピタ
キシャル層１０５は、Ｎ型エピタキシャル層１０４の分
Ｍ ｅＭ域部を含むＮＰＮＴｒ形成領域からは除去され
、その他の領域上にのみ残ることになるが、後に酸化工
程があるため、多少、Ｐ型エピタキシャルＮ１０５がＮ
型エピタキシャル層１０４のＮＰＮＴｒ形領域に残って
も、さほど影響はない、また、この時、Ｎ型エピタキシ
ャル層１０４が多少オーバーエツチングされるようにな
っても、さほど影響はない。
次いで、公知のホトリソ技術を用いて、残存Ｐ型エピタ
キシャル層１０５の一部である将来ＰＭＯ３丁ｒを形成
する領域以外にレジストを塗布し、既知のイオン注入技
術により、リンを加速電圧７ＱｋｅＶ、ドーズ量Ｉ Ｅ
１３ｉｏｎｓ ／ ｃｊ程度で前記Ｐ型エピタキシャ
ル層１０５のＰＭＯＳＴｒ形成領域に導入する０次に、
レジストを除去し、Ｓ＋Ｏｘ膜を約１０００人形成した
後、公知のホトリソ技術を用いて、Ｎ型エピタキシャル
層１０４のＮＰＮＴｒ分離領域形成部分以外の全面にレ
ジストを塗布する。そして、公知のイオン注入技術を用
いてポロンを加速電圧１００ｋｅＶ、ドーズ量２ Ｅ
１３ｉｏｎｓ／Ｃ１１程度でＮ型エピタキシャル層１０
４のＮＰＮＴｒ分ｌ１１分類１１成部分に導入する。そ
の後、Ｎ２雰囲気で１２００°Ｃ，２００分程０の熱処
理を行うことにより、第１図（ｅ）に示すように、前記
Ｐ型エピタキシャル層１０５のＰＭＯ３Ｔｒ形形成域域
Ｎウェル層１０６を形成する。この時、このＮウェル層
１０６は、Ｎ型エピタキシャル層１０４と接続しないよ
うに形成することが必要である。またこの時合わせて、
Ｎ型エピタキシャル層１０４のＮＰＮＴｒ分Ｈ領域形成
部分にＰ゛層１０７が形成され、Ｐ゛埋込層１０３と接
続され、ＮＰＮＴｒ形成領域の分離が完了する。続いて
、表面のＳｉＯ□膜を除去する。
キシャル層１０５の一部である将来ＰＭＯ３丁ｒを形成
する領域以外にレジストを塗布し、既知のイオン注入技
術により、リンを加速電圧７ＱｋｅＶ、ドーズ量Ｉ Ｅ
１３ｉｏｎｓ ／ ｃｊ程度で前記Ｐ型エピタキシャ
ル層１０５のＰＭＯＳＴｒ形成領域に導入する０次に、
レジストを除去し、Ｓ＋Ｏｘ膜を約１０００人形成した
後、公知のホトリソ技術を用いて、Ｎ型エピタキシャル
層１０４のＮＰＮＴｒ分離領域形成部分以外の全面にレ
ジストを塗布する。そして、公知のイオン注入技術を用
いてポロンを加速電圧１００ｋｅＶ、ドーズ量２ Ｅ
１３ｉｏｎｓ／Ｃ１１程度でＮ型エピタキシャル層１０
４のＮＰＮＴｒ分ｌ１１分類１１成部分に導入する。そ
の後、Ｎ２雰囲気で１２００°Ｃ，２００分程０の熱処
理を行うことにより、第１図（ｅ）に示すように、前記
Ｐ型エピタキシャル層１０５のＰＭＯ３Ｔｒ形形成域域
Ｎウェル層１０６を形成する。この時、このＮウェル層
１０６は、Ｎ型エピタキシャル層１０４と接続しないよ
うに形成することが必要である。またこの時合わせて、
Ｎ型エピタキシャル層１０４のＮＰＮＴｒ分Ｈ領域形成
部分にＰ゛層１０７が形成され、Ｐ゛埋込層１０３と接
続され、ＮＰＮＴｒ形成領域の分離が完了する。続いて
、表面のＳｉＯ□膜を除去する。
次いで、０．雰囲気中で９５０℃、５０分程度の酸化を
行ない、第１図（ｆ）に示すように、エピタキシャル層
１０４，１０５の表面に３００人程変形ＳｉＪ膜１０８
を形成し、ひきつづきＣＶＤ技術によりその上に５ｉＪ
４膜（図示せず）を２０００人程度形成する。そして、
公知のホトリソ技術を用いて素子分離領域のｓｉ、ａ、
膜を除去した上で、水蒸気雰囲気中で１０００°Ｃ，２
００分程０の酸化を行なうことにより、エピタキシャル
層１０４゜１０５表面の素子形成領域部に、８０００人
程度０分離酸化膜１０９を形成する。その後、Ｓｉ３Ｎ
。
行ない、第１図（ｆ）に示すように、エピタキシャル層
１０４，１０５の表面に３００人程変形ＳｉＪ膜１０８
を形成し、ひきつづきＣＶＤ技術によりその上に５ｉＪ
４膜（図示せず）を２０００人程度形成する。そして、
公知のホトリソ技術を用いて素子分離領域のｓｉ、ａ、
膜を除去した上で、水蒸気雰囲気中で１０００°Ｃ，２
００分程０の酸化を行なうことにより、エピタキシャル
層１０４゜１０５表面の素子形成領域部に、８０００人
程度０分離酸化膜１０９を形成する。その後、Ｓｉ３Ｎ
。
膜をすべて除去する。
その後、従来と同様の技術を用いて、第１図（ｇ）に示
すように、Ｎ型エピタキシャル層１０４のＮＰＮＴｒ形
成領域にＮＰＮＴｒｌｌＯを、Ｐ型エピタキシャル層１
０５のＮウェル層１０６部分（ＰＭＯ３Ｔｒ形成領域）
にＰＭＯ３Ｔｒｉ １１を、Ｎウェル層以外のＰ型エピ
タキシ中ル層１０５１０５（Ｎ Ｔｒ形成領域および
ＥＦＲＯＭ形成領域）にＮＭＯ３Ｔｒｉ １２．ＥＰＲ
ＯＭＩ １３を形成する。この時、この方法によれば、
ＮＰＮＴｒｌｌｏのベース１１４とＮ゛埋込層１０２間
の距離は約８ｎとなり、コレクタ・エミッタ間耐圧は４
０〜６０Ｖが得られる。
すように、Ｎ型エピタキシャル層１０４のＮＰＮＴｒ形
成領域にＮＰＮＴｒｌｌＯを、Ｐ型エピタキシャル層１
０５のＮウェル層１０６部分（ＰＭＯ３Ｔｒ形成領域）
にＰＭＯ３Ｔｒｉ １１を、Ｎウェル層以外のＰ型エピ
タキシ中ル層１０５１０５（Ｎ Ｔｒ形成領域および
ＥＦＲＯＭ形成領域）にＮＭＯ３Ｔｒｉ １２．ＥＰＲ
ＯＭＩ １３を形成する。この時、この方法によれば、
ＮＰＮＴｒｌｌｏのベース１１４とＮ゛埋込層１０２間
の距離は約８ｎとなり、コレクタ・エミッタ間耐圧は４
０〜６０Ｖが得られる。
第２図はこの発明の第２の実施例を示す、この第２の実
施例は、第１の実施例のエツチングに対して、選択エピ
タキシャル法で、かつＮ型エピタキシ＋ル層と平坦にな
るように、このＮ型エピタキシャル層上に選択的にＰ型
エビタキンヤル層を形成するようにしたものである。
施例は、第１の実施例のエツチングに対して、選択エピ
タキシャル法で、かつＮ型エピタキシ＋ル層と平坦にな
るように、このＮ型エピタキシャル層上に選択的にＰ型
エビタキンヤル層を形成するようにしたものである。
この第２の実施例を説明すると、まず第２図（ａ）に示
すように、比抵抗１５Ω・１程度のＰ型Ｓｉ基板２０１
上の将来ＮＰＮＴｒを形成する領域に、シート抵抗３０
Ω／口、接合深さ５ｎ程度のＮ゛埋込層２０２を形成す
る０次に前記ＮＰＮＴｒ形成領域を他の素子形成領域と
電気的に分離する為に、シート抵抗３００Ω／口、接合
深さ２ｎ程度のＰ゛埋込層２０３を基板２０１に形成す
る。
すように、比抵抗１５Ω・１程度のＰ型Ｓｉ基板２０１
上の将来ＮＰＮＴｒを形成する領域に、シート抵抗３０
Ω／口、接合深さ５ｎ程度のＮ゛埋込層２０２を形成す
る０次に前記ＮＰＮＴｒ形成領域を他の素子形成領域と
電気的に分離する為に、シート抵抗３００Ω／口、接合
深さ２ｎ程度のＰ゛埋込層２０３を基板２０１に形成す
る。
次に、エピタキシャル技術を用いて、比抵抗５Ω・１程
度、厚さ１０ｎ程度のＮ型エピタキシャル層２０４を第
２図ら）に示すように基板２０１上の全面に形成する。
度、厚さ１０ｎ程度のＮ型エピタキシャル層２０４を第
２図ら）に示すように基板２０１上の全面に形成する。
次に、Ｎ型エピタキシャル層２０４のＮＰＮＴｒ形成領
域に、第２図（Ｃ）に示すように、３０００人程度０窒
化膜２０５を既知のホトリソ・エツチング技術を用いて
形成する。
域に、第２図（Ｃ）に示すように、３０００人程度０窒
化膜２０５を既知のホトリソ・エツチング技術を用いて
形成する。
次に、既知の高圧酸化技術を用いて６気圧１０３０°Ｃ
，４００分、ウェットＯ！雰囲気にてＬＯＣＯ３酸化を
行い、第２図（イ）に示すように、ＮＰＮＴｒ形成領域
以外のＮ型エピタキシャル層２０４表面にフィールド酸
化膜２０６を４ｎ程度形成する。
，４００分、ウェットＯ！雰囲気にてＬＯＣＯ３酸化を
行い、第２図（イ）に示すように、ＮＰＮＴｒ形成領域
以外のＮ型エピタキシャル層２０４表面にフィールド酸
化膜２０６を４ｎ程度形成する。
次に、既知のエンチング技術を用いて、フィールド酸化
膜２０６を第２図（ｅ）に示すように除去する。
膜２０６を第２図（ｅ）に示すように除去する。
次に、ＮＰＮＴｒ形成領域の分離を行う為、先に形成し
たＰ゛埋込層２０３の上方に第２図（ｆ）に示すように
レジスト２０７を用いて窓開けを行い、その窓を通して
、１００ｋｅν、 ５ ＸＩＯ”１ｏｎｓ／ｃｊ程度の
条件でＰ型不純物をイオン法でＮ型エビタキン＋ル層２
０４にドープする。
たＰ゛埋込層２０３の上方に第２図（ｆ）に示すように
レジスト２０７を用いて窓開けを行い、その窓を通して
、１００ｋｅν、 ５ ＸＩＯ”１ｏｎｓ／ｃｊ程度の
条件でＰ型不純物をイオン法でＮ型エビタキン＋ル層２
０４にドープする。
次に、レジスト２０７を除去後、１００ ｔｏｒｒ９０
０℃程度の条件にて選択エビタキンヤル成長を行うこと
により、第２図（６）に示すように、窒化膜２０５で覆
われたＮＰＮＴｒ形成領域以外の凹んだＮ型エビタキノ
ヤル層２０４の表面に、比抵抗２Ω・１．厚さ４ｎ程度
のＰ型エピタキシャル層２０８を形成する。この時、Ｐ
型エピタキシャル層２０Ｂは、凸部であるＮ型エピタキ
ノヤル層２０４のＮＰＮＴｒ形成領域の表面と平坦にな
るように成長させる。さらにこの時の熱処理により、第
２図（ｆ）でＰ型不純物２０７を打込んだ領域にＰ型の
分離Ｎ２０９が形成される。
０℃程度の条件にて選択エビタキンヤル成長を行うこと
により、第２図（６）に示すように、窒化膜２０５で覆
われたＮＰＮＴｒ形成領域以外の凹んだＮ型エビタキノ
ヤル層２０４の表面に、比抵抗２Ω・１．厚さ４ｎ程度
のＰ型エピタキシャル層２０８を形成する。この時、Ｐ
型エピタキシャル層２０Ｂは、凸部であるＮ型エピタキ
ノヤル層２０４のＮＰＮＴｒ形成領域の表面と平坦にな
るように成長させる。さらにこの時の熱処理により、第
２図（ｆ）でＰ型不純物２０７を打込んだ領域にＰ型の
分離Ｎ２０９が形成される。
次に、Ｐ型エビタキンヤル層２０ＢのＰＭＯ３Ｔｒを形
成する領域に第２図（５）で示すようにレジスト２１０
を用いて窓開けを行い、Ｎウェル層を形成するために、
その窓を通して、Ｎ型不純物としてリン（Ｐ）をｌ Ｏ
ＯｋｅＶ、 ２ Ｘ １０”１ｏｎｓ／ ｃｊ程度の条
件でＰ型エピタキシャル層２０８にイオン注入する。
成する領域に第２図（５）で示すようにレジスト２１０
を用いて窓開けを行い、Ｎウェル層を形成するために、
その窓を通して、Ｎ型不純物としてリン（Ｐ）をｌ Ｏ
ＯｋｅＶ、 ２ Ｘ １０”１ｏｎｓ／ ｃｊ程度の条
件でＰ型エピタキシャル層２０８にイオン注入する。
その後、熱処理を行って、第２図（ｉ）に示すようにＰ
型エピタキシャル層２０Ｂ内にＮウェル層２１１を形成
した後、レジスト２１０および窒化膜２０５を除去する
。その度、再度、窒化膜２１２を約３０００入金面に形
成した後、Ｎ型エピタキシャル層２０４のＮＰＮＴｒ形
成領域およびＰ型エピタキシャル層２０８のＮＭＯＳ
Ｔｒ、ＰＭＯ３Ｔｒ、ＥＰＲＯＭ形成領域上に既知の
ホトリソ・エツチング技術を用いて窒化膜２１２をパタ
ーニングする。
型エピタキシャル層２０Ｂ内にＮウェル層２１１を形成
した後、レジスト２１０および窒化膜２０５を除去する
。その度、再度、窒化膜２１２を約３０００入金面に形
成した後、Ｎ型エピタキシャル層２０４のＮＰＮＴｒ形
成領域およびＰ型エピタキシャル層２０８のＮＭＯＳ
Ｔｒ、ＰＭＯ３Ｔｒ、ＥＰＲＯＭ形成領域上に既知の
ホトリソ・エツチング技術を用いて窒化膜２１２をパタ
ーニングする。
次に、窒化膜２１２をマスクとして、ウェット雰囲気中
で１０００°Ｃ，１８０分のフィールド酸化を行うこと
により、第２図（ｊ）に示すように、エピタキシャル層
２０４，２０８の表面に分離酸化膜２１３を形成する。
で１０００°Ｃ，１８０分のフィールド酸化を行うこと
により、第２図（ｊ）に示すように、エピタキシャル層
２０４，２０８の表面に分離酸化膜２１３を形成する。
この時、先に形成した分離層２０９がＰ１埋込層２０３
まで到達し、ＮＰＮＴｒ形成領域の分離が完了する。こ
の後、窒化膜２１２を第２図（ロ）で示すように除去す
る。
まで到達し、ＮＰＮＴｒ形成領域の分離が完了する。こ
の後、窒化膜２１２を第２図（ロ）で示すように除去す
る。
次に、第２図（１）に示すように、Ｎ型エピタキシャル
層２０４のＮＰＮＴｒのコレクタ部と、Ｐ型エピタキシ
ャル層２０８のＥＦＲＯＭのコントロールゲート部に、
レジスト２１４を用いて窓開けを行う、そして、その窓
を通してリンを６０ｋｅＶ。
層２０４のＮＰＮＴｒのコレクタ部と、Ｐ型エピタキシ
ャル層２０８のＥＦＲＯＭのコントロールゲート部に、
レジスト２１４を用いて窓開けを行う、そして、その窓
を通してリンを６０ｋｅＶ。
Ｉ ＸＩＯ”１ｏｎｓ／ ｃｊ程度の条件でイオン注入
することにより、前記コレクタ部およびコントロールゲ
ート部に、ディープコレクタおよびコントロールゲート
としてのＮ９層２１５を形成する。
することにより、前記コレクタ部およびコントロールゲ
ート部に、ディープコレクタおよびコントロールゲート
としてのＮ９層２１５を形成する。
次にＮＰＮＴｒのベース層を形成する為、第２図に）に
示すように、レジスト２１６を用いてＮ型エビタキソヤ
ル層２０４のヘース領域部において窓あけを行い、ボロ
ンを４０ｋｅν、 ２ ＸＩＯ”１ｏｎｓ／ｉ程度の条
件でイオン注入する。
示すように、レジスト２１６を用いてＮ型エビタキソヤ
ル層２０４のヘース領域部において窓あけを行い、ボロ
ンを４０ｋｅν、 ２ ＸＩＯ”１ｏｎｓ／ｉ程度の条
件でイオン注入する。
その後、Ｎ２雰囲気で１０００°Ｃ１６０分のアニール
を行って第２図（ｎ）に示すようにベース層２１７を形
成した後、１０００℃、３０分０．雰囲気で酸化を行っ
て、エピタキシャル層２０４゜２０８の露出表面（各ア
クティブ領域の表面）に２００人程変形酸化膜２１８を
形成する。
を行って第２図（ｎ）に示すようにベース層２１７を形
成した後、１０００℃、３０分０．雰囲気で酸化を行っ
て、エピタキシャル層２０４゜２０８の露出表面（各ア
クティブ領域の表面）に２００人程変形酸化膜２１８を
形成する。
次いで、全表面に第２図（０）で示すようにポリシリコ
ン２１９を２０００人程度形成した後、このポリシリコ
ン２１９を既知のホトリソ・エツチング技術にてパター
ニングすることにより、第一２図φ）に示すように、Ｐ
型エピタキシャル層２０８上に、ＰＭＯ３Ｔｒ、８ＭＯ
３Ｔｒ及びＥＰＲＯＭのゲート電極２２０を形成する。
ン２１９を２０００人程度形成した後、このポリシリコ
ン２１９を既知のホトリソ・エツチング技術にてパター
ニングすることにより、第一２図φ）に示すように、Ｐ
型エピタキシャル層２０８上に、ＰＭＯ３Ｔｒ、８ＭＯ
３Ｔｒ及びＥＰＲＯＭのゲート電極２２０を形成する。
次に、Ｐ型エピタキシャル層２０日のＥＰＲＯＭ部およ
びＮＭＯ３Ｔｒ部ならびにＮ型エピタキシャル層２０４
のＮＰＮＴｒコレクタ・エミッタ領域部を、第２図（ｑ
）に示すようにレジスト２２１を用いて窓開けし、Ａｓ
を４０ ｋｅＶ、 Ｉ Ｘ １０” １ｏｎｓ ／ ｃ
ｄ程度の条件でイオン注入し、レジスト２２１の除去後
、Ｉ ０００℃、６０分、Ｎｚ雰囲気にてＡｓアニール
を行うことにより、第２図（ｒ）に示すように、ＥＰＲ
ＯＭおよび８ＭＯ３Ｔｒのソース・ドレイン、ならびに
ＮＰＮＴｒのコレクタ・エミッタとしてのＮ゛拡散層２
２２を形成する。
びＮＭＯ３Ｔｒ部ならびにＮ型エピタキシャル層２０４
のＮＰＮＴｒコレクタ・エミッタ領域部を、第２図（ｑ
）に示すようにレジスト２２１を用いて窓開けし、Ａｓ
を４０ ｋｅＶ、 Ｉ Ｘ １０” １ｏｎｓ ／ ｃ
ｄ程度の条件でイオン注入し、レジスト２２１の除去後
、Ｉ ０００℃、６０分、Ｎｚ雰囲気にてＡｓアニール
を行うことにより、第２図（ｒ）に示すように、ＥＰＲ
ＯＭおよび８ＭＯ３Ｔｒのソース・ドレイン、ならびに
ＮＰＮＴｒのコレクタ・エミッタとしてのＮ゛拡散層２
２２を形成する。
続いて、Ｐ型エピタキシャル層２０８のＰＭＯ３Ｔｒ形
成領域部すなわちＮウェル層２１１上を第２図（Ｓｌで
示すようにレジスト２２３を用いて窓開けし、１ｉｌＦ
ｔを７０ ｋｅＶ、 ５ Ｘ １０” １ｏｎｓ ／
ｃｊ程度の条件でイオン注入し、レジスト２３３の除去
後、１０００°Ｃ１３０分、Ｎ！雰囲気にてアニールを
行うことにより、第２図（ｔ）に示すように、Ｎウェル
層２１１内にＰＭＯ３Ｔｒのソース・ドレインとしての
Ｐ°拡散Ｎ２２４を形成する。
成領域部すなわちＮウェル層２１１上を第２図（Ｓｌで
示すようにレジスト２２３を用いて窓開けし、１ｉｌＦ
ｔを７０ ｋｅＶ、 ５ Ｘ １０” １ｏｎｓ ／
ｃｊ程度の条件でイオン注入し、レジスト２３３の除去
後、１０００°Ｃ１３０分、Ｎ！雰囲気にてアニールを
行うことにより、第２図（ｔ）に示すように、Ｎウェル
層２１１内にＰＭＯ３Ｔｒのソース・ドレインとしての
Ｐ°拡散Ｎ２２４を形成する。
以上でＮ型エピタキシャル層２０４のＮＰＮＴｒ形成領
域にＮ Ｐ Ｎ Ｔｒ２２５が、Ｐ型エピタキシ中ル
層２０Ｂ内にはＥＰＲＯＭ２２６．ＮＭＯ３Ｔｒ２２７
およびＰＭＯ３Ｔｒ２２Ｂが完成する。
域にＮ Ｐ Ｎ Ｔｒ２２５が、Ｐ型エピタキシ中ル
層２０Ｂ内にはＥＰＲＯＭ２２６．ＮＭＯ３Ｔｒ２２７
およびＰＭＯ３Ｔｒ２２Ｂが完成する。
この後は層間絶縁膜を５０００人程度全面に形成した後
、コンタクトホールを形成し、ｋｌＮ着およびホトリソ
・エツチングにより配線形成を行うが、図示は省略する
。
、コンタクトホールを形成し、ｋｌＮ着およびホトリソ
・エツチングにより配線形成を行うが、図示は省略する
。
第３図はこの発明の第３の実施例を示す、この第３の実
施例は、Ｐ型エピタキシャル層の一部を酸化し、その酸
化膜を除去することにより、Ｎ型エピタキシャル層上に
遺灰的にＰ型エピタキシャル層を形成する方法とする。
施例は、Ｐ型エピタキシャル層の一部を酸化し、その酸
化膜を除去することにより、Ｎ型エピタキシャル層上に
遺灰的にＰ型エピタキシャル層を形成する方法とする。
以下第３の実施例を詳述する。
第３の実施例では、まず第３図（ａ）に示す比抵抗１５
Ω・１程度１面方位＜１００＞のＰ型Ｓ＋基板３０１を
１０００℃、２０分、０．雰囲気で熱処理し、その全面
に４５０人程変形５ｉｆｔ膜（図示せず）を形成する０
次に、全面に図示しないレジストを塗布し、公知のホト
リソ技術を用いて、将来ＮＰＮＴｒを形成する領域に窓
開けを行なう。そして、その窓を通して公知のイオン注
入技術によりアンチモンイオンを、加速電圧４０ｋｅＶ
、Ｆ−ス量３ Ｅ １５ｉｏｎｓ ／ ｃｄで基板３０
１に導入する。次いで、レジストを除去し、Ｎ２雰囲気
中で１２００℃ ５００分程０の熱処理を行なうことに
より、シート抵抗３０Ω／口、接合深さ４．５−程度の
Ｎ゛埋込層３０２を基板３０１のＮＰＮＴｒ形成領域に
形成する。次いで、全面にレジストを塗布し、将来ＮＰ
ＮＴｒの分＃領域となる領域に窓開けを行なった後、そ
の窓を通して、公知のイオン注入技術を用いてポロンを
加速電圧６０ｋｅν、ドーズ量２ Ｅ １４ｉｏｎｓ
／ ｃｊで基板３０１に導入する。さらにレジストを除
去した後、Ｎ８雰囲気中で１０８０℃、３００分程の熱
処理を行なうことにより、シート抵抗３００Ω／口、深
さ１．３μ程度のＰ４埋込層３０３を基板３０１の分Ｉ
ＩＩＨ域となる部分に形成する０次いで、表面のＳｉＯ
！膜を全面除去する。
Ω・１程度１面方位＜１００＞のＰ型Ｓ＋基板３０１を
１０００℃、２０分、０．雰囲気で熱処理し、その全面
に４５０人程変形５ｉｆｔ膜（図示せず）を形成する０
次に、全面に図示しないレジストを塗布し、公知のホト
リソ技術を用いて、将来ＮＰＮＴｒを形成する領域に窓
開けを行なう。そして、その窓を通して公知のイオン注
入技術によりアンチモンイオンを、加速電圧４０ｋｅＶ
、Ｆ−ス量３ Ｅ １５ｉｏｎｓ ／ ｃｄで基板３０
１に導入する。次いで、レジストを除去し、Ｎ２雰囲気
中で１２００℃ ５００分程０の熱処理を行なうことに
より、シート抵抗３０Ω／口、接合深さ４．５−程度の
Ｎ゛埋込層３０２を基板３０１のＮＰＮＴｒ形成領域に
形成する。次いで、全面にレジストを塗布し、将来ＮＰ
ＮＴｒの分＃領域となる領域に窓開けを行なった後、そ
の窓を通して、公知のイオン注入技術を用いてポロンを
加速電圧６０ｋｅν、ドーズ量２ Ｅ １４ｉｏｎｓ
／ ｃｊで基板３０１に導入する。さらにレジストを除
去した後、Ｎ８雰囲気中で１０８０℃、３００分程の熱
処理を行なうことにより、シート抵抗３００Ω／口、深
さ１．３μ程度のＰ４埋込層３０３を基板３０１の分Ｉ
ＩＩＨ域となる部分に形成する０次いで、表面のＳｉＯ
！膜を全面除去する。
次いで、基板３０１上の全面に、周知のエピタキシャル
技術により比抵抗５Ω・１．厚さ１２ｎ程度のＮ型エピ
タキシャル層３０４を第３図［ハ］）に示すように形成
する。
技術により比抵抗５Ω・１．厚さ１２ｎ程度のＮ型エピ
タキシャル層３０４を第３図［ハ］）に示すように形成
する。
さらに、そのＮ型エピタキシャル層３０４上に、第３図
（Ｃ）に示すように、比抵抗２Ω・１．厚さ３趨のＰ型
エピタキシャル層３０５を形成する。
（Ｃ）に示すように、比抵抗２Ω・１．厚さ３趨のＰ型
エピタキシャル層３０５を形成する。
次いで、０．雰囲気中で９５０℃、５００分程の酸化を
行ない、第３図（ｄ）に示す３００人程変形ＳｉＯ□膜
３０６をＰ型エピタキシャル層３０５の全表面に形成す
る。さらにその上に、ＣＶＤ技術によりＳｉゴＮ４膜３
０７を２０００λ程度形成する。
行ない、第３図（ｄ）に示す３００人程変形ＳｉＯ□膜
３０６をＰ型エピタキシャル層３０５の全表面に形成す
る。さらにその上に、ＣＶＤ技術によりＳｉゴＮ４膜３
０７を２０００λ程度形成する。
その後、周知のホトリソ・エツチング技術で第３図（ｄ
）に示すようにＳｉ３Ｎ、膜３０７と５１０２Ｍ３０６
を一部を除去し、分Ｈ６Ｍ域部を含むＮＰＮＴｒ形成領
域部に窓あけを行う。
）に示すようにＳｉ３Ｎ、膜３０７と５１０２Ｍ３０６
を一部を除去し、分Ｈ６Ｍ域部を含むＮＰＮＴｒ形成領
域部に窓あけを行う。
次いで、７気圧、１０３０°Ｃのウェット０２雰囲気で
、５ｉＪ４膜３０７で覆われていない部分のＰ型エピタ
キシャル層３０５を酸化し、第３ ［ｆｅ）に示すよう
に約１０００人厚の酸化膜３０８に変換する。
、５ｉＪ４膜３０７で覆われていない部分のＰ型エピタ
キシャル層３０５を酸化し、第３ ［ｆｅ）に示すよう
に約１０００人厚の酸化膜３０８に変換する。
次いでエツチング技術により５ｉｓＮ４＃ ３０７を除
去し、さらに表面のＳｉＪ膜３０６および酸化膜３０８
を全面除去する。これにより、Ｎ型エピタキシャル層３
０４は第３図（［）に示すようにＮＰＮＴｒを形成する
領域が分離領域形成部分とともに露出し、それ以外の領
域上にのみＰ型エピタキシャル層３０５が残存する構造
となる。
去し、さらに表面のＳｉＪ膜３０６および酸化膜３０８
を全面除去する。これにより、Ｎ型エピタキシャル層３
０４は第３図（［）に示すようにＮＰＮＴｒを形成する
領域が分離領域形成部分とともに露出し、それ以外の領
域上にのみＰ型エピタキシャル層３０５が残存する構造
となる。
次いで、ウェットＯ８雰囲気で１０００℃、５分程度の
酸化を行ない、約１０００人の酸化膜（図示せず）を全
面に形成したのち、周知のホトリソ技術を用いて、Ｐ型
エピタキシャル層３０５の一部であるＰＭＯ３Ｔｒ形成
領域以外にレジストを塗布し、周知のイオン注入技術に
より、リンを加速電圧７０ｋｅＶ、ドーズ量Ｉ Ｅ １
３ｉｏｎｓ ／ ｃｊ程度で前記Ｐ型エピタキシャル層
３０５のＰＭＯ３Ｔｒ形成領域に導入する０次いで、レ
ジストを除去した後、今度は、周知のホトリソ技術を用
いて、Ｎ型エピタキシャル層３０４のＮＰＮＴｒ分Ｗｌ
ｉ領域形成部分以外の全面にレジストを塗布する。そし
て、周知のイオン注入技術を用いてボロンを加速電圧１
００ｋｅＶ、ドーズ量２ Ｅ １３ｉｏｎｓ ／ ｃｊ
でＮ型エピタキソヤル層３０４のＮＰＮＴｒ分ＩＩ Ｓ
Ｒ域影形成部分導入する。その後、レジストを除去した
後、Ｎ２雰囲気で１２００°ｃ、２００分程０の熱処理
を行なうことにより、前記第３図げ）に示すように、ソ
ート抵抗１５００Ω／口、深さ２．５ｎのＮウェル層３
０９をＰ型エピタキシャルｌ１ｔ３０５のＰＭＯ３Ｔｒ
形成領域に形成する。この時合わせてＮ型エビタキンヤ
ル層３０４のＮＰＮＴｒ分離領域形成部分にはＰ゛層３
１０が形成され、Ｐ。
酸化を行ない、約１０００人の酸化膜（図示せず）を全
面に形成したのち、周知のホトリソ技術を用いて、Ｐ型
エピタキシャル層３０５の一部であるＰＭＯ３Ｔｒ形成
領域以外にレジストを塗布し、周知のイオン注入技術に
より、リンを加速電圧７０ｋｅＶ、ドーズ量Ｉ Ｅ １
３ｉｏｎｓ ／ ｃｊ程度で前記Ｐ型エピタキシャル層
３０５のＰＭＯ３Ｔｒ形成領域に導入する０次いで、レ
ジストを除去した後、今度は、周知のホトリソ技術を用
いて、Ｎ型エピタキシャル層３０４のＮＰＮＴｒ分Ｗｌ
ｉ領域形成部分以外の全面にレジストを塗布する。そし
て、周知のイオン注入技術を用いてボロンを加速電圧１
００ｋｅＶ、ドーズ量２ Ｅ １３ｉｏｎｓ ／ ｃｊ
でＮ型エピタキソヤル層３０４のＮＰＮＴｒ分ＩＩ Ｓ
Ｒ域影形成部分導入する。その後、レジストを除去した
後、Ｎ２雰囲気で１２００°ｃ、２００分程０の熱処理
を行なうことにより、前記第３図げ）に示すように、ソ
ート抵抗１５００Ω／口、深さ２．５ｎのＮウェル層３
０９をＰ型エピタキシャルｌ１ｔ３０５のＰＭＯ３Ｔｒ
形成領域に形成する。この時合わせてＮ型エビタキンヤ
ル層３０４のＮＰＮＴｒ分離領域形成部分にはＰ゛層３
１０が形成され、Ｐ。
埋込層３０３と接続され、ＮＰＮＴｒ形成領域の分離が
完成する。続いて、表面の酸化膜を全面除去する。
完成する。続いて、表面の酸化膜を全面除去する。
次いで、０．雰囲気中で９５０℃、５０分程度の酸化を
行ない、第３図（６）に示すように、エピタキシャル層
３０４．３０５の表面に３００人程変形酸化膜３１１を
形成し、ひきつづきＣＶＤ技術によりその上に５ｉｓＮ
ｓ膜（図示せず）を２０００人程度形成する。そして、
周知のホトリソ技術を用いて素子分Ｍ ８Ｎ域の５ｉｚ
Ｎａ ｍを除去した上で、ウェットＯｔ中で１０００°
Ｃ，２００分程程度酸化を行なうことにより、エピタキ
シャル１３０４゜３０５の表面の素子分離領域部に、８
０００人程度０分離酸化膜３１２を形成する。その後５
ｉＪａ膜をすべて除去する。
行ない、第３図（６）に示すように、エピタキシャル層
３０４．３０５の表面に３００人程変形酸化膜３１１を
形成し、ひきつづきＣＶＤ技術によりその上に５ｉｓＮ
ｓ膜（図示せず）を２０００人程度形成する。そして、
周知のホトリソ技術を用いて素子分Ｍ ８Ｎ域の５ｉｚ
Ｎａ ｍを除去した上で、ウェットＯｔ中で１０００°
Ｃ，２００分程程度酸化を行なうことにより、エピタキ
シャル１３０４゜３０５の表面の素子分離領域部に、８
０００人程度０分離酸化膜３１２を形成する。その後５
ｉＪａ膜をすべて除去する。
その後、従来と同様の技術を用いて、第３図（ロ）に示
すように、Ｎ型エピタキシャル層３０４のＮＰＮ Ｔ
ｒ形成領域にＮＰＮＴｒ３１３を、Ｐ型エピタキシャル
層３０５のＮウェル層３０９部分（ＰＭＯ３Ｔｒ形成領
域）にＰＭＯ３Ｔｒ３１４を、Ｎウェル層以外のＰ型エ
ピタキシャル層３０５（ＮＭＯＳＴｒ形成領域およびＥ
ＦＲＯＭ形成領域）にＮＭＯ３Ｔｒ３１５．ＥＰＲＯＭ
３１６を形成する。
すように、Ｎ型エピタキシャル層３０４のＮＰＮ Ｔ
ｒ形成領域にＮＰＮＴｒ３１３を、Ｐ型エピタキシャル
層３０５のＮウェル層３０９部分（ＰＭＯ３Ｔｒ形成領
域）にＰＭＯ３Ｔｒ３１４を、Ｎウェル層以外のＰ型エ
ピタキシャル層３０５（ＮＭＯＳＴｒ形成領域およびＥ
ＦＲＯＭ形成領域）にＮＭＯ３Ｔｒ３１５．ＥＰＲＯＭ
３１６を形成する。
なお、以上の実施例では、Ｐ型エピタキシャル層にＮＭ
Ｏ３，ＰＭＯ３Ｔｒ （ＣＭＯ３Ｔｒ）、ＥＰＲＯＭを
形成したが、その他の素子を形成することもできる。
Ｏ３，ＰＭＯ３Ｔｒ （ＣＭＯ３Ｔｒ）、ＥＰＲＯＭを
形成したが、その他の素子を形成することもできる。
（考案の効果）
以上詳細に説明したように、この発明の方法によれば、
エピタキシャル層をＮ型エピタキシャル層とＰ型エピタ
キシャル層の２層構造とし、Ｎ型エピタキシャル層中に
ＮＰＮ Ｔｒ、Ｐ型エピタキシャル層中にその他の素
子、例えばＣＭＯ３ＴｒとＥＰＲＯＭを形成するように
したので、ＮＰＮＴ「からはウェル形成が不要となり、
ウェル形成はその他の素子としてＣＭＯ３Ｔｒ形成する
場合のＰＭＯＳＴｒ部分のみでよく、この場合は深くす
る必要がなく、熱処理量を少なくし得るから、この熱処
理に伴なう埋込層の上方拡散を少なくできる。よって、
埋込層とベース間距離を拡げることができ、ＮＰＮＴｒ
のコレクタ・エミッタ間耐圧を高くすることができる。
エピタキシャル層をＮ型エピタキシャル層とＰ型エピタ
キシャル層の２層構造とし、Ｎ型エピタキシャル層中に
ＮＰＮ Ｔｒ、Ｐ型エピタキシャル層中にその他の素
子、例えばＣＭＯ３ＴｒとＥＰＲＯＭを形成するように
したので、ＮＰＮＴ「からはウェル形成が不要となり、
ウェル形成はその他の素子としてＣＭＯ３Ｔｒ形成する
場合のＰＭＯＳＴｒ部分のみでよく、この場合は深くす
る必要がなく、熱処理量を少なくし得るから、この熱処
理に伴なう埋込層の上方拡散を少なくできる。よって、
埋込層とベース間距離を拡げることができ、ＮＰＮＴｒ
のコレクタ・エミッタ間耐圧を高くすることができる。
また、下層のＮ型エピタキシャル層の厚さを変えること
により、対応して埋込層・ベース間距離が変わるので、
ＮＰＮＴｒのコレクタ・エミッタ間耐圧を自由に制御す
ることができる。
により、対応して埋込層・ベース間距離が変わるので、
ＮＰＮＴｒのコレクタ・エミッタ間耐圧を自由に制御す
ることができる。
このようにこの発明の製造方法によれば、ＮＰＮＴｒの
コレクタ・エミッタ間耐圧を高くとり、かつ耐圧制御を
容易にして、ＮＰＮＴｒをその他の素子とともに同一基
板上に形成できる。
コレクタ・エミッタ間耐圧を高くとり、かつ耐圧制御を
容易にして、ＮＰＮＴｒをその他の素子とともに同一基
板上に形成できる。
第１５図はこの発明の半導体装置の製造方法の第１の実
施例を示す工程断面図、第２図はこの発明の第２の実施
例を示す工程断面図、第３図はこの発明の第３の実施例
を示す工程断面図、第４図は従来の製造方法を示す工程
断面図、第５図は従来の方法によるＮＰＮＴｒのキャリ
ア濃度分布図である。 １０１．２０１，３０１・・・Ｐ型Ｓｉ基板、１０２゜
２０２．３０２・・・Ｎ４埋込層、１０４，２０４゜３
０４・・・Ｎ型エピタキシャル層、１０５，２０８゜３
０５・・・Ｐ型エピタキシャル層、１１０，２２５゜３
・・・ ＮＰ Ｔｒ。 ２２８ 。 ＭＯＳ Ｔｒ。 ２ 。 ２７．３ ５ ・・・ＮＭＯＳ Ｔｒ １３゜ ２２６ 。 ６ ・・・ Ｅ ＲＯＭ。 率先明の第１の実施イ列 第）図 第２ 図 １ｉｊｉｉＪｌｌｌｌｌｌｉｉｉｉｌｌｌｌｉｉｉｌｌ
ｌｌｌｌｉｌ！１１１１１１ｉ１ｉ＋ｌ！１ｉｉｉｌｉ
ｉｌｌｌｉｉｉｉｉｉｉｉ第２ 図 ／２１９ 本臂曇興め第２の大ａセ数１１ 第２図 ３０５ Ｐを工ビタへシ岬ル１ ｒ 不発Ｂ月の第３の芙−東で１ 第３図
施例を示す工程断面図、第２図はこの発明の第２の実施
例を示す工程断面図、第３図はこの発明の第３の実施例
を示す工程断面図、第４図は従来の製造方法を示す工程
断面図、第５図は従来の方法によるＮＰＮＴｒのキャリ
ア濃度分布図である。 １０１．２０１，３０１・・・Ｐ型Ｓｉ基板、１０２゜
２０２．３０２・・・Ｎ４埋込層、１０４，２０４゜３
０４・・・Ｎ型エピタキシャル層、１０５，２０８゜３
０５・・・Ｐ型エピタキシャル層、１１０，２２５゜３
・・・ ＮＰ Ｔｒ。 ２２８ 。 ＭＯＳ Ｔｒ。 ２ 。 ２７．３ ５ ・・・ＮＭＯＳ Ｔｒ １３゜ ２２６ 。 ６ ・・・ Ｅ ＲＯＭ。 率先明の第１の実施イ列 第）図 第２ 図 １ｉｊｉｉＪｌｌｌｌｌｌｉｉｉｉｌｌｌｌｉｉｉｌｌ
ｌｌｌｌｉｌ！１１１１１１ｉ１ｉ＋ｌ！１ｉｉｉｌｉ
ｉｌｌｌｉｉｉｉｉｉｉｉ第２ 図 ／２１９ 本臂曇興め第２の大ａセ数１１ 第２図 ３０５ Ｐを工ビタへシ岬ル１ ｒ 不発Ｂ月の第３の芙−東で１ 第３図
Claims (1)
- 【特許請求の範囲】 Ｐ型半導体基板のＮＰＮトランジスタ形成領域部にＮ
型埋込層を形成した後、基板上にＮ型エピタキシャル層
を成長させる工程と、 そのＮ型エピタキシャル層上に、ＮＰＮトランジスタ形
成領域部を除いてＰ型エピタキシャル層を形成する工程
と、 前記Ｎ型エピタキシャル層のＮＰＮトランジスタ形成領
域部にＮＰＮトランジスタを形成し、前記Ｐ型エピタキ
シャル層にはその他の素子を形成する工程とを具備して
なる半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152722A JPH0445538A (ja) | 1990-06-13 | 1990-06-13 | 半導体装置の製造方法 |
| US07/712,713 US5166082A (en) | 1990-06-13 | 1991-06-10 | BIMOS transistor devices having bipolar and MOS transistors formed in substrate thereof and process for the fabrication of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152722A JPH0445538A (ja) | 1990-06-13 | 1990-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0445538A true JPH0445538A (ja) | 1992-02-14 |
Family
ID=15546724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2152722A Pending JPH0445538A (ja) | 1990-06-13 | 1990-06-13 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5166082A (ja) |
| JP (1) | JPH0445538A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2799254B2 (ja) * | 1991-07-11 | 1998-09-17 | 三菱電機株式会社 | 半導体装置の製造方法 |
| EP0658938B1 (en) * | 1993-12-15 | 2001-08-08 | STMicroelectronics S.r.l. | An integrated circuit comprising an EEPROM cell and a MOS transistor |
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