KR100593444B1 - 모오스 바렉터를 갖는 반도체소자 및 그것을 제조하는 방법 - Google Patents
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Abstract
모오스 바렉터를 갖는 반도체소자 및 그것을 제조하는 방법이 개시된다. 상기 반도체소자는 제1 영역 및 제2 영역을 갖는 반도체기판 상에 제공된 하부절연막을 구비한다. 상기 제1 영역의 하부절연막 상에 차례로 적층된 활성 반도체플레이트, 커패시터 유전막 및 금속 게이트 전극으로 이루어진 모오스 바렉터가 제공된다. 상기 제2 영역의 하부절연막 상에 상기 활성 반도체플레이트와 동일한 평면상에 위치하는 반도체 저항체가 제공된다. 상기 반도체 저항체 상에 상기 금속 게이트 전극과 동일 평면상에 위치하고 상기 금속 게이트 전극과 동일한 물질막으로 이루어진 금속 저항체가 제공된다. 상기 반도체 저항체와 상기 금속 저항체 사이에 개재된 패터닝된 유전막이 제공된다.
바렉터(varactor), 저항체(resistor), 활성 반도체플레이트(active semiconductor plate), 게이트전극(gate electrode), 폴리 공핍(poly depletion)
Description
도 1은 본 발명의 바람직한 실시예에 따른 모오스 바렉터를 갖는 반도체소자의 레이아웃도이다.
도 2 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체소자를 제조하는 방법을 설명하기 위해 도 1의 절단선 I-I에 따라 취해진 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
21: 반도체기판, 23: 하부절연막,
24h, 26h: 고농도 도우프트 영역들(highly doped regions),
24l, 26l: 저농도 도우프트 영역들(lightly doped regions),
25a: 활성 반도체플레이트,
25b: 반도체 저항체(semiconductor resistor),
27a: 커패시터 유전막, 27b: 패터닝된 유전막,
29a: 금속 게이트전극, 29b: 금속저항체(metal resistor),
31a, 31b: 스페이서, 33: 샐리사이드막들,
35: 층간절연막, 37: 비아들,
39: 상부절연막, 41: 금속배선들
본 발명은 반도체소자 및 그것을 제조하는 방법에 관한 것으로서, 보다 상세하게는 모오스 바렉터를 갖는 반도체소자 및 그것을 제조하는 방법에 관한 것이다.
바렉터는 RF 집적회로와 같은 고주파 집적회로에 사용되는 전압-가변 커패시터(voltage-variable capacitor)로, 넓은 튜닝 범위와 높은 Q 값을 가질 것이 요구된다.
일반적으로, 반도체 소자 내에 집적되는 바렉터로는 접합(junction) 바렉터와 모오스 바렉터가 있다. 그러나, 접합 바렉터는 접합 커패시턴스(junction capacitance)에 기인하여 제한된 튜닝 범위를 나타낸다. 따라서, 반도체소자가 고집적화할 수록, 고주파 집적회로에 접합 바렉터를 채택하는 것이 어렵다.
한편, 모오스 바렉터는 접합 커패시턴스가 발생하지 않으므로, 접합 바렉터에 비해 상대적으로 넓은 튜닝 범위를 갖는다. 상기 모오스 바렉터를 제조하는 방법이 미국특허 제5,038,184호에 "박막 바렉터들(thin film varactors)"이라는 제목으로 치앙 등(Chiang et al.)에 의해 개시된 바 있다.
일반적으로, 모오스 바렉터는 활성 반도체층과 게이트 전극을 구비한다. 한편, 상기 활성 반도체층과 게이트 전극 사이에 커패시터 유전막이 개재된다. 따라서, 상기 게이트 전극에 전압이 인가되면, 상기 활성 반도체층에 전하들이 축적되 거나 공핍되어 바렉터의 커패시턴스가 변한다. 전하들이 활성 반도체층에 축적될 때, 상기 바렉터는 최대 커패시턴스(Cmax)를 갖는다. 이와 반대로, 전하들이 활성 반도체층에 최대로 공핍될 때, 상기 바렉터는 최소 커패시턴스(Cmin)을 갖는다. 결국, Cmax와 Cmin의 비가 튜닝 범위를 결정한다.
한편, 종래의 바렉터들은 대체로 폴리 실리콘을 게이트 전극으로 채택한다. 이에 따라, 활성 반도체층에 전하들이 축적되는 동안, 상기 게이트 전극에는 폴리 공핍(poly depletion) 현상이 발생한다. 상기 게이트 전극에 발생하는 폴리 공핍은 Cmax의 감소로 이어져 바렉터의 튜닝 범위를 제한한다. 따라서, 넓은 튜닝범위를 갖는 바렉터를 제공하기 위해서는 게이트 전극에 발생하는 폴리 공핍 현상을 방지할 필요가 있다.
또한, 반도체 집적회로는 다양한 저항체들을 요구한다. 특히, 고주파 집적회로는 신뢰성 있는 금속저항체를 필요로 할 수 있다. 상기 금속저항체는 금속막을 형성하고, 이를 패터닝하여 형성할 수 있다. 상기 금속막을 패터닝하기 위해 포토마스크가 필요하다. 금속저항체를 형성하기 위해 별개의 포토마스크를 준비하는 것은 반도체소자 제조 비용을 증가시킨다. 따라서, 별개의 포토마스크를 추가적으로 사용하지 않으면서 금속저항체를 형성할 수 있는 반도체소자가 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 전극의 폴리 공핍을 방지할 수 있는 모오스 바렉터를 갖는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 포토마스크 수의 증가 없이 금속저항체를 집적할 수 있는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 게이트 전극의 폴리 공핍을 방지할 수 있는 바렉터 및 포토마스크 수의 증가 없이 신뢰성 있는 금속저항체를 형성하여 반도체소자를 제조하는 방법을 제공하는 데 있다.
상기 기술적 과제 및 다른 기술적과제를 이루기 위하여 본 발명은 모오스 바렉터를 갖는 반도체소자를 제공한다. 상기 반도체소자는 반도체기판을 포함한다. 상기 반도체기판 상부에 모오스 바렉터가 위치한다. 상기 모오스 바렉터는 상기 반도체기판 상부에 위치하는 금속 게이트전극, 상기 금속 게이트전극과 상기 반도체기판 사이에 개재된 활성 반도체플레이트 및 상기 금속 게이트전극과 상기 활성 반도체플레이트 사이에 개재된 커패시터 유전막을 포함한다. 한편, 하부절연막이 상기 모오스 바렉터와 상기 반도체기판을 절연시킨다. 본 발명에 따르면, 금속 게이트전극을 채택하므로써 폴리 공핍을 방지할 수 있어 바렉터의 튜닝범위를 증가시킬 수 있다.
바람직하게는, 금속저항체가 상기 금속 게이트전극과 동일 평면상에 위치할 수 있다. 이에 따라, 상기 금속게이트전극과 상기 금속저항체를 동일 포토마스크를 사용하여 패터닝할 수 있다. 그 결과, 포토마스크 수의 증가 없이 상기 금속저항체를 형성할 수 있다.
한편, 상기 금속 게이트전극은 타이타늄(Ti), 탄탈륨 질화막(TaN), 타이타늄 질화막(TiN) 또는 텅스텐(W)막과 같은 금속막을 포함한다. 여기서, 상기 금속막은 상기 커패시터 유전막과 접촉하도록 형성된다.
상기 또 다른 기술적 과제를 이루기 위하여, 본 발명은 금속 게이트전극을 채택하는 모오스 바렉터를 갖는 반도체소자를 제조하는 방법을 제공한다. 이 방법은 하부절연막을 갖는 반도체기판을 준비하는 것을 구비한다. 상기 하부절연막 상에 저농도 도우프트 반도체층을 형성한다. 상기 저농도 도우프트 반도체층 상에 유전막 및 금속막을 차례로 형성한다. 그 후, 상기 하부절연막의 일 영역 상의 상기 금속막, 상기 유전막 및 상기 저농도 도우프트 반도체층을 패터닝하여 금속 게이트 전극, 커패시터 유전막 및 상기 금속 게이트전극의 적어도 양측 하부에 연장부들을 갖는 활성 반도체플레이트를 형성한다. 상기 금속 게이트전극을 이온주입마스크로 사용하여 상기 활성 반도체플레이트에 불순물 이온들을 주입하여 상기 활성 반도체플레이트 내에 고농도 도우프트 영역들을 형성한다. 이에 따라, 금속 게이트전극을 채택하여 폴리 공핍을 방지할 수 있는 바렉터를 형성할 수 있다.
바람직하게는, 상기 하부절연막의 일 영역 상의 상기 금속막, 상기 유전막 및 상기 저농도 도우프트 반도체층을 패터닝하는 동안, 상기 하부절연막의 다른 영역 상의 금속막을 패터닝하여 상기 금속 게이트전극과 동일 평면상에 금속저항체를 형성할 수 있다. 이에 따라, 금속게이트전극을 형성하면서 동시에 금속저항체를 형성할 수 있다. 따라서, 상기 금속저항체를 형성하기 위해 별개의 포토마스크를 제작할 필요가 없다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되 어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
우선, 본 발명의 바람직한 실시예에 따른 반도체소자를 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체소자를 설명하기 위한 레이아웃도이고, 도 7은 도 1의 절단선 I-I에 따라 취해진 단면도이다. 각 도면에 있어서, 지시기호 "A"는 반도체기판의 제1 영역을 나타내고, 지시기호 "B"는 상기 반도체기판의 제2 영역을 나타낸다.
도 1 및 도 7을 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체기판(21) 상에 하부 절연막(23)이 제공된다. 상기 제1 영역(A)의 하부절연막(23) 상에 모오스 바렉터가 제공된다. 상기 하부절연막(23)은 상기 반도체기판(21)과 상기 모오스 바렉터를 절연시킬 수 있다. 상기 모오스 바렉터는 상기 제1 영역(A)의 하부절연막(23) 상에 차례로 적층된 활성 반도체플레이트(25a), 커패시터 유전막(27a) 및 금속 게이트 전극(29a)을 포함한다. 상기 금속 게이트전극(29a)은 Ti막, TaN막, TiN막 및 W막으로 이루어진 일군으로부터 선택된 하나의 금속막을 포함한다. 상기 금속 게이트 전극(29a)은 상기 커패시터 유전막(27a)과 접촉할 수 있다.
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한편, 상기 커패시터 유전막(27a)은 실리콘 산화막(SiO2)을 포함할 수 있으 며, 실리콘 질화막(SiN)과 같은 고유전막을 포함할 수 있다. 상기 커패시터 유전막(27a)의 유전율이 클 수록 상기 모오스 바렉터의 튜닝범위가 증가한다.
상기 활성 반도체플레이트(25a)는 상기 금속 게이트전극(29a)의 하부를 벗어나는 연장부를 갖는다. 상기 연장부를 통해 고농도 불순물들이 주입되어 접지전극(ground electrode)이 형성될 수 있다. 바람직하게는, 도 1에 도시된 바와 같이 상기 활성 반도체플레이트(25a)는 상기 금속 게이트전극(29a)의 양측으로부터 수평으로 연장된 제1 연장부들을 가질 수 있다. 이에 더하여, 상기 활성 반도체플레이트(25a)는 상기 금속 게이트전극(29a) 하부에 위치하는 저농도 도우프트 영역(24l) 및 상기 제1 연장부들 내에 위치하는 고농도 도우프트 영역들(24h)을 가질 수 있다. 상기 고농도 도우프트 영역들(24h)은 상기 활성 반도체플레이트(25a)의 접지전극들(ground electrodes)로 사용될 수 있다.
상기 하부절연막(23)은 상기 반도체기판(21) 상부에 위치할 수 있으며, 상기 반도체기판(21) 내에 위치할 수 있다. 즉, 상기 하부절연막(23)은 상기 반도체기판(21) 상에 절연막을 증착하여 형성하거나, 반도체기판의 산화공정(oxidation) 또는 얕은 트렌치 분리(shallow trench isolation; STI) 공정을 사용하여 형성될 수 있다. 상기 산화공정 또는 STI 공정을 사용하여 형성된 하부절연막(23)을 일반적으로 필드산화막(field oxide)이라 한다. 상기 하부절연막(23)은 STI 공정을 사용하여 형성된 필드산화막인 것이 바람직하다.
한편, 상기 제2 영역(B)의 하부절연막(23) 상에 반도체 저항체(25b)가 제공된다. 이 경우에, 상기 반도체 저항체(25b)는 상기 활성 반도체플레이트(25a)와 동일 평면상에 위치한다. 상기 반도체 저항체(25b) 상에 차례로 적층된 패터닝된 유전막(27b) 및 금속 저항체(29b)가 제공된다. 상기 패터닝된 유전막(27b)은 상기 커패시터 유전막(27a)과 동일한 물질막으로 형성된다. 상기 금속 저항체(29b)는 상기 금속 게이트 전극(29a)과 동일 평면상에 위치하며 상기 금속 게이트 전극(29a)과 동일한 물질막으로 이루어진다.
상기 반도체 저항체(25b)는 상기 금속 저항체(29b)의 양측으로부터 수평으로 연장된 제2 연장부들을 가질 수 있다. 더 나아가, 도 1에 도시된 바와 같이 상기 반도체 저항체(25b)는 상기 금속 저항체(29b) 보다 넓은 평면적을 갖도록 제공될 수 있다. 또한, 상기 반도체 저항체(25b)는 상기 금속 저항체(29b) 하부에 위치하는 저농도 도우프트 영역(26l) 및 상기 제2 연장부들 내에 위치하는 고농도 도우프트 영역들(26h)을 가질 수 있다. 상기 고농도 도우프트 영역들(26h)은 상기 반도체 저항체(25b)의 전극들(electrodes)로 사용될 수 있다.
한편, 스페이서들(31a)이 상기 금속 게이트전극(29a) 및 커패시터 유전막(27a)의 측벽을 덮을 수 있으며, 상기 금속저항체(29b) 및 패터닝된 유전막(27b)의 측벽을 덮을 수 있다. 또한, 다른 스페이서들(31b)이 상기 활성 반도체플레이트(25a)의 측벽들 및 상기 반도체저항체(25b)의 측벽들을 덮을 수 있다.
상기 반도체 저항체(25b)는 상기 금속 저항체(29b)의 양측으로부터 수평으로 연장된 제2 연장부들을 가질 수 있다. 더 나아가, 도 1에 도시된 바와 같이 상기 반도체 저항체(25b)는 상기 금속 저항체(29b) 보다 넓은 평면적을 갖도록 제공될 수 있다. 또한, 상기 반도체 저항체(25b)는 상기 금속 저항체(29b) 하부에 위치하는 저농도 도우프트 영역(26l) 및 상기 제2 연장부들 내에 위치하는 고농도 도우프트 영역들(26h)을 가질 수 있다. 상기 고농도 도우프트 영역들(26h)은 상기 반도체 저항체(25b)의 전극들(electrodes)로 사용될 수 있다.
한편, 스페이서들(31a)이 상기 금속 게이트전극(29a) 및 커패시터 유전막(27a)의 측벽을 덮을 수 있으며, 상기 금속저항체(29b) 및 패터닝된 유전막(27b)의 측벽을 덮을 수 있다. 또한, 다른 스페이서들(31b)이 상기 활성 반도체플레이트(25a)의 측벽들 및 상기 반도체저항체(25b)의 측벽들을 덮을 수 있다.
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이에 더하여, 상기 활성 반도체플레이트(25a) 및 상기 반도체 저항체(25b)의 연장부들의 상부면 즉, 표면들에 샐리사이드막들(self-aligned silicede layers; salicide layers; 33)이 제공될 수 있다. 또한, 상기 샐리사이드막들(33)을 갖는 기판 상에 층간절연막(35)이 제공될 수 있다. 상기 층간절연막(35) 상에 상기 금속 게이트 전극(29a)의 상부, 상기 금속 저항체(29b)의 상부 및 상기 샐리사이드막들(33)의 상부를 지나는 금속 배선들(41)이 제공된다. 또한, 상기 층간절연막(35)을 관통하며, 상기 활성 반도체플레이트(25a)의 제1 연장부들의 샐리사이드막들과 상기 활성 반도체플레이트(25a)의 제1 연장부들 상부를 지나는 금속배선들(41)을 전기적으로 접속시키도록 연결하고, 상기 금속 게이트 전극(29a)과 상기 금속 게이트 전극(29a) 상부를 지나는 금속배선(41)을 전기적으로 접속시키도록 연결하고, 상기 반도체 저항체(25b)의 제2 연장부들의 샐리사이드막들과 상기 반도체 저항체(25b) 상부를 지나는 금속배선(41)을 전기적으로 접속시키도록 연결하고, 상기 금속 저항체(29b)와 상기 금속 저항체(29b) 상부를 지나는 금속배선(41)을 전기적으로 접속시키도록 연결하는 비아들(37)이 제공될 수 있다. 상기 금속배선들(41) 사이의 공간에 상부절연막(39)이 채울 수 있다. 상기 모오스 바렉터의 Q 값을 증가시키기 위해, 복수개의 비아들(37)이 상기 금속 게이트 전극(29a)과 상기 금속배선(41)을 전기적으로 연결하는 것이 바람직하다.
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본 발명에 따르면, 금속 게이트 전극을 채택하여 바렉터를 형성하므로써 폴리 공핍을 방지할 수 있는 바렉터를 제공할 수 있다. 또한, 상기 금속 게이트전극을 형성하는 동안, 금속저항체를 함께 형성할 수 있어 포토마스크 수의 증가없이 신뢰성 있는 금속저항체를 반도체소자내에 집적할 수 있다.
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이하, 본 발명의 바람직한 실시예에 따른 반도체소자를 제조하는 방법을 상세히 설명한다.
다시, 도 1은 본 발명의 바람직한 실시예에 따른 반도체소자를 설명하기 위한 레이아웃도이고, 도 2 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체소자를 제조하는 방법을 설명하기 위해 도 1의 절단선 I-I.에 따라 취해진 단면도들이다. 각 도면들에 있어서, 지시기호 "A"는 반도체기판의 제1 영역을 나타내고, 지시기호 "B"는 반도체기판의 제2 영역을 나타낸다.
도 1 및 도 2를 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체기판(21) 상에 하부 절연막(23)을 형성한다. 상기 하부절연막(23)은 상기 반도체기판(21) 상에 절연물질을 증착하여 형성할 수 있다. 또한, 상기 하부절연막(23)은 STI 공정을 사용하여 형성될 수 있다. 즉, 상기 반도체기판(21)을 패터닝하여 트렌치를 형성하고, 상기 트렌치를 채우는 절연막을 형성하고, 상기 절연막을 평탄화하여 상기 하부절연막(23)을 형성할 수 있다.
도 1 및 도 3을 참조하면, 상기 하부절연막(23) 상에 저농도 도우프트 반도체층(25)을 형성한다. 상기 저농도 도우프트 반도체층(25)은 저농도 도우프트 실리콘층일 수 있다. 상기 저농도 도우프트 실리콘층은 상기 하부절연막(23) 상에 실리콘층을 형성하고, 저농도 불순물들을 이온 주입하여 형성할 수 있다. 상기 실리콘층은 폴리 실리콘층인 것이 바람직하다.
상기 저농도 도우프트 반도체층(25) 상에 유전막(27) 및 금속막(29)을 차례로 형성한다. 상기 유전막(27)은 실리콘산화막(SiO2)으로 형성될 수 있으며, 실리콘질화막(SiN)과 같은 고유전막으로 형성될 수 있다. 또한, 상기 유전막(27)은 적층막으로 형성될 수 있다.
상기 금속막(29)은 TaN 또는 TiN과 같은 금속질화막 또는 W막과 같이 고융점을 갖는 금속막으로 형성될 수 있다. 또한, 상기 금속막(29)은 Ti/TiN막과 같이 적 층막으로 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 금속막(29), 상기 유전막(27) 및 상기 저농도 도우프트 반도체층(25)을 패터닝하여 상기 제1 영역(A)의 하부절연막(23) 상에 차례로 적층된 활성 반도체 플레이트(25a), 커패시터 유전막(27a) 및 금속 게이트 전극(29a)으로 이루어진 모오스 바렉터를 형성함과 아울러 상기 제2 영역(B)의 하부절연막(23) 상에 차례로 적층된 반도체 저항체(25b), 패터닝된 유전막(27b) 및 금속 저항체(29b)을 형성한다. 이 경우에, 상기 활성 반도체플레이트(25a)는 상기 금속 게이트 전극(29a)의 양측으로부터 수평으로 연장된 제1 연장부들을 갖도록 형성되고, 상기 반도체 저항체(25b)는 상기 금속 저항체(29b)의 양측으로부터 수평으로 연장된 제2 연장부들을 갖도록 형성된다. 더 나아가, 도 1에 도시된 바와 같이 상기 반도체 저항체(25b)는 상기 금속 저항체(29b) 보다 넓은 평면적을 갖도록 형성될 수 있다.
상기 금속막(29), 상기 유전막(27) 및 상기 저농도 도우프트 반도체층(25)을 패터닝하는 것은 다음과 같이 수행될 수 있다. 즉, 상기 금속막(29) 및 상기 유전막(27)을 사진/식각 공정을 사용하여 차례로 패터닝하여 상기 제1 영역(A)에 금속 게이트전극(29a) 및 커패시터 유전막(27a)을 형성함과 아울러 상기 제2 영역(B)에 금속저항체(29b) 및 패터닝된 유전막(27b)를 형성할 수 있다. 그 후, 상기 저농도 도우프트 반도체층(25)을 사진/식각공정을 사용하여 패터닝하여 상기 제1 영역(A)에 활성 반도체플레이트(25a)를 형성함과 아울러 상기 제2 영역(B)에 반도체 저항체(25b)를 형성할 수 있다. 그 결과, 상기 제1 영역(A)의 하부절연막(23) 상에 차례로 적층된 활성 반도체 플레이트(25a), 커패시터 유전막(27a) 및 금속 게이트 전극(29a)으로 이루어진 모오스 바렉터가 형성되고, 상기 제2 영역(B)의 하부절연막(23) 상에 차례로 적층된 반도체 저항체(25b), 패터닝된 유전막(27b) 및 금속 저항체(29b)가 형성될 수 있다.
상기 금속막(29), 상기 유전막(27) 및 상기 저농도 도우프트 반도체층(25)을 패터닝하는 것은 다음과 같이 수행될 수 있다. 즉, 상기 금속막(29) 및 상기 유전막(27)을 사진/식각 공정을 사용하여 차례로 패터닝하여 상기 제1 영역(A)에 금속 게이트전극(29a) 및 커패시터 유전막(27a)을 형성함과 아울러 상기 제2 영역(B)에 금속저항체(29b) 및 패터닝된 유전막(27b)를 형성할 수 있다. 그 후, 상기 저농도 도우프트 반도체층(25)을 사진/식각공정을 사용하여 패터닝하여 상기 제1 영역(A)에 활성 반도체플레이트(25a)를 형성함과 아울러 상기 제2 영역(B)에 반도체 저항체(25b)를 형성할 수 있다. 그 결과, 상기 제1 영역(A)의 하부절연막(23) 상에 차례로 적층된 활성 반도체 플레이트(25a), 커패시터 유전막(27a) 및 금속 게이트 전극(29a)으로 이루어진 모오스 바렉터가 형성되고, 상기 제2 영역(B)의 하부절연막(23) 상에 차례로 적층된 반도체 저항체(25b), 패터닝된 유전막(27b) 및 금속 저항체(29b)가 형성될 수 있다.
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이와 달리, 상기 금속막(29), 상기 유전막(27) 및 상기 저농도 도우프트 반도체층(25)을 패터닝하는 것은 다음과 같이 수행될 수 있다. 즉, 상기 금속막(29), 상기 유전막(27) 및 상기 저농도 도우프트 반도체층(25)을 사진/식각 공정을 사용하여 연속적으로 패터닝하여 상기 제1 영역(A)에 활성 반도체플레이트(25a)를 형성함과 아울러 상기 제2 영역(B)에 반도체 저항체(25b)를 형성한다. 이때, 상기 금속막(29) 및 상기 유전막(27)은 상기 활성 반도체플레이트(25a) 및 상기 반도체 저항체(25b)와 동일하게 패터닝된다. 그 후, 상기 패터닝된 금속막(29) 및 유전막(27)을 다시 사진/식각 공정을 사용하여 차례로 패터닝하여 상기 제1 영역(A)에 상기 금속 게이트전극(29a) 및 커패시터 유전막(27a)을 형성함과 아울러 상기 제2 영역(B)에 상기 금속 저항체(29b) 및 패터닝된 유전막(27b)을 형성할 수 있다.
한편, 상기 반도체 저항체(25b)를 형성할 필요가 없는 경우, 상기 제2 영역(B)의 하부절연막(23) 상의 상기 금속막, 유전막 및 저농도 도우프트 반도체층(25)을 연속적으로 패터닝하는 것은 생략될 수 있다.
한편, 상기 반도체 저항체(25b)를 형성할 필요가 없는 경우, 상기 제2 영역(B)의 하부절연막(23) 상의 상기 금속막, 유전막 및 저농도 도우프트 반도체층(25)을 연속적으로 패터닝하는 것은 생략될 수 있다.
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한편, 상기 활성반도체플레이트(25a) 및 상기 반도체 저항체(25b)를 형성하는 것은 상기 유전막(27)을 형성하기 전에 수행될 수 있다. 즉, 상기 저농도 도우프트 반도체층(25)을 형성한 후, 상기 저농도 도우프트 반도체층(25)을 사진/식각 공정을 사용하여 패터닝하여 상기 제1 영역(A) 상에 상기 활성반도체플레이트(25a) 및 상기 제2 영역(B) 상에 상기 반도체 저항체(25b)를 형성한다. 그 후, 상기 활성 반도체플레이트(25a) 및 상기 반도체 저항체(25b)를 갖는 반도체기판 상에 유전막(27) 및 금속막(29)을 차례로 형성한다. 이어서, 상기 금속막(29) 및 상기 유전막(27)을 차례로 패터닝하여 상기 활성 반도체플레이트(25a) 상에 차례로 적층된 커패시터 유전막(27a) 및 금속 게이트전극(29a)을 형성함과 아울러 상기 반도체 저항체(25b) 상에 차례로 적층된 패터닝된 유전막(27b) 및 금속 저항체(29b)를 형성할 수 있다.
도 1 및 도 5를 참조하면, 상기 금속 게이트전극(29a) 및 상기 활성 반도체플레이트(25a)를 갖는 반도체기판 상에 스페이서 절연막을 형성할 수 있다. 상기 스페이서 절연막은 실리콘 질화막 또는 실리콘 산화막과 실리콘질화막의 적층막으 로 형성할 수 있다. 상기 스페이서 절연막을 전면식각하여 상기 금속 게이트전극(29a) 및 커패시터 유전막(27a)의 측벽을 덮는 스페이서들(31a)을 형성한다. 상기 스페이서들(31a)은 상기 금속저항체(29b) 및 상기 패터닝된 유전막(27b)의 측벽을 덮는다. 또한, 상기 스페이서들(31a)을 형성하는 동안, 상기 활성 반도체플레이트(25a) 및 상기 반도체 저항체(25a)의 측벽을 덮는 다른 스페이서(31b)들이 형성될 수 있다.
상기 스페이서들(31a), 상기 금속 게이트전극(29a) 및 상기 금속저항체(29b)를 이온주입마스크로 사용하여 상기 활성 반도체플레이트(25a) 및 상기 반도체 저항체(25b)에 불순물 이온들을 주입하여 고농도 도우프트 영역들(24h, 26h)을 형성한다. 상기 고농도 도우프트 영역들(24h, 26h)이 형성됨에 따라, 저농도 도우프트 영역들(24l, 26l)은 상기 금속 게이트전극(29a) 및 상기 금속저항체(29b)의 하부에 주로 위치하도록 한정된다. 한편, 상기 활성 반도체플레이트(25a) 내에 형성되는 고농도 도우프트 영역들(24h)은 접지전극으로 사용될 수 있다.
한편, 상기 고농도 도우프트 영역들(24h, 26h)은 상기 저농도 도우프트 영역들(24l, 26l)과 동일한 타입(type)의 불순물들로 도우핑된다. 즉, 상기 저농도 도우프트 영역들(24l, 26l)이 N-형의 불순물들로 도우핑된 경우, 상기 고농도 도우프트 영역들(24h, 26h)도 N-형의 불순물들로 도우핑된다. 또한, 상기 저농도 도우프트 영역들(24l, 26l)이 P-형의 불순물들로 도우핑된 경우, 상기 고농도 도우프트 영역들(24h, 26h)도 P-형의 불순물들로 도우핑된다. 이에 따라, 모오스 바렉터가 제공될 수 있다.
도 1 및 도 6을 참조하면, 상기 고농도 도우프트 영역들(24h, 26h)을 갖는 반도체기판 상에 니켈(Ni), 코발트(Co) 또는 타이타늄(Ti)과 같은 금속막을 형성한다. 그 후, 상기 금속막을 갖는 반도체기판을 열처리하여 샐리사이드막들(33)을 형성한다. 상기 샐리사이드막들(33)은 상기 고농도 도우프트 영역들(24h, 26h) 상에 자기정렬된다. 상기 샐리사이드막들(33)이 형성된 후, 잔존하는 상기 금속막은 제거된다.
도 1 및 도 7을 참조하면, 상기 샐리사이드막들(33)을 갖는 반도체기판 상에 층간절연막(35)을 형성한다. 상기 층간절연막(35)은 실리콘산화막(SiO2)으로 형성될 수 있으며, 저유전막으로 형성될 수 있다.
상기 층간절연막(35)을 패터닝하여 상기 샐리사이드막들(33), 상기 금속 게이트전극(29a) 및 상기 금속저항체(29b)를 노출시키는 비아홀들을 형성한다. 그 후, 상기 비아홀들을 채우는 금속막을 형성하고, 상기 층간절연막(35)의 상부면이 노출될 때 까지 상기 금속막을 평탄화하여 비아들(37)을 형성한다. 상기 금속막은 전면식각 또는 화학기계적 연마 공정을 사용하여 평탄화될 수 있다.
상기 비아들(37)을 갖는 반도체기판 상에 상부금속막을 형성하고, 이를 패터닝하여 상기 비아들(37)의 상부를 가로지르는 금속배선들(41)을 형성한다. 이때, 상기 금속 게이트전극(29a)와 전기적으로 연결되는 금속배선(41)은 시그널 라인이 된다. 이에 더하여, 상기 금속배선들(41)을 갖는 반도체기판 상에 상부절연막(39)을 형성하고, 이를 평탄화시키어 상기 금속배선들(41) 사이의 빈공간들을 채운다.
한편, 상기 금속배선들(41)은 다마신 공정을 사용하여 형성될 수 있다. 즉, 상기 비아들(37)을 갖는 반도체기판 상에 상부절연막(39)을 형성한다. 상기 상부절연막(39)을 패터닝하여 상기 비아들(37)의 상부들을 가로지르는 그루브들을 형성한다. 그 후, 상기 그루브들을 채우는 상부도전막을 형성하고, 이를 평탄화시키어 상기 그루브들 내에 한정되는 금속배선들(41)을 형성한다.
또한, 상기 비아들(37) 및 상기 금속배선들(41)은 이중다마신 공정을 사용하여 형성할 수 있다. 즉, 상기 층간절연막(35) 상에 상기 상부절연막(39)을 차례로 형성한다. 그 후, 상기 층간절연막(35) 및 상기 상부절연막(39)을 패터닝하여 상기 샐리사이드막들(33), 상기 게이트전극(29a) 및 상기 금속저항체(29b)를 노출시키는 비아들 및 상기 비아들의 상부를 가로지르는 그루브들을 형성한다. 그 후, 상기 비아홀들 및 상기 그루브들을 채우는 상부금속막을 형성하고 이를 평탄화하여 비아들(37) 및 금속배선들(41)을 형성할 수 있다.
본 발명에 따르면, 게이트 전극의 폴리 공핍을 방지할 수 있는 모오스 바렉터를 갖는 반도체소자를 제공할 수 있다. 또한, 상기 게이트전극을 형성하는 동안 금속저항체를 형성할 수 있어, 포토마스크 수의 증가 없이 신뢰성 있는 금속저항체를 집적할 수 있는 반도체소자를 제공할 수 있다. 이에 더하여, 게이트 전극의 폴리 공핍을 방지할 수 있는 바렉터 및 포토마스크 수의 증가 없이 금속저항체를 형성하여 반도체소자를 제조하는 방법을 제공할 수 있다.
Claims (20)
- 제1 영역 및 제2 영역을 갖는 반도체기판;상기 반도체기판 상에 제공된 하부 절연막;상기 제1 영역의 상기 하부 절연막 상에 제공되되, 차례로 적층된 활성 반도체플레이트, 커패시터 유전막 및 금속 게이트 전극으로 이루어진 모오스 바렉터;상기 제2 영역의 상기 하부 절연막 상에 제공되며 상기 활성 반도체플레이트와 동일한 평면상에 위치하는 반도체 저항체;상기 반도체 저항체 상에 제공되며 상기 금속 게이트 전극과 동일 평면상에 위치하고 상기 금속 게이트 전극과 동일한 물질막으로 이루어진 금속 저항체(metal resistor); 및상기 반도체 저항체와 상기 금속 저항체 사이에 개재된 패터닝된 유전막을 포함하는 반도체소자.
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- 제 1 항에 있어서,상기 금속 게이트 전극은 Ti막, TaN막, TiN막 및 W막으로 이루어진 일군으로 부터 선택된 하나의 막을 포함하는 반도체소자.
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- 제 1 항에 있어서,상기 활성 반도체플레이트는 상기 금속 게이트 전극의 양측으로부터 수평으로 연장된 연장부들을 갖는 것을 특징으로 하는 반도체소자.
- 제 5 항에 있어서,상기 활성 반도체플레이트는 상기 연장부들 내에 위치하는 고농도 도우프트 영역들 및 상기 금속 게이트 전극 하부의 상기 활성 반도체플레이트 내에 위치하는 저농도 도우프트 영역을 갖는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 바렉터는 상기 활성 반도체플레이트의 상기 연장부들의 상부면들에 형성된 샐리사이드막들을 더 포함하는 반도체소자.
- 제 7 항에 있어서,상기 모오스 바렉터 및 상기 금속 저항체를 갖는 기판 상에 제공된 층간절연막;상기 층간절연막 상에 제공되되, 상기 금속 게이트 전극의 상부 및 상기 샐리사이드막들의 상부를 지나는 금속배선들; 및상기 층간절연막을 관통하며 상기 금속 게이트 전극과 상기 금속 게이트 전극 상부의 금속 배선을 연결하는 제1 비아 및 상기 샐리사이드막들과 상기 샐리사이드막들 상부의 금속배선들을 연결하는 제2 비아를 더 포함하는 반도체소자.
- 제 1 항에 있어서,상기 하부절연막은 상기 반도체기판 내에 형성된 필드산화막인 것을 특징으로 하는 반도체소자.
- 제1 영역 및 제2 영역을 갖는 반도체기판 상에 하부절연막을 형성하고,상기 하부절연막 상에 저농도 도우프트 반도체층을 형성하고,상기 저농도 도우프트 반도체층 상에 유전막 및 금속막을 차례로 형성하고,상기 금속막, 상기 유전막 및 상기 저농도 도우프트 반도체층을 패터닝하여 상기 제1 영역의 하부절연막 상에 차례로 적층된 활성 반도체플레이트, 커패시터 유전막 및 금속 게이트 전극으로 이루어진 모오스 바렉터를 형성함과 아울러 상기 제2 영역의 하부절연막 상에 차례로 적층된 반도체 저항체, 패터닝된 유전막 및 금속 저항체를 형성하되,상기 활성 반도체플레이트는 상기 금속 게이트 전극의 양측으로부터 수평으로 연장된 제1 연장부들을 갖도록 형성되고 상기 반도체 저항체는 상기 금속 저항체의 양측으로부터 수평으로 연장된 제2 연장부들을 갖도록 형성되고,상기 활성 반도체플레이트의 상기 제1 연장부들 내에 고농도 도우프트 영역들을 형성하는 것을 포함하는 반도체소자 제조방법.
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- 제 10 항에 있어서,상기 제1 연장부들 내에 고농도 도우프트 영역들을 형성함과 동시에,상기 반도체 저항체의 상기 제2 연장부들 내에 고농도 도우프트 영역들을 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 10 항에 있어서,상기 금속막은 Ti막, TaN막, TiN막 및 W막으로 이루어진 일군으로부터 선택된 하나의 막을 포함하는 반도체소자 제조방법.
- 제 10 항에 있어서,상기 제1 연장부들 내의 고농도 도우프트 영역들의 표면들에 샐리사이드막들을 형성하는 것을 더 포함하는 반도체소자 제조방법.
- 제 15 항에 있어서,상기 샐리사이드막들을 갖는 반도체기판 상에 층간절연막을 형성하고,상기 층간절연막을 관통하여 상기 샐리사이드막들, 상기 금속 게이트 전극 및 상기 금속 저항체에 각각 전기적으로 접속되는 비아들을 형성하고,상기 비아들을 갖는 기판 상에 상기 비아들에 각각 전기적으로 접속되는 금속배선들을 형성하는 것을 더 포함하는 반도체소자 제조방법.
- 제 10 항에 있어서,상기 제1 연장부들 내에 고농도 도우프트 영역들을 형성하기 전에,상기 금속 게이트전극 및 상기 금속 저항체의 측벽들을 덮는 스페이서들을 형성하는 것을 더 포함하는 반도체소자 제조방법.
- 제1 영역 및 제2 영역을 갖는 반도체기판 상에 하부절연막을 형성하고,상기 하부절연막 상에 저농도 도우프트 반도체층을 형성하고,상기 저농도 도우프트 반도체층을 패터닝하여 상기 제1 영역의 하부절연막 상에 활성 반도체플레이트를 형성함과 아울러 상기 제2 영역의 하부절연막 상에 반도체 저항체를 형성하고,상기 활성 반도체플레이트 및 상기 반도체 저항체를 갖는 기판 상에 유전막 및 금속막을 차례로 형성하고,상기 금속막 및 상기 유전막을 차례로 패터닝하여 상기 활성 반도체플레이트 상에 차례로 적층된 커패시터 유전막 및 금속 게이트 전극을 형성함과 아울러 상기 반도체 저항체 상에 차례로 적층된 패터닝된 유전막 및 금속 저항체를 형성하고,상기 금속 게이트전극을 이온주입마스크로 사용하여 상기 활성 반도체플레이트에 불순물 이온들을 주입하여 상기 활성 반도체플레이트 내에 한정되는 고농도 도우프트 영역들을 형성하는 것을 포함하는 반도체소자 제조방법.
- 삭제
- 제 18 항에 있어서,상기 금속막은 Ti막, TaN막, TiN막 및 W막으로 이루어진 일군으로부터 선택된 하나의 막을 포함하는 반도체소자 제조방법.
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