CN103035480A - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明涉及一种金属栅制程中电阻的制作方法，包括：提供半导体基底；在所述半导体基底上形成高介电常数材料层、第一金属层和多晶硅材料层；去除一部分所述高介电常数材料层、第一金属层和多晶硅材料层，从而形成电阻区域和栅极结构区域；在所述半导体基底上沉积第一层间电介质，并实施化学机械研磨步骤；去除一部分所述电阻区域和栅极结构区域的多晶硅材料层；在所述电阻区域和栅极结构区域沉积第二金属层；在所述多晶硅材料层、第一层间介电层以及第二金属层上沉积第二层间电介质；在所述电阻区域和栅极结构区域的第二金属层上形成接触孔。本发明还涉及一种半导体器件，包括半导体基底，所述半导体基底包括电阻区域和有源区域；还包括位于所述有源区域的高介电常数金属栅极和位于所述电阻区域的电阻器。

Description

一种半导体器件及其制作方法
技术领域
本发明涉及一种半导体器件及其制作方法，特别是涉及一种金属栅制程中的电阻及其制作方法。
背景技术
在集成电路中采用金属作栅电极，可以从根本上消除多晶硅栅耗尽层效应和P型场效应晶体管的硼穿透效应，获得非常低的栅极薄层电阻，而且金属栅能很好地与高介电常数栅介质兼容，有效地克服费米钉扎效应。在高介电常数电介质和金属栅极技术(HKMG)的制作工艺中，采用一金属层保护高介电常数电介质材料，从而防止其与掺杂多晶硅材料或金属栅极材料结合，否则电阻率将会非常低。
在现有技术中，提供了一种多晶硅电阻的制作方法，采用高介电常数材料上的金属材料以及非掺杂多晶硅材料作为电阻，然后在金属材料末端沉积掺杂多晶硅材料，并在掺杂多晶硅材料上形成接触孔。在这种多晶硅电阻的制作方法中，所述金属材料为碳化钽(TaC)或氮化钛(TiN)，其厚度为1~7nm。但是，通常在掺杂多晶硅电阻制程中，为了提高器件性能，需采用一阻障层排除电阻器上的低阻抗硅化物，这使得工序较为复杂。
发明内容
本发明提供一种在高介电常数电介质和金属栅极技术(HKMG)的制作工艺中形成的电阻及其制作方法，其中采用高介电常数电介质材料上的金属层作为电阻，并采用金属栅极材料作为电阻末端的接触电极。
本发明提供一种半导体器件的制作方法，特别是提供一种金属栅制程中电阻的制作方法，包括：
提供半导体基底，所述半导体基底包括电阻区域和有源区域；在所述半导体基底上形成高介电常数材料层、第一金属层和多晶硅材料层；去除一部分所述高介电常数材料层、第一金属层和多晶硅材料层，从而在所述电阻区域形成电阻和在所述有源区域形成栅极结构；在所述半导体基底上沉积第一层间电介质，并实施化学机械研磨步骤；去除所述电阻末端和栅极结构的多晶硅材料层；在所述电阻末端和栅极结构沉积第二金属层；在所述多晶硅材料层、第一层间介电层以及第二金属层上沉积第二层间电介质；在所述第二层间电介质中形成与所述第二金属层连接的接触孔。
优选地，所述高介电常数材料层为氧化铪、氧化铪硅或氮氧化铪硅中的至少一种。
优选地，所述第一金属层为氮化钛、碳化钽、钛、钽或氮化钽中的至少一种。
优选地，所述第一金属层的厚度为10~100Å。
优选地，所述多晶硅材料层为非掺杂多晶硅材料。
优选地，在形成所述电阻和栅极结构后，还包括在所述电阻和栅极结构侧壁形成间隙壁结构的步骤。
优选地，所述第二金属层为铝，钨或银。
优选地，所述第二金属层还包括至少一种功函数金属。
优选地，所述该功函数金属为氮化钛、钛、钽或碳化钽中的至少一种。
本发明提供一种半导体器件，特别是提供一种金属栅制程中的电阻，包括：
半导体基底，所述半导体基底包括电阻区域和有源区域；位于所述有源区域的高介电常数金属栅极，包括：所述半导体基底上的高介电常数材料层、所述高介电常数材料层上的第一金属层、所述第一金属层上的第二金属层；位于所述电阻区域的电阻器，包括：第一金属层、所述第一金属层上的多晶硅层、所述第一金属层末端的第二金属层。
优选地，所述高介电常数材料层为氧化铪、氧化铪硅或氮氧化铪硅中的至少一种。
优选地，所述第一金属层为氮化钛、碳化钽、钛、钽或氮化钽中的至少一种。
优选地，所述第一金属层的厚度为10~100Å。
优选地，所述第二金属层为铝，钨或银。
优选地，所述第二金属层还包括至少一种功函数金属。
优选地，所述功函数金属为氮化钛、钛、钽或碳化钽中的至少一种。
优选地，所述多晶硅材料层为非掺杂多晶硅材料。
优选地，所述半导体器件还包括在所述高介电常数金属栅和所述电阻器侧壁形成的间隙壁结构。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的一个实施例及其描述，用来解释本发明的原理。在附图中，
图1是根据本发明一个实施例在金属栅制程中制作电阻的截面图；
图2A-2G是根据本发明一个实施例在金属栅制程中制作电阻的方法流程中各步骤的截面图；
图3是根据本发明一个实施例在金属栅制程中制作电阻的工艺流程图。
符号说明：
图1
100：半导体基底、101：浅沟槽隔离区、111：高介电常数材料层、112：第一金属层、113：多晶硅材料层、114：间隙壁结构、115：第一层间电介质、116：第二金属层、121：第二层间电介质、122：接触孔
图2
200：半导体基底、201：浅沟槽隔离区、211：高介电常数材料层、212：第一金属层、213：多晶硅材料层、220：电阻区域、230：栅极结构区域、221：电阻区域的间隙壁结构、231：栅极结构区域的间隙壁结构、241：第一层间电介质、222：电阻区域的第二金属层、232：栅极结构区域的第二金属层、251：第二层间电介质、252：接触孔。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出作为本发明的理想实施例（和中间结构）的示意图的横截面图来描述发明的实施例。自始至终相同附图标记表示相同的元件。应当说明的是，在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。并且，由于例如制造技术和/或容差，导致所示形状变化。因此，本发明的实施例不应当局限于在此所示的区的特定大小形状，而是包括由于例如制造导致的形状偏差。单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应当说明的是，术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
图1是根据本发明一个实施例在金属栅制程中制作电阻的截面图，其中100为半导体基底，101为浅沟槽隔离区，111为高介电常数材料层，112为第一金属层，113为多晶硅材料层，114为间隙壁结构，115为第一层间电介质，116为第二金属层，121为第二层间电介质，122为接触孔。
图2A-2G是根据本发明一个实施例在金属栅制程中制作电阻的方法流程中各步骤的截面图。
首先，请参照图2A所示，提供一半导体基底200，所述半导体基底包括有源区(Active Area)和浅沟槽隔离区(Shallow Trench Isolation, STI)201。可以用作半导体基底的半导体材料的例证性例子包括：Si、SiGe、SiC、SiGeC、绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)，但不限于此。在所述半导体基底200上形成高介电常数材料层211，在所述高介电常数材料层211上形成第一金属层212，在所述第一金属层212上形成多晶硅材料层213。优选地，所述高介电常数材料层211为氧化铪(HfO2)、氧化铪硅(HfSiO)或者氮氧化铪硅(HfSiNO)中的至少一种。优选地，所述第一金属层212为氮化钛(TiN)、碳化钽(TaC)、钛(Ti)、钽(Ta)或氮化钽(TaN)中的至少一种。优选地，所述第一金属层213的厚度为10~100Å。优选地，所述多晶硅材料层213为非掺杂多晶硅层。
接着，请参照图2B，通过一系列步骤去除一部分所述高介电常数材料层211、第一金属层212和多晶硅材料层213，从而形成电阻区域220和栅极结构区域230。这一系列步骤包括：首先在高介电常数材料层211、第一金属层212和多晶硅材料层213上形成图案化的掩膜层；然后对掩膜层暴露出来的下层部分进行刻蚀处理；最后去除掩膜层，形成图案化的高介电常数材料层211、第一金属层212和多晶硅材料层213。
接下来请参照图2C，在电阻区域220侧壁形成间隙壁结构221，在栅极结构区域230侧壁形成间隙壁结构231。所述间隙壁结构(spacer) 为氧化硅、氮化硅、氮氧化硅中的一种或者它们的组合构成，是通过沉积和刻蚀形成的，主要用于在后续进行蚀刻、淀积或离子注入时保护半导体器件结构的侧壁不受损伤。间隙壁结构可以具有不同的厚度，但从底表面开始测量，间隙壁结构的厚度通常为10~30nm。
接着，请参照图2D，在所述半导体基底200上沉积第一层间电介质241，并通过化学机械研磨(CMP)步骤使电阻区域220和栅极结构区域230的多晶硅材料层213暴露出来。通常，层间介电层较佳地由低介电常数介电材料所形成，例如氟硅玻璃(FSG)、氧化硅(silicon oxide)、含碳材料(carbon-containing material)、孔洞性材料(porous-likematerial)或相似物。优选地，第一层间介电层241可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等，也可以使用在碳氟化合物(CF)上形成SiCN薄膜等，还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
接着，请参照图2E，通过一系列步骤去除电阻区域220末端的一部分多晶硅材料层213，和栅极结构区域230的多晶硅材料层213。这一系列步骤包括：首先在多晶硅材料层213表面形成掩膜层；然后对掩膜层暴露出来的一部分多晶硅材料层213进行刻蚀处理；最后去除掩膜层。
接下来，请参照图2F，在电阻区域220末端的第一金属层212上沉积第二金属层222，从而形成电阻器末端的金属接触；在栅极结构区域230的第一金属层212上沉积第二金属层232，从而形成金属栅极。优选地，所述第二金属层251为铝(Al)，钨(W)或银(Ag)，但不限于此。优选地，所述第二金属层251还包括功函数金属，该功函数金属为氮化钛(TiN)、钛(Ti)、钽(Ta)或碳化钽(TaC)中的至少一种。随后，通过化学机械研磨(CMP)步骤平滑表面。
最后，请参照图2G，在多晶硅材料层213、第一层间介电层241以及第二金属层222上沉积第二层间电介质251。然后，在电阻区域220的第二金属层222，以及栅极结构区域230的第二金属层232上形成接触孔252。优选地，所述第二层间介电层221可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等，也可以使用在碳氟化合物(CF)上形成SiCN薄膜等，还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。优选地，所述接触孔252采用物理气相沉积法(PVD)，由铝(Al)、钨(W)或铜(Cu)等金属材料形成。
如图3所示，为根据本发明一个实施例制作一种金属栅的工艺流程图。在步骤301中，首先提供一半导体基底，所述半导体基底包括电阻区域和有源区域。在步骤302中，在所述半导体基底上形成高介电常数材料层、第一金属层和多晶硅材料层。在步骤303中，去除一部分所述高介电常数材料层、第一金属层和多晶硅材料层，从而在所述电阻区域形成电阻和在所述有源区域形成栅极结构。在步骤304中，在所述电阻和栅极结构侧壁形成间隙壁结构。在步骤305中，在所述半导体基底上沉积第一层间电介质，并通过化学机械研磨步骤使多晶硅材料层暴露出来。在步骤306中，通过掩膜法去除电阻末端和栅极结构的多晶硅材料层。在步骤307中，在所述电阻末端和栅极结构沉积第二金属层，从而形成电阻末端的金属接触和金属栅极。在步骤308中，沉积第二层间电介质。在步骤309中，在所述第二层间电介质中形成与所述第二金属层连接的接触孔。
为了简化解释，图3所示的方法被描述和说明为连续地执行，但应该理解并认识到本发明不仅限于此图解释说明的序列，因为依据本发明，这里阐明和描述的一些方面也可以和其它方面以不同的次序发生和/或同时发生。而且，依据本发明的一方面实行某种方法并不需要所有已列举的特征。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (18)

1.一种半导体器件的制作方法，包括：
提供半导体基底，所述半导体基底包括电阻区域和有源区域；
在所述半导体基底上形成高介电常数材料层、第一金属层和多晶硅材料层；
去除一部分所述高介电常数材料层、第一金属层和多晶硅材料层，从而在所述电阻区域形成电阻和在所述有源区域形成栅极结构；
在所述半导体基底上沉积第一层间电介质，并实施化学机械研磨步骤；
去除所述电阻末端和栅极结构的多晶硅材料层；
在所述电阻末端和栅极结构沉积第二金属层；
在所述多晶硅材料层、第一层间介电层以及第二金属层上沉积第二层间电介质；
在所述第二层间电介质中形成与所述第二金属层连接的接触孔。
2.根据权利要求1所述的方法，其中所述高介电常数材料层为氧化铪、氧化铪硅或氮氧化铪硅中的至少一种。
3.根据权利要求1所述的方法，其中所述第一金属层为氮化钛、碳化钽、钛、钽或氮化钽中的至少一种。
4.根据权利要求1所述的方法，其中所述第一金属层的厚度为10~100Å。
5.根据权利要求1所述的方法，其中所述多晶硅材料层为非掺杂多晶硅材料。
6.根据权利要求1所述的方法，其特征在于，在形成所述电阻和栅极结构后，还包括在所述电阻和栅极结构侧壁形成间隙壁结构的步骤。
7.根据权利要求1所述的方法，其中所述第二金属层为铝，钨或银。
8.根据权利要求1所述的方法，其中所述第二金属层还包括至少一种功函数金属。
9.根据权利要求8所述的方法，其中所述该功函数金属为氮化钛、钛、钽或碳化钽中的至少一种。
10.一种半导体器件，包括：
半导体基底，所述半导体基底包括电阻区域和有源区域；
位于所述有源区域的高介电常数金属栅极，包括：所述半导体基底上的高介电常数材料层、所述高介电常数材料层上的第一金属层、所述第一金属层上的第二金属层；
位于所述电阻区域的电阻器，包括：第一金属层、所述第一金属层上的多晶硅层、所述第一金属层末端的第二金属层。
11.根据权利要求10所述的半导体器件，其中所述高介电常数材料层为氧化铪、氧化铪硅或氮氧化铪硅中的至少一种。
12.根据权利要求10所述的半导体器件，其中所述第一金属层为氮化钛、碳化钽、钛、钽或氮化钽中的至少一种。
13.根据权利要求10所述的半导体器件，其中所述第一金属层的厚度为10~100Å。
14.根据权利要求10所述的半导体器件，其中所述第二金属层为铝，钨或银。
15.根据权利要求10所述的半导体器件，其中所述第二金属层还包括至少一种功函数金属。
16.根据权利要求10所述的半导体器件，其中所述功函数金属为氮化钛、钛、钽或碳化钽中的至少一种。
17.根据权利要求10所述的半导体器件，其中所述多晶硅材料层为非掺杂多晶硅材料。
18.根据权利要求10所述的半导体器件，其中还包括在所述高介电常数金属栅和所述电阻器侧壁形成的间隙壁结构。
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