CN103779321A

CN103779321A - 具有接触插栓的半导体结构与其形成方法

Info

Publication number: CN103779321A
Application number: CN201210411342.3A
Authority: CN
Inventors: 洪庆文; 黄志森; 曹博昭
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2012-10-25
Filing date: 2012-10-25
Publication date: 2014-05-07
Anticipated expiration: 2032-10-25
Also published as: CN103779321B

Abstract

本发明公开了一种具有接触插栓的半导体结构与其形成方法。该半导体结构包含一基底、一晶体管、一第一内层介电层、一第二内层介电层以及一第一接触插栓。晶体管设置在基底上，且晶体管包含一栅极以及一源极/漏极区。第一内层介电层设置在晶体管上，且与晶体管的栅极的一顶面齐平。第二内层介电层设置在第一内层介电层上。第一接触插栓设置在第一内层介电层以及第二内层介电层中，第一接触插栓包含一第一沟槽部分以及一第一介质孔部分，其中第一沟槽部分以及第一介质孔部分的一交界高于栅极的该顶面。本发明还提供一种形成具有接触插栓的半导体结构的方法。

Description

具有接触插栓的半导体结构与其形成方法

技术领域

本发明涉及一种具有接触插栓的半导体结构与其形成方法，特别来说，是涉及一种半导体结构，其具有的接触插栓是以双镶嵌制作工艺来形成。

背景技术

在现有半导体产业中，多晶硅广泛地应用于半导体元件如金氧半导体(metal-oxide-semiconductor,MOS)晶体管中，作为标准的栅极材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boronpenetration)效应导致元件效能降低，及其难以避免的空乏效应(depletioneffect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝以新的栅极材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(high-k)栅极介电层的控制电极。

此外，现有形成具有金属栅极的晶体管制作工艺后，还会在其上形成对外线路以分别电连接晶体管的金属栅极以及源极/漏极区，作为和对外电子信号的输入/输出端。然而在现有制作工艺中，连接源极/漏极区的对外线路通常会包含多个上下相连的接触插栓，这使得对外电路存在着电阻过高的问题。并且，随着元件尺寸的日益缩小，连接源极/漏极区的接触插栓容易和金属栅极接触产生短路的情况，造成元件品质下降，而成为一个需要解决的问题。

发明内容

本发明的目的在于提供一种具有接触插栓的半导体结构以及其形成方法，以提升整体半导体结构的电性表现。

为达上述目的，根据本发明的一个实施方式，本发明提供了一种具有接触插栓的半导体结构，包含一基底、一晶体管、一第一内层介电层、一第二内层介电层以及一第一接触插栓。晶体管设置在基底上，且晶体管包含一栅极以及一源极/漏极区。第一内层介电层设置在晶体管上，且与晶体管的栅极的一顶面齐平。第二内层介电层设置在第一内层介电层上。第一接触插栓设置在第一内层介电层以及第二内层介电层中，第一接触插栓包含一第一沟槽部分以及一第一介质孔部分，其中第一沟槽部分以及第一介质孔部分的一交界高于栅极的该顶面。

根据本发明的另外一个实施方式，本发明提供了一种形成具有接触插栓的半导体结构的方法。首先提供一基底，接着形成一晶体管以及一第一内层介电层于基底上，其中第一内层介电层与晶体管的一栅极的一顶面齐平，使得栅极暴露出来。然后于第一内层介电层上形成一第二内层介电层。最后形成一第一接触插栓于第二内层介电层以及第一内层介电层中，以电连接晶体管的一源极/漏极区，其中形成第一接触插栓的步骤包含一第一双镶嵌制作工艺。

本发明提供了一种形成接触插栓的方法，以及一种具有此接触插栓的半导体结构。通过一双镶嵌步骤来形成第一接触插栓，不仅使第一接触插栓不容易和金属栅极短路，只有一层的阻障层也第一接触插栓的电性表性更良好。此外，第一接触插栓和第二接触插栓中的金属层较佳的选用金属铜或钨，可以有效降低电阻值而增加了电性的表现。

附图说明

图1至图10所示为本发明一种形成具有接触插栓的半导体结构的步骤示意图。

主要元件符号说明

300 基底 320 开口

302 浅沟槽隔离 322 第二阻障层

304 接触洞蚀刻停止层 324 第二金属层

306 第一内层介电层 325 第二接触插栓

308 第二内层介电层 400 晶体管

310 沟槽 402 栅极

312 介质孔 403 顶面

314 第一阻障层 404 栅极介电层

316 第一金属层 406 间隙壁

317 第一接触插栓 408 源极/漏极区

317a 第一沟槽部分 408a 源极/漏极区

317b 第一介质孔部分 409 金属硅化物层

318 牺牲层 409a 金属硅化物层

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1至图10，所绘示为本发明一种形成具有接触插栓的半导体结构的步骤示意图，其中图2是图1中沿着AA’切线的剖面示意图，而图9是图10中沿着AA切线的剖面示意图。如图1与图2所示，首先提供一基底300，并在基底300中形成多个浅沟槽隔离(shallow trench isolation,STI)302。基底300可以例如是硅基底(silicon substrate)、外延硅(epitaxial siliconsubstrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(siliconcarbide substrate)或硅覆绝缘(silicon-on-insulator,SOI)基底，但不以上述为限。接着于基底300上形成一晶体管400。晶体管400具有一栅极402以及一源极/漏极区408。在本发明较佳实施例中，晶体管400是通过一后栅极(gate last)半导体制作工艺而形成具有金属栅极402的晶体管400。举例来说，后栅极制作工艺是先在基底300形成一虚拟栅极(图未示)，再依序形成一间隙壁406、一源极/漏极区408、一接触洞蚀刻停止层(contact etch stop layer,CESL)304以及一第一内层介电层(inter-layer dielectric,ILD)306，接着移除虚拟栅极以形成一沟槽(图未示)，最后在沟槽中填入一栅极介电层404以及一栅极402，然后进行一平坦化制作工艺使得栅极402的一顶面403与第一内层介电层306齐平。在一个实施例中，如图2所示，栅极介电层404具有一「U型」剖面，其材质可以包含二氧化硅，也可包含高介电常数(high-K)材料；栅极402可以包含一层或多层的金属材质，例如包含一功函数金属层(workfunction metal layer)、一阻障层(barrier layer)以及一低电阻金属层。

值得注意的是，晶体管400中的各元件可以依照不同设计而具有不同的实施态样，举例来说，如图2所示，源极/漏极区408可以包含以选择性外延成长(selective epitaxial growth,SEG)形成的硅化锗(SiGe)或碳化硅(SiC)以分别适用于PMOS或NMOS晶体管，或者如图3所示，也可以离子注入等方式形成源极/漏极区408a，且源极/漏极区的形状也可依栅极通道所需的应力而进行调整；而于另一实施例中，接触洞蚀刻停止层304还可具有一应力(stress)，以作为一选择性应力系统(selective strain scheme,SSS)。而于本发明另一实施例中，如图3所示，有别于图2的实施例中栅极介电层404是以「后高介电常数层(high-k last)」制作工艺形成(即栅极介电层404是在移除虚拟栅极之后形成)，图3的实施例中栅极介电层404是以「先高介电层数层(high-kfirst)」制作工艺形成(即栅极介电层是在虚拟栅极之前形成)，因此栅极介电层404a是具有「－型」剖面，另一方面，图3的实施例中，源极/漏极区408a上也可具有一金属硅化物层(silicide)层409a。上述的实施方式仅为示例，本发明晶体管400可以具有各种不同实施态样，在此不一一赘述。以下实施例将以图2中晶体管400的实施态样进行描述。

如图4所述，在形成晶体管400之后，接着在基底300上全面形成一第二内层介电层308。第二内层介电层308的材质可以和第一内层介电层306的材质相同也可以不同。于一实施例中，第二内层介电层308例如是通过一化学气相沉积(chemical vapor deposition,CVD)、旋转涂布(spin-coating)或是任何可供形成介电材料的制作工艺形成。此外，依蚀刻制作工艺需要而定，第二内层介电层308可包含多层具有不同蚀刻选择率的介电层，例如，底层可为蚀刻率较低的介电层，顶层可为蚀刻率较高的介电层，以利于蚀刻时先选择性停在特定膜层。在形成第二内层介电层308后，接着利用一光刻暨蚀刻制作工艺，于源极/漏极区408上的第二内层介电层308中形成一沟槽(trench)310。

如图5所示，随后再利用另一光刻暨蚀刻制作工艺，于沟槽310的底面中向下形成一介质孔(via)312，以暴露出源极/漏极区408，介质孔312的宽度较佳小于沟槽310的宽度。值得注意的是，此时沟槽310的底面(即沟槽310与介质孔312的交界处)还是位于第二内层介电层308中。

如图6所示，接着进行一自对准金属硅化物(salicide)制作工艺，在介质孔312所暴露的源极/漏极区408上形成一金属硅化物层409，例如是一硅化镍(NiSi)层。而于本发明的另一实施例中，若是依照图3的实施态样，即金属硅化物层409a已经形成在源极/漏极区408a上，则此形成金属硅化物的步骤可以省略。

接着如图7所示，在沟槽310以及介质孔312中依序填入一第一阻障层314以及一第一金属层316，其中第一阻障层314会共形地沿着沟槽310以及介质孔312的表面形成，而第一金属层316则会完全填满沟槽310以及介质孔312。在本发明的一实施例中，第一阻障层314例如是钛(Ti)或氮化钛(TiN)或是钽化钛(TaN)且可包含多层不同金属材料，例如钛/氧化钛，而第一金属层316则包含各种低电阻金属材料，例如是铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)等材料，较佳是钨或铜，最佳是钨，以和金属硅化物层409或下方的源极/漏极区408形成适当的欧姆接触(Ohmiccontact)。在形成第一金属层316后，可进行一平坦化(planarization)步骤，使得第一金属层316、第一阻障层314与第二内层介电层308齐平。

如图8所示，于第二内层介电层308上再全面形成一牺牲层318，其材质可以和第二内层介电层308相同也可以不同。接着再利用另一光刻暨蚀刻制作工艺在牺牲层318以及第二内层介电层308中形成一开口320，以暴露出晶体管400中的栅极402。

接着如图9与图10所示，在开口320中依序填入一第二阻障层322以及一第二金属层324，其中第二阻障层322会共形地沿着开口320的表面形成，而第二金属层324则会完全填满开口320。于本发明的一实施例中，第二阻障层322例如是钛(Ti)或氮化钛或是钽化钛且可包含多层不同金属材料，例如钛/氧化钛，而第二金属层324则包含各种低电阻金属材料，例如是铝、钛、钽、钨、铌、钼、铜等材料，较佳是钨或铜，最佳是铜，以降低和下方的栅极402之间的电阻值。最后，进行一平坦化步骤，移除全部的牺牲层318、部分的第二阻障层322以及部分的第二金属层324，使得第二金属层324与第二内层介电层308齐平。而于本发明另一实施例中，也可省略形成牺牲层318的步骤，而在平坦化第一金属层316与第一阻障层314之后，直接在第二内层介电层308中形成开口320而直接填入第二阻障层322与第二金属层324。

通过前述的步骤，即可在第一内层介电层306以及第二内层介电层308中形成一第一接触插栓317以及一第二接触插栓325(合称metal 0)。第一接触插栓317设置在第一内层介电层306与第二内层介电层308中，且包含一第一沟槽部分317a与一第一介质孔部分317b，并通过金属硅化物层409电连接下方的源极/漏极区408。第二接触插栓325设置在第二内层介电层308中，并电连接下方的栅极402。

后续，进行一金属内连线制作工艺，在第二内层介电层308上形成一金属内连线系统(metal interconnection system)(图未示)，其包含多层金属层间介电层(inter-metal dielectric layer,IMD layer)以及多层金属层(即所谓的metal 1,metal 2…等)，以作为晶体管400对外信号的输入/输出。

本发明其中一个特点在于，第一接触插栓317是通过一沟槽优先(trenchfirst)的双镶嵌(dual damascene)制作工艺来形成，即先形成宽度较大的沟槽310(图4)，接着再形成宽度较小的介质孔312(图5)，最后再填入第一阻障层314以及第一金属层316(图7)。相比较于现有技术是分别在第一内层介电层306与第二内层介电层308中各自形成一个接触插栓，其具有各自的阻障层以及金属层，本发明使用双镶嵌制作工艺的其中一个好处在于：第一接触插栓317仅具有一层第一阻层障314以及一层第一金属层316，而第一阻障层314是形成在第一接触插栓317的表面，即第一沟槽部分317a与第一介质孔部分317b之间并没有第一阻障层314，故可以具有较低的电阻。使用双镶嵌制作工艺另外一个好处在于，可以形成「上大下小」的第一接触插栓317，即上方较宽的第一沟槽部分317a以及下方较窄的第一介质孔部分317b，且两者的交界位在第二内层介电层308中(即第一沟槽部分317a底部与栅极402的顶面403还有一垂直高度h)，这使得第一接触插栓317向下不容易和栅极402产生短路，向上也可以增加接触面积，大幅增加了制作工艺宽裕度(process window)。而本领域的通常知识者都可以了解，在本发明其他实施例中，第一接触插栓317也可以利用其他双镶嵌制作工艺来形成，例如是「介质孔优先(via first)」(先形成介质孔再形成沟槽)或「部分介质孔优先(partial-via-first)」等的方式。

此外，前述实施例是先形成电连接晶体管400的源极/漏极区408的第一接触插栓317后(图5至图7)，再形成电连接晶体管400的栅极402的第二接触插栓325(图8至图9)，而在本发明另一实施例中，也可先形成第二接触插栓325后，再形成第一接触插栓317。而于本发明另外一个实施例中，第二接触插栓325也可以通过双镶嵌的制作工艺来形成，即第二接触插栓325也可以具有一第二沟槽部分(图未示)以及一第二介质孔部分(图未示)。

由于第一接触插栓317与第二接触插栓325分别利用不同的制作工艺先后分别制得，因此在本发明中，构成第一接触插栓317的第一阻障层314及第一金属层316的材料可以相同、部分相同或完全不同于构成第一接触插栓317的第二阻障层322及第二金属层324的材料。

如图9所示，本发明提供了一种具有接触插栓的半导体结构，包含一基底300、一晶体管400、一第一内层介电层306、一第二内层介电层308、一第一接触插栓317以及一第二接触插栓325。晶体管400设置在基底300上，且晶体管300包含一栅极402以及一源极/漏极区408。第一内层介电层306设置在晶体管400上，且与晶体管400的栅极402的一顶面403齐平。第二内层介电层308设置在第一内层介电层306上。第一接触插栓317设置在第一内层介电层306以及第二内层介电层308中，第一接触插栓317包含一第一沟槽部分317a以及一第一介质孔部分317b，其中第一沟槽部分317a以及第一介质孔部分317b的一交界高于栅极402的顶面403。

综上而言，本发明提供了一种形成具有接触插栓的半导体结构以及其形成方法。通过一双镶嵌步骤来形成第一接触插栓，不仅使第一接触插栓不容易和金属的栅极短路，只有一层阻障层的第一接触插栓的电性表性更良好。此外，第一接触插栓和第二接触插栓中的金属层较佳的选用金属铜或钨，可以有效降低电阻值而增加了电性的表现。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种具有接触插栓的半导体结构，包含：

晶体管，设置在一基底上，其中该晶体管包含一栅极以及一源极/漏极区；

第一内层介电层，设置在该晶体管上，且与该晶体管的该栅极的一顶面齐平；

第二内层介电层，设置在该第一内层介电层上；以及

第一接触插栓，设置在该第一内层介电层以及该第二内层介电层中，该第一接触插栓包含第一沟槽部分以及第一介质孔部分，其中该第一沟槽部分以及该第一介质孔部分的一交界高于该栅极的该顶面。

2.如权利要求1所述的具有接触插栓的半导体结构，其中该第一沟槽部分以及该第一介质孔部分的该交界位于该第二内层介电层中。

3.如权利要求1所述的具有接触插栓的半导体结构，其中该第一接触插栓包含第一阻障层以及第一金属层，其中该第一阻障层共形地沿着该第一沟槽部分以及该第一介质孔部分的表面设置。

4.如权利要求3所述的具有接触插栓的半导体结构，其中该第一金属层包含钨。

5.如权利要求1所述的具有接触插栓的半导体结构，其中该第一接触插栓电连接该晶体管的该源极/漏极区。

6.如权利要求5所述的具有接触插栓的半导体结构，其中该晶体管还具有一金属硅化物层，设置于该第一接触插栓与该源极/漏极区之间。

7.如权利要求1所述的具有接触插栓的半导体结构，还包含第二接触插栓，设置于该第二内层介电层中，并与该栅极电连接。

8.如权利要求7所述的具有接触插栓的半导体结构，其中该第二接触插栓包含第二沟槽部分以及第二介质孔部分。

9.如权利要求7所述的具有接触插栓的半导体结构，其中该第二接触插栓包含铜。

10.一种形成具有接触插栓的半导体结构的方法，包含：

提供一基底；

形成一晶体管以及一第一内层介电层于该基底上，其中该第一内层介电层与该晶体管的一栅极的一顶面齐平，使得该栅极暴露出来；

在该第一内层介电层上形成一第二内层介电层；以及

形成一第一接触插栓于该第二内层介电层以及该第一内层介电层中，以电连接该晶体管的一源极/漏极区，其中形成该第一接触插栓的步骤包含一第一双镶嵌制作工艺。

11.如权利要求10所述的形成具有接触插栓的半导体结构的方法，其中该第一双镶嵌制作工艺包含：

形成一第一沟槽；

形成一第一介质孔；以及

在该第一沟槽以及该第一介质孔中填入一第一金属层。

12.如权利要求11所述的形成具有接触插栓的半导体结构的方法，其中该第一金属层包含钨。

13.如权利要求11所述的形成具有接触插栓的半导体结构的方法，其中先形成该第一沟槽，再形成该第一介质孔。

14.如权利要求11所述的一种形成具有接触插栓的半导体结构的方法，其中先形成该第一介质孔，再形成该第一沟槽。

15.如权利要求11所述的形成具有接触插栓的半导体结构的方法，其中该第一介质孔会暴露出该晶体管的该源极/漏极区，在形成该第一介质孔后，还包含在暴露的该源极/漏极区上形成一金属硅化物层。

16.如权利要求10所述的形成具有接触插栓的半导体结构的方法，还包含形成一第二接触插栓，设置于该第二内层介电层中，以电性接触该晶体管的该栅极。

17.如权利要求16所述的形成具有接触插栓的半导体结构的方法，其中先形成该第一接触插栓，再形成该第二接触插栓。

18.如权利要求16所述的形成具有接触插栓的半导体结构的方法，其中先形成该第二接触插栓，再形成该第一接触插栓。

19.如权利要求16所述的形成具有接触插栓的半导体结构的方法，其中形成该第二接触插栓的步骤包含一第二双镶嵌制作工艺。

20.如权利要求16所述的形成具有接触插栓的半导体结构的方法，其中该第二接触插栓包含铜。