CN106981485A - 半导体器件以及具有该半导体器件的反相器 - Google Patents

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Abstract

本发明公开了一种CMOS器件和CMOS反相器。CMOS器件包括：衬底，其具有在第一方向上延伸且由器件隔离层限定的有源线，所述衬底被划分为NMOS区、PMOS区以及介于NMOS区与PMOS区之间且具有器件隔离层而不具有有源线的边界区；栅线，其在第二方向上延伸与有源线交叉，并且具有位于NMOS区中的有源线上的第一栅极结构、位于PMOS区中的有源线上的第二栅极结构以及位于边界区中的器件隔离层上的第三栅极结构。第三栅极结构的电阻和寄生电容小于第一栅极结构和第二栅极结构的电阻和寄生电容。因此，可获得CMOS器件更好的AC性能和DC性能。

Description

半导体器件以及具有该半导体器件的反相器
相关申请的交叉引用
本申请要求于2015年10月8日提交至韩国知识产权局的韩国专利申请No.10-2015-0141584的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本申请一般性地涉及一种半导体器件及具有该半导体器件的反相器，更具体地，涉及一种具有p型MOS(PMOS)器件和n型MOS(NMOS)器件的互补金属氧化物半导体(CMOS)器件以及一种具有该CMOS器件的CMOS反相器。
背景技术
由于最近存储器装置高度集成和小型化，半导体衬底中有源区的尺寸会减小。单元晶体管中栅极宽度和沟道长度的减小会使得栅极电阻和阈值电压增加。具体而言，金属氧化物半导体场效应晶体管(MOSFET)中沟道长度的下降会导致栅极沟道特性的劣化，这种现象称为短沟道效应。
业界对减小半导体器件的尺寸的努力已经带来了用于处理短沟道效应和电流泄漏的各种技术。例如，已经提出的是：提供半导体材料突出至鳍形(栅电极环绕该鳍)中以扩展沟道的鳍结构；提供栅电极包围沟道的全环栅结构(GAA)；提供单栅电极接触多个沟道的多沟道结构；或者提供包括上述鳍结构、GAA结构和多沟道结构之一的各种垂直晶体管。此外，已经提出了纳米线沟道晶体管，用于具有高性能和低功耗。在纳米线沟道晶体管中，GAA结构的沟道被纳米线沟道取代。
除了上述短沟道效应和电流泄露之外，减小存储器装置的尺寸还会导致寄生电容和电阻的增加。具体而言，当栅电极的线宽下降到几十纳米并且使得栅电极所占面积最终下降时，则CMOS器件的寄生电容最终在PMOS与NMOS之间的边界区域处增加，从而显著降低了CMOS器件的交流(AC)性能。因此，在存储器装置的小型化的过程中，垂直晶体管一般需要其寄生电容和电阻显著减小以具有稳定的器件操作。
发明内容
本发明构思的示例实施例提供了一种在PMOS区与NMOS区之间的边界区处具有较低寄生电容的半导体器件，并且提供了一种具有上述半导体器件的反相器。
根据本发明构思的示例性实施例，提供一种半导体器件，包括：衬底，其具有第一导电类型，并且具有在第一方向延伸并且由器件隔离层限定的多条有源线，所述衬底划分为可在其中设置具有第二导电类型的阱的第一区、可不在其中设置阱的第二区以及介于第一区与第二区之间且具有器件隔离层而不具有任何有源线的第三区；栅线，其在第二方向上延伸与多条有源线交叉，并且具有：第一栅极结构，其位于所述多条有源线当中在衬底的第一区中的第一有源线上；第二栅极结构，其位于所述多条有源线当中在衬底的第二区中的第二有源线上；以及第三栅极结构，其位于衬底的第三区中的器件隔离层上，第三栅极结构的组成不同于第一栅极结构和第二栅极结构的组成；第一结层，其设置在靠近第一栅极结构的第一有源线上，并且具有第一导电类型；以及第二结层，其设置在靠近第二栅极结构的第二有源线上，并且具有第二导电类型。
在本发明构思的示例实施例中，第一栅极结构可包括第一介电层以及可设置在第一介电层上的第一金属栅极，第一金属栅极可具有用于第一导电类型的金属氧化物半导体(MOS)器件的第一功函数，并且第二栅极结构可包括第二介电层以及可设置在第二介电层上的第二金属栅极，第二金属栅极可具有用于第二导电类型的金属氧化物半导体(MOS)器件的第二功函数。第三栅极结构可包括介电常数小于第一介电层和第二介电层的介电常数的第三介电层以及可设置在第三介电层上的第三金属栅极。
在本发明构思的示例实施例中，第一介电层和第二介电层可具有在约10至约25的范围内的介电常数，并且第三介电层可具有在约1至约5的范围内的介电常数。
在本发明构思的示例实施例中，第一介电层和第二介电层可包括从包含以下物质的组中选择的至少一种材料：氧化铪(HfO)、氧化铪硅(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、氧化锆硅(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、氧化钇(YO)、氧化铝(AlO)、铅钪钽氧化物(PbScTaO)及其组合，并且第三介电层可包括氧化硅和多孔纳米纤维中的至少一种。
在本发明构思的示例实施例中，第一金属栅极和第二金属栅极可包括可在其中堆叠至少金属层和至少金属氮化物层的多层，并且第三金属栅极可包括单金属层。
在本发明构思的示例实施例中，第一金属栅极可包括从包含铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、其合金及其硬质合金的组中选择的至少一种材料，并且第三金属栅极可包括从包含钨(W)、钛(Ti)、钽(Ta)、铝(Al)、铜(Cu)及其组合的组中选择的至少一种材料。
在本发明构思的示例实施例中，第二金属栅极可包括从包含钌(Ru)、钯(Pd)、铂(Pt)、钛(Ti)、钽(Ta)、铝(Al)及其氮化物的组中选择的至少一种材料，并且第三金属栅极可包括从包含钨(W)、钛(Ti)、钽(Ta)、铝(Al)、铜(Cu)及其组合的组中选择的至少一种材料。
在本发明构思的示例实施例中，第一金属栅极可包括可在其中顺序堆叠钛铝(TiAl)层、氮化钛(TiN)层、钛(Ti)层和铝(Al)层的4堆叠结构，并且第二金属栅极可包括可在其中顺序堆叠氮化钛(TiN)层、氮化钽(TaN)层、氮化钛(TiN)层和铝(Al)层的4堆叠结构。第三金属栅极可包括钨(W)层。
在本发明构思的示例实施例中，栅线可包括：第一界面层，其介于衬底的第一区中的第一介电层与第一有源线之间；以及第二界面层，其介于衬底的第二区中的第二介电层与第二有源线之间。
在本发明构思的示例实施例中，第一栅极结构可包括第一介电层以及第一金属栅极，第一金属栅极可设置在第一介电层上并可具有用于第一导电类型的金属氧化物半导体(MOS)器件的第一功函数，并且第二栅极结构可包括第二介电层以及第二金属栅极，第二金属栅极可设置在第二介电层上并可具有用于第二导电类型的金属氧化物半导体(MOS)器件的第二功函数。第三栅极结构包括阻挡金属层和位于阻挡金属层上的单金属层。
在本发明构思的示例实施例中，单金属层可包括导电金属，阻挡金属层可包括该导电金属的氮化物。
在本发明构思的示例实施例中，第一导电类型可包括可在其中提供给体(电子)作为载流子的n型，第二导电类型可包括可在其中提供受体(空穴)作为载流子的p型，从而使得n型场效应晶体管(NFET)可设置在衬底的第一区N中，并且p型场效应晶体管(PFET)可设置在衬底的第二区P中。
在本发明构思的示例实施例中，多条有源线中的每一条可以类似鳍的方式从器件隔离层突出，从而在衬底上提供在第一方向延伸的有源鳍线。
在本发明构思的示例实施例中，所述半导体器件还可包括位于在衬底的第一区和第二区中的栅线两侧的有源鳍线上的半导体图案，从而使得第一结层和第二结层可分别设置在第一区和第二区中的半导体图案上。
在本发明构思的示例实施例中，所述半导体图案可包括外延图案，其可包括硅锗。
在本发明构思的示例实施例中，衬底可包括沟道沟槽，其成形为在第二方向上延伸的线形，以使得栅线可掩埋在沟道沟槽中，并且第一结层和第二结层可设置在邻近沟道沟槽的有源区上。
在本发明构思的示例实施例中，所述半导体器件还可包括：第一沟道结构，其穿过沟道沟槽以接触第一结层，并且由衬底的第一区中的第一栅极结构包围；以及第二沟道结构，其穿过沟道沟槽以接触第二结层，并且由衬底的第二区中的第二栅极结构包围。
在本发明构思的示例实施例中，沟道结构可至少包括纳米线沟道。
根据本发明构思的示例性实施例，提供一种CMOS反相器，包括：衬底，其具有可在第一方向上延伸且可由器件隔离层限定的多条栅线，所述衬底划分为NMOS区、PMOS区以及介于NMOS区与PMOS区之间且具有器件隔离层而不具有任何有源线的边界区；栅线，其在第二方向上延伸与多条有源线交叉，并且具有位于所述多条有源线当中在衬底的NMOS区中的第一有源线上的NMOS栅极结构、位于所述多条有源线当中在衬底的PMOS区中的第二有源线上的PMOS栅极结构以及位于在衬底的边界区中的器件隔离层上的边界栅极结构，边界栅极结构的介电常数小于NMOS栅极结构和PMOS栅极结构的介电常数；在第一方向上设置的多个NMOS晶体管，所述多个NMOS晶体管中的每一个包括NMOS栅极结构和位于靠近NMOS栅极结构的第一有源线上的n型结层；在第一方向上设置的多个PMOS晶体管，所述多个PMOS晶体管中的每一个包括PMOS栅极结构和位于靠近PMOS栅极结构的第二有源线上的p型结层；输入线，其连接至边界栅极结构并且传输输入信号；以及输出线，其将n型结层和p型结层串联连接，并且响应于输入信号选择性地从彼此互补的NMOS晶体管和PMOS晶体管中的一个传输输出信号。
在本发明构思的示例实施例中，NMOS栅极结构可包括第一介电层和第一金属栅极，第一金属栅极可设置在第一介电层上并可具有用于NMOS器件的第一功函数，并且PMOS栅极结构可包括第二介电层和第二金属栅极，第二金属栅极可设置在第二介电层上并可具有用于PMOS器件的第二功函数。第三栅极结构可包括介电常数小于第一介电层和第二介电层的介电常数的第三介电层以及可设置在第三介电层上的第三金属栅极。
在本发明构思的示例实施例中，第一介电层和第二介电层中的每一个可具有在约10至约25的范围内的介电常数，并且第三介电层具有在约1至约5的范围内的介电常数。
在本发明构思的示例实施例中，第一介电层和第二介电层可包括从包含以下物质的组中选择的至少一种材料：氧化铪(HfO)、氧化铪硅(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、氧化锆硅(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、氧化钇(YO)、氧化铝(AlO)、铅钪钽氧化物(PbScTaO)及其组合，并且第三介电层可包括氧化硅和多孔纳米纤维中的至少一种。
在本发明构思的示例实施例中，第三金属栅极可包括从包含钨(W)、钛(Ti)、钽(Ta)、铝(Al)、铜(Cu)及其组合的组中选择的至少一种材料。
根据本发明构思的示例实施例，单条栅线可在衬底上在穿过NMOS区、PMOS区以及介于NMOS区域PMOS区之间的边界区的直线上延伸。位于衬底的NMOS区中的栅线可设有NMOS栅极结构，位于衬底的PMOS区中的栅线可设有PMOS栅极结构。位于衬底的边界区中的栅线可设有边界栅极结构，按照边界栅极结构可与NMOS栅极结构和PMOS栅极结构两者电连接的方式设置。这种情况下，边界栅极结构的介电常数和电阻可充分小于NMOS栅极结构和PMOS栅极结构的介电常数和电阻，从而减小栅线的寄生电容和总电阻。
根据本发明构思的示例性实施例，提供一种半导体器件，包括：衬底，其具有第一导电类型，并且具有在第一方向延伸并从器件隔离层突出的多条有源鳍线，所述衬底划分为可在其中设置具有第二导电类型的阱的第一区、可不在其中设置阱的第二区以及介于第一区与第二区之间并具有器件隔离层而不具有任何有源鳍线的第三区；栅线，其在第二方向上延伸与多条有源鳍线交叉，并且具有位于所述多条有源鳍线当中在衬底的第一区中的第一有源鳍线上的第一栅极结构、位于所述多条有源鳍线当中在衬底的第二区中的第二有源鳍线上的第二栅极结构以及位于在衬底的第三区中的器件隔离层上的第三栅极结构；第一结层，其设置在位于第一栅极结构两侧的第一有源鳍线上，并且具有第一导电类型；以及第二结层，其设置在位于第二栅极结构两侧的第二有源鳍线上，并且具有第二导电类型，其中，第一栅极结构可包括第一介电层以及设置在第一介电层上的第一金属栅极，第一金属栅极具有用于第一导电类型的金属氧化物半导体(MOS)器件的第一功函数，第二栅极结构可包括第二介电层以及设置在第二介电层上的第二金属栅极，第二金属栅极具有用于第二导电类型的金属氧化物半导体(MOS)器件的第二功函数，并且第三栅极结构可包括介电常数小于第一介电层和第二介电层的介电常数的第三介电层以及设置在第三介电层上的第三金属栅极。
在本发明构思的示例实施例中，第三金属栅极的电阻可小于第一金属栅极和第二金属栅极的电阻，并且第三金属栅极可包括从包含钨(W)、钛(Ti)、钽(Ta)、铝(Al)、铜(Cu)及其组合的组中选择的至少一种材料。
另外，在CMOS反相器包括半导体器件的情况下，边界栅极结构与接触插塞之间的接触电阻也可减小，从而改善CMOS反相器的操作性能。特别地，NMOS区与PMOS区之间的栅线的寄生电容的减小可充分提高CMOS反相器的AC性能。
附图说明
通过参照附图详细描述示例性实施例，本发明构思的上述和其它特征将变得更加清楚，在附图中：
图1是示出根据本发明构思的示例实施例的半导体器件的剖面图；
图2A是示出根据本发明构思的示例实施例的图1所示的半导体器件的第一栅极结构的剖面图；
图2B是示出根据本发明构思的示例实施例的图1所示的半导体器件的第二栅极结构的剖面图；
图2C是示出根据本发明构思的示例实施例的图1所示的半导体器件的第三栅极结构的剖面图；
图2D是示出从图2C的第三栅极结构修改而来的根据本发明构思的示例实施例的图1所示的半导体器件的第三栅极结构的剖面图；
图3是根据本发明构思的示例性实施例的与图1的半导体器件不同的半导体器件的剖面图；
图4A是示出根据本发明构思的示例实施例的图3所示的半导体器件的第一栅极结构的剖面图；
图4B是示出根据本发明构思的示例实施例的图3所示的半导体器件的第二栅极结构的剖面图；
图4C是示出根据本发明构思的示例实施例的图3所示的半导体器件的第三栅极结构的剖面图；
图5是根据本发明构思的示例性实施例的与图1和图3的半导体器件不同的半导体器件的剖面图；
图6A是示出根据本发明构思的示例实施例的图5所示的半导体器件的第一栅极结构的剖面图；
图6B是示出根据本发明构思的示例实施例的图5所示的半导体器件的第二栅极结构的剖面图；
图6C是示出根据本发明构思的示例实施例的图5所示的半导体器件的第三栅极结构的剖面图；
图7是示出根据本发明构思的示例实施例的包括图1至图6C所示的半导体器件中的至少一个的CMOS反相器的布局图；以及
图8是示出根据本发明构思的示例实施例的图7所示的CMOS反相器的电路图。
由于图1至图8中的附图旨在示意性目的，因此附图中的元件无需按比例绘制。例如，为了清楚起见，会放大或夸大一些元件。
具体实施方式
下面将参照示出了一些示例实施例的附图更加全面地描述各个示例实施例。然而，本发明的构思可以以许多不同形式实现，并且不应理解为限于本文阐述的具体示例实施例。相反，提供这些示例实施例是为了使本说明是彻底和完整的，并且将向本领域技术人员全面地传达本发明构思的范围。
应该理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“耦接至”另一元件或层时，所述一个元件或层可直接位于另一元件或层上、直接连接至或耦接至另一元件或层，或者可存在中间元件或中间层。相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接耦接至”另一元件或层时，则不存在中间元件或中间层。相同的附图标记在说明书和附图中始终指代相同的元件。如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。此外，应该理解，当一层被称作“位于”另一层“下方”时，所述一层可直接位于另一层下方，或者也可存在一个或多个中间层。另外，还应该理解，当一层被称作“位于”两层“之间”时，该层可为所述两层之间的唯一层，或者还可以存在一个或多个中间层。
应该理解，虽然本文中可使用术语“第一”、“第二”、“第三”、“第四”等来描述不同的元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而没有脱离本发明构思的教导。
在本文中，为了易于描述，可使用诸如“在……之下”、“在……以下”、“下部”、“在……以上”、“上部”之类的空间相对术语来描述图中所示的一个元件或特征与另一个(或一些)元件或特征的关系。将理解的是，这些空间相对术语旨在涵盖使用中或操作中的器件的除图中所示的指向之外的不同指向。例如，如果图中的器件上下颠倒，描述为在其它元件或特征“之下”或“下方”的元件则将指向在其它元件或特征“之上”。这样，示例术语“在……之下”可涵盖“在……之上”和“在……之下”这两个指向。器件可以不同地指向(例如，旋转90度或以其它指向)，并且将会相应地解释本文所使用的空间相对描述词。
在附图中，为了清楚示意，会放大层和区域的尺寸。相同的附图标记始终指代相同的元件。相同的附图标记在说明书和附图中始终指示相同的部件。
本文所用的术语仅仅是为了描述本发明构思的特定示例实施例，并且不旨在限制本发明构思。如本文所使用的那样，除非上下文另外明确表示，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，当在本说明书中使用术语“包括”和/或“包括……的”时，其指明存在所列特征、整体、步骤、操作、元件组件和/或组，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
本文参照作为理想示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。由此，例如由制造技术和/或公差所导致的与图示形状的变化是可预期的。因此，本发明构思的示例实施例不应被理解为限于本文所示区域的特定形状，而是包括例如制造所导致的形状上的偏差。例如，示为矩形的注入区域在其边缘处通常具有圆形或曲线特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的掩埋区可能引起在掩埋区与通过其发生注入的表面之间的区域中的一些注入。因此，图中示出的区域本质上为示意性的，它们的形状并非旨在示出器件的区域的实际形状，并且并非旨在限制本发明构思的范围。
除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的技术人员通常理解的含义相同的含义。还应该理解，诸如在通用词典中定义的那些术语应该被解释为具有与相关技术领域的上下文中一致的含义，而不应该理想化或过于形式化地进行解释，除非本文中明确这样定义。如本文所使用的那样，当诸如“……中的至少一个”的表述出现在元件列表之后时，修饰元件的整个列表而不修饰列表中的单个元件。
当在本说明书中结合数值使用术语“约”或“大体上”时，其意为相关的数值包括所述数值的±10％左右的容差。此外，当在本说明书中提到百分比时，其意为那些百分比是基于重量的，即，重量百分比。表述“最高达”包括从零至所列上限以及其间所有值这些量。当指定范围时，范围包括其间的例如以0.1％的增量增加的所有值。此外，当结合几何形状使用词语“一般”和“基本”时，其意为：不要求该几何形状的精度，而是该形状的范围也在本公开的范围内。虽然各实施例的管状元件可为圆柱形的，但是其它管状剖面形状是预期的，例如方形、矩形、椭圆形、三角形和其它形状。
虽然没有示出一些截面图的对应平面图和/或透视图，但是本文所示器件结构的截面图针对沿着平面图中将示出的两个不同方向和/或沿着透视图中将示出的三个不同方向延伸的多个器件结构提供了支持。所述两个不同方向可以彼此正交，也可以不正交。所述三个不同方向可包括可以与所述两个不同方向正交的第三方向。多个器件结构可集成在同一个电子装置中。例如，当在截面图中示出一个器件结构(例如，一个存储器单元结构或一个晶体管结构)时，电子器件可包括多个器件结构(例如，各存储器单元结构或各晶体管结构)，如将通过电子装置的平面图示出的那样。所述多个器件结构可按照阵列和/或二维图案进行布置。
现在将参照在附图中示出的示例实施例，其中相同的附图标记在说明书和附图中始终可指代相同的部件。
图1是示出根据本发明构思的示例实施例的半导体器件的剖面图。图2A是示出根据本发明构思的示例实施例的图1所示的半导体器件的第一栅极结构的剖面图，图2B是示出根据本发明构思的示例实施例的图1所示的半导体器件的第二栅极结构的剖面图。图2C是示出根据本发明构思的示例实施例的图1所示的半导体器件的第三栅极结构的剖面图，图2D是示出从图2C的第三栅极结构修改而来的根据本发明构思的示例实施例的图1所示的半导体器件的第三栅极结构的剖面图。图1是沿半导体器件的栅线切割的剖面图，图2A至图2D是沿半导体器件的有源区切割的剖面图。
参照图1和图2A至图2D，根据本发明构思的示例实施例的半导体器件1000可包括沿第二方向y延伸的栅线200以及具有不同导电类型的第一杂质区300和第二杂质区400。栅线200可设置在衬底100上，杂质区可设置在衬底100的表面位置并且在栅线200的侧部。
衬底100可包括诸如硅(Si)衬底、镓(Ga)-砷(As)(砷化镓)衬底和硅(Si)-锗(Ge)衬底之类的半导体衬底，并且可包括用于平坦显示面板的玻璃衬底。另外，衬底100可包括绝缘体上硅(SOI)衬底，其中一对硅层可通过绝缘层分离。衬底100可包括任何衬底，只要该衬底可包括半导体特性即可。
衬底100可包括可由场区F限定的有源区A。诸如栅极结构的导电结构可设置在有源区A上，诸如器件隔离层110的绝缘层可设置在场区F上。因此，相邻的有源区A上的导电结构可通过器件隔离层110彼此电隔离。也就是说，场区F中的器件隔离层110限定有源区A。例如，器件隔离层110可包括氧化硅，其可通过硅局部氧化(LOCOS)工艺或浅沟槽隔离(STI)工艺形成。
衬底100可包括导电类型可彼此不同的第一区N和第二区P。例如，衬底100可包括掺有n型杂质的衬底主体101以及掺有p型杂质的p型阱102。因此，p型场效应晶体管(PFET)可设置在n型衬底主体101的有源区A处，n型场效应管(NFET)可设置在p型阱102的有源区A处，从而可在衬底100上设置互补金属氧化物半导体(CMOS)器件。也就是说，NFET可设置在衬底100的第一区N中，PFET可设置在衬底100的第二区P中。
器件隔离层110和有源区A可成形为在第一方向x上延伸的线形，从而有源区A和器件隔离层110可在实质上垂直于第一方向x的第二方向y上交替设置。也就是说，有源区A可设为在第一方向x上延伸的有源线，并且多条有源线可沿着第二方向y间隔开并且由器件隔离层110限定。
边界区B可设置在第一区N与第二区P之间，作为NFET和PFET的外围/核心区。因此，用于与NFET和PFET通信的信号线和用于向NFET和PFET施加电力的电源线可设置在衬底100的边界区B中。
有源区A可仅设置在第一区N和第二区P中，从而NFET和PFET可分别仅设置在第一区N和第二区P的有源区A上。在边界区B中可不设置有源区，从而边界区B可被从第一区N和第二区P延伸的器件隔离层110覆盖。由于有源区A可成形为线形，因此在边界区B中可不设置有源线，第一有源线可设置在第一区N中，第二有源线可设置在第二区P中。第一有源线和第二有源线在由器件隔离层110限定的多条有源线之中。
栅线200可在第二方向y上延伸，并因此可与衬底100上的有源线交叉。例如，可在衬底100上设置具有沿第二方向y延伸的线性沟槽的绝缘图案500，并且栅线200可填充在线性沟槽中。
栅线200可包括多条导线，其可跨过有源线在第二方向y上延伸并且可在第一方向x上彼此间隔开。
栅线200可在第一区N、边界区B和第二区P上连续延伸。因此，栅线200可包括：第一栅极结构210，其可设置在第一区N的有源区A(第一有源线)上；第二栅极结构220，其可设置在第二区P的有源区A(第二有源线)上；以及第三栅极结构230，其可设置在位于衬底100的边界区B处的器件隔离层110上。
第三栅极结构230可包括导电性大于第一栅极结构210和第二栅极结构220的导电性的材料，也可包括介电常数小于第一栅极结构210和第二栅极结构220的介电常数的材料。因此，寄生电容和电阻可在边界区B处显著减小，从而改善栅线200的电特性和半导体器件1000的性能。
第一栅极结构210可包括含高k材料的第一介电层211以及设置在第一介电层211上且具有用于NMOS的功函数的第一金属栅极212。第二栅极结构220可包括含高k材料的第二介电层221以及设置在第二介电层221上且具有用于PMOS的功函数的第二金属栅极222。
第一介电层211和第二介电层221可分别用作第一栅极结构210和第二栅极结构220的栅极绝缘层，并且可具有大于约10的介电常数。在本发明构思的示例实施例中，第一介电层211和第二介电层221可包括介电常数在约15至约25的范围内的高k材料。为了更好的栅极电容，具有相对较高的介电常数的各种绝缘材料也可用于第一栅极结构210和第二栅极结构220，例如，在本发明构思的示例实施例中，第一介电层211和第二介电层221可包括介电常数在约20至约35的范围内的高k材料。
用于第一介电层211和第二介电层221的高k材料的示例可包括氧化铪(HfO)、氧化铪硅(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、氧化锆硅(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、氧化钇(YO)、氧化铝(AlO)、铅钪钽氧化物(PbScTaO)等。这些材料可单独使用或组合使用。第一介电层211和第二介电层221可具有相同的材料或不同的材料。
第一介电层211和第二介电层221可设置在绝缘图案500的线性沟槽的底部和侧壁上，从而第一介电层211和第二介电层221可成形为在第二方向y上延伸的线形。因此，第一介电层211和第二介电层221可覆盖有源区A和器件隔离层110。
优选地，还可在衬底100与第一介电层211之间插入第一界面层213，并且还可在衬底100与第二介电层221之间插入第二界面层223。当第一介电层211和第二介电层221包括高k金属氧化物时，在有源区A的半导体材料与高k金属氧化物之间会产生界面缺陷。出于这种原因，可在高k金属氧化物与有源区A的半导体材料之间插入具有低k材料的缓冲材料用于减少界面缺陷。第一界面层213和第二界面层223可分别用作第一介电层211和第二介电层221与有源区A之间的缓冲材料。例如，第一界面层213和第二界面层223可包括介电常数小于约9的低k材料，诸如氧化硅、氮氧化硅和硅酸盐等。对于作为第一界面层213和第二界面层223的氧化硅，氧化硅可为晶体硅或非晶硅，并且第一界面层213和第二界面层223可仅包含氧化硅的一些单层。
第一金属栅极212和第二金属栅极222可包括具有金属层和金属氮化物层中的至少一种的多层。例如，第一金属栅极212和第二金属栅极222可包括阻挡金属层和导电金属层。阻挡金属层可沿着绝缘图案500的沟槽的表面轮廓分别设置在第一介电层211和第二介电层221上，并且可沿着沟槽的底部和侧壁设置。导电金属层可设置为被阻挡金属层包围，并且可填充绝缘图案500的沟槽。
第一金属栅极212的阻挡金属层可在第一金属栅极212与第一介电层211之间提供更好的附着力，并且可阻止第一金属栅极212的导电金属层的金属材料扩散到第一介电层211中。例如，第一金属栅极212的阻挡金属层可包括金属氮化物、金属氮氧化物、金属氮氧化硅、金属氮化铝及其组合中的至少一种。
第一金属栅极212的导电金属层可确定NMOS的功函数。例如，第一金属栅极212的导电金属层可具有约3.9eV至约4.2eV的功函数，并且可包括铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)及其合金或硬质合金中的至少一种。
在本发明构思的示例实施例中，第一金属栅极212可包括含金属氮化物的阻挡金属层以及含钛铝(TiAl)、钽铝(TaAl)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、碳化钛(TiC)、碳化钽(TaC)、铪的硅化物(HfSi)及其组合中的至少一种的导电金属层。
第一金属栅极212的阻挡金属层和导电金属层可包括单层或多层，并且还可在阻挡金属层和导电金属层之间插入补充层。另外，还可在第一介电层211与第一金属栅极212的阻挡金属层之间插入扩散层，从而控制NFET的功函数。因此，第一金属栅极212可根据器件需求具有各种堆叠结构。例如，第一金属栅极212可包括4堆叠结构，其中钛铝层、氮化钛层、钛层和铝层可顺序地堆叠在绝缘图案500的凹进中。
第二金属栅极222的导电金属层可确定PMOS的功函数。例如，第二金属栅极222的导电金属层可具有约4.9eV至约5.2eV的功函数，并且可包括钌(Ru)、钯(Pd)、铂(Pt)、钛(Ti)、钽(Ta)、铝(Al)及其氮化物中的至少一种。
类似于第一金属栅极212，第二金属栅极222的阻挡金属层和导电金属层可包括单层或多层，并且还可在阻挡金属层和导电金属层之间插入补充层。另外，还可在第二介电层221与第二金属栅极222的阻挡金属层之间插入扩散层，从而控制PFET的功函数。因此，第二金属栅极222可根据器件需求具有各种堆叠结构。例如，第二金属栅极212可包括4堆叠结构，其中氮化钛层、氮化钽层、氮化钛层和铝层可顺序地堆叠在绝缘图案500的凹进中。
第一栅极结构210在第一区N中可成形为在第二方向y上延伸的线形，第二栅极结构220在第二区P中可成形为在第二方向y上延伸的线形。第三栅极结构230在边界区B中可成形为在第二方向y上延伸的线形，并且可与第一栅极结构210和第二栅极结构220连接。因此，第一栅极结构210、第三栅极结构230和第二栅极结构220可沿着第二方向y彼此排成一线，从而提供单条栅线200。
第三栅极结构230可包括导电性大于第一栅极结构210和第二栅极结构220的导电性的材料，还可包括介电常数小于第一栅极结构210和第二栅极结构220的介电常数的材料。例如，第三栅极结构230可包括介电常数小于第一介电层211和第二介电层221的介电常数的第三介电层231，并且可包括在绝缘图案500的凹进中被第三介电层231包围的第三金属栅极232。
第三介电层231可包括介电常数在约1至约5的范围内的材料，从而充分减小在第三栅极结构230与第一栅极结构210之间的以及在第三栅极结构230与第二栅极结构220之间的寄生电容。例如，第三介电层231可包括氧化硅和多孔纳米纤维中的至少一种。对于作为第三介电层231以实现较低的介电常数的氧化硅，可掺有C和/或H，或者可制造为形成高度多孔的氧化物。另外，可在器件隔离层110与第三金属栅极232之间以及在绝缘图案500与第三金属栅极232之间设置气隙，来代替第三介电层231。
第三金属栅极232可包括含低电阻率金属的单金属层。第三金属栅极232的电阻可低于第一金属栅极210和第二金属栅极220的电阻，从而可减小栅线200的总电阻。
由于可在边界区B中设置诸如信号线和电源线之类的各种走线结构而不设置晶体管，因此，即使器件尺寸会随着半导体器件的集成度的增加而下降，第三栅极结构230的线宽仍可大于第一栅极结构210和第二栅极结构220的线宽。因此，第一栅极结构210和第二栅极结构220可由于极小的线宽而不包括低电阻率金属，而第三栅极结构230可包括低电阻率金属，这是因为第三栅极结构230的线宽可大于第一栅极结构210和第二栅极结构220的线宽。
第三金属栅极232可包括钨(W)、钛(Ti)、钽(Ta)、铝(Al)和铜(Cu)。在本发明构思的示例实施例中，第三金属栅极232可包括可填充在位于边界区B中的绝缘图案500的沟槽中的钨层。当单元晶体管的栅极的线宽小于约10nm时，虽然钨(W)具有足够低的电阻，但是在很大程度上钨(W)会难以用作栅极材料。然而，尽管半导体器件100尺寸减小且具有高集成度，但是由于边界区B中的第三栅极结构230的线宽可以不减至小于约10nm，因此，第三栅极结构230可包括钨(W)，从而可减小栅线200的总电阻。结果，第三栅极结构230的电阻可比第一栅极结构210和第二栅极结构220的电阻更低，并且第三栅极结构230的介电常数可比第一栅极结构210和第二栅极结构220的介电常数更小，从而充分减小边界区B中的寄生电容和电阻。具体而言，由于信号线可设置在边界区B中，并且NFET和PFET的公共栅极信号可施加至信号线，因此，边界区B中的寄生电容的充分减小可提供半导体器件1000的更好的整体交流(AC)性能。
如图2D所示，第三栅极结构230可修改为这样的构造：可用阻挡金属层235来代替第三介电层231，并且单金属层236可在绝缘图案500的沟槽中被阻挡金属层235包围，这可提供半导体器件1000的更好的整体直流(DC)性能。
由于第三栅极结构230可连接至接触结构(其可连接至信号线)，因此第三栅极结构230和接触结构可具有相同的材料，从而减小第三栅极结构230到接触结构的接触电阻。
第三栅极结构230的单金属层236可包括低电阻率金属，例如钨(W)、铝(Al)或铜(Cu)，第三栅极结构230的阻挡金属层235可包括金属氮化物，例如氮化钨(WN)、氮化钛(TiN)或氮化钽(TaN)。在本发明构思的示例实施例中，单金属层236可包括钨(W)，阻挡金属层235可包括氮化钨(WN)。因此，第三栅极结构230可减小栅线200的电阻以及与接触结构的接触电阻，从而充分改善半导体器件1000的DC性能。
可在靠近位于衬底100的第一区N中的第一栅极结构210的有源区A的表面部分设置掺有n型杂质的第一结层300，并且可在靠近位于衬底100的第二区P中的第二栅极结构220的有源区A的表面部分设置掺有p型杂质的第二结层400。
第一结层300可设置在第一栅极结构210的两个侧部，并且可包括第一源极310和第一漏极320，它们可与第一栅极结构210一起构成NFET。同样地，第二结层400可设置在第二栅极结构220的两个侧部，并且可包括第二源极410和第二漏极420，它们可与第二栅极结构220一起构成PFET。因此，多个NFET可沿着第一方向x设置在衬底100的第一区N中，多个PFET可沿着第一方向x设置在衬底100的第二区P中。公共栅极信号可经由边界区B中的信号线施加至NFET和PFET两者，并且NFET和PFET可彼此互补地进行操作。因此，半导体器件1000可包括互补金属氧化物半导体(CMOS)器件。
虽然没有在附图中示出，但是还可在绝缘图案500和栅线200上提供：覆盖绝缘图案500和栅线200的绝缘间层、穿透绝缘间层并与第一结层300和第二结层400接触的互连结构以及走线结构。
图3是示出根据本发明构思的示例实施例的半导体器件的剖面图。图4A是示出根据本发明构思的示例实施例的图3所示的半导体器件的第一栅极结构的剖面图，图4B是示出根据本发明构思的示例实施例的图3所示的半导体器件的第二栅极结构的剖面图。图4C是示出图3所示的半导体器件的第三栅极结构的剖面图。除了NFET和PFET可设置在鳍形有源区上之外，图3中的半导体器件2000可具有与图1所示的半导体器件1000的结构大体上相同的结构。因此，图3和图4A至图4C中的相同的附图标记指代与图1和图2A至图2C中的相同元件。
参照图3和图4A至图4C，有源区A可像鳍一样从器件隔离层110突出，从而成形为在第一方向x上延伸的有源鳍线105。栅线200可在第二方向y上延伸，并且可与有源鳍线A交叉。栅线200可与从第一区N和第二区P中的器件隔离层110突出的多条有源鳍线105交叉。栅线200可位于有源鳍线105的顶部之上并位于有源鳍线105的侧部上。
第一栅极结构210可设置在位于衬底100的第一区N中的第一有源鳍线A上，第一结层300可设置在第一栅极结构210的两侧。因此，鳍形NFET可设置在衬底100的第一区N中。同样地，第二栅极结构220可设置在位于衬底100的第二区P中的第二有源鳍线A上，第二结层400可设置在第二栅极结构220的两侧。因此，鳍形PFET可设置在衬底100的第二区P中。第一有源鳍线A和第二有源鳍线A处于从位于第一区N和第二区P中的器件隔离层110突出的多条有源鳍线105之中。因此，半导体器件2000可包括含鳍形NFET和PFET的CMOS器件，其中NFET和PFET的沟道区域可增大，从而使短沟道效应最小化。
在衬底100的边界区B中可不设置任何有源鳍线，并且衬底100的边界区B可覆盖有器件隔离层110。因此，可通过绝缘图案500的沟槽在边界区B处暴露器件隔离层110，并且第三栅极结构230可填充绝缘图案500的沟槽。也就是说，第三栅极结构230可包括具有低介电常数的第三介电层231以及第三金属栅极232。
第三介电层231的宽度可与第一介电层211和第二介电层221的宽度相同或不同。在本发明构思的示例实施例中，第三介电层231的宽度可与通过附加工艺制造的第一介电层211和第二介电层221的宽度不同。
第一金属栅极212和第二金属栅极222可具有多层结构，可在考虑到有源鳍线105之间的凹进的构造(例如凹进的形状和尺寸)的工艺要求下形成该多层结构。因此，第一金属栅极212和第二金属栅极222可具有根据尺寸减小和集成度提高的各种修改的多层结构。然而，第三金属栅极232可具有单层结构，并且可填充位于衬底100的边界区B处的绝缘图案500的单个凹进。另外，对第三金属栅极232的最重要的要求可包括与第一金属栅极212和第二金属栅极222的电连接。出于上述理由，第三栅极结构230可与第一区N和第二区P中的单元结构的修改无关。
在本发明构思的示例实施例中，半导体器件2000的第三栅极结构230可与图1所示的半导体器件1000的第三栅极结构大体上相同。因此，第三栅极结构230可包括具有低介电常数的介电层和单金属层的堆叠层，或者单金属氮化物层和单金属层的堆叠层。
位于在衬底100的第一区N中的栅线200两侧的第一有源鳍线可掺有n型杂质，并且可设置为第一结层300的一部分，位于在衬底100的第二区P中的栅线200两侧的第二有源鳍线可掺有p型杂质，并且可设置为第二结层400的一部分。
半导体图案109可额外设置在位于栅线200两侧的有源鳍线105上，从而第一结层300和第二结层400可设置为抬升结构并且布置在半导体图案109上。这种情况下，半导体图案109可包括：第一半导体图案109a，其可设置在第一区N中并且可掺有n型杂质；以及第二半导体图案109b，其可设置在第二区P中并且可掺有p型杂质。因此，掺有n型杂质的第一结层300可设置在位于衬底100的第一区N中的第一半导体图案109a的表面部分处，掺有p型杂质的第二结层400可设置在位于衬底100的第二区P中的第二半导体图案109b的表面部分处。
半导体图案109可包括通过选择性外延生长(SEG)工艺可在有源鳍线105上生长到一定高度的外延图案。半导体图案109可包括诸如硅锗(SiGe)的半导体材料。任何其它图案可用于半导体图案109来代替外延图案，只要该图案可包括半导体特性并因此可用作电子给体或空穴受体即可。
第一结层300可包括第一抬升源极311和第一抬升漏极321，它们可布置在第一栅极结构210的两个侧部，并且可与第一栅极结构210一起构成NFET。同样地，第二结层400可包括第二抬升源极411和第二抬升漏极421，它们可布置在第二栅极结构220的两个侧部，并且可与第二栅极结构220一起构成PFET。
多个NFET可沿着第一方向x设置在衬底100的第一区N中，多个PFET可沿着第一方向x设置在衬底100的第二区P中。公共栅极信号可经由边界区B中的信号线施加至NFET和PFET两者，并且NFET和PFET可彼此互补地进行操作。因此，半导体器件2000可包括互补金属氧化物半导体(CMOS)器件。因此，尽管半导体器件2000的尺寸减小，但是沟道区可充分增大，从而减小由短沟道效应导致的电流泄漏并且改善栅极响应特性。另外，边界区B中的第三栅极结构230的低电阻和低介电常数可减小栅线200的寄生电容和总电阻，从而充分改善半导体器件2000的AC性能和DC性能。
图5是示出根据本发明构思的示例实施例的半导体器件的剖面图。图6A是示出根据本发明构思的示例实施例的图5所示的半导体器件的第一栅极结构的剖面图，图6B是示出根据本发明构思的示例实施例的图5所示的半导体器件的第二栅极结构的剖面图。图6C是示出图5所示的半导体器件的第三栅极结构的剖面图。除了NFET和PFET的栅极结构可包括全环栅(GAA)结构之外，图5中的半导体器件3000可具有与图1所示的半导体器件1000的结构大体上相同的结构。因此，图5和图6A至图6C中的相同的附图标记指代与图1和图2A至图2C中的相同元件。
参照图5和图6A至图6C，沟道沟槽CT可在第一方向y上设置在衬底100上，栅线200可掩埋在沟道沟槽CT中。第一结层300和第二结层400可设置在沟道沟槽CT周围的有源区A上。
衬底100可包括绝缘体上硅(SOI)衬底，其中一对上部硅层和下部硅层可通过板绝缘层104分离。下部硅层可设为衬底主体101，上部硅层可转换为沟道结构CHN和CHP。
可将上部硅层图案化为在第一方向x上延伸的线，从而在板绝缘层104上形成有源鳍线。多条有源鳍线可在第一方向x上延伸，并且可在第二方向y上彼此间隔开。因此，板绝缘层104可用作限定和分离多条有源鳍线的器件隔离层。在本发明构思的示例实施例中，还可在有源鳍线上设置诸如外延层的半导体图案。
上部硅层可包括可掺有n型杂质的n型层，板绝缘层104可包括氧化硅层。上部硅层可被划分为：具有可局部掺有p型杂质的p阱的第一区N、不含阱的第二区P以及介于第一区N和第二区P之间的边界区B。位于上部硅层下方的板绝缘层104和衬底主体101也可依照上部硅层划分为相同的第一区N和第二区P以及边界区B。在衬底100的第一区N中可形成用于NFET的第一沟道结构CHN，在衬底100的第二区P中可形成用于PFET的第二沟道结构CHP。
绝缘图案500的线性沟槽可竖直地延伸到可以预定深度凹进至板绝缘层104中的沟槽中。下文中，可将绝缘图案500的线性沟槽以及可与该线性沟槽连通的板绝缘层104的沟槽称作沟道沟槽CT。因此，沟道沟槽CT也可成形为在第二方向y上延伸的线形，并且有源鳍线可沿着第一方向x被沟道沟槽CT打断或分隔。栅线200可填充沟道沟槽CT的下部，从而栅线200的上表面可低于板绝缘层104的顶表面。也就是说，栅线200可在板绝缘层104中设置为掩埋线。
可被沟道沟槽CT分离开的一对有源鳍线可通过在第一方向x上延伸的第一沟道结构CHN和第二沟道结构CHP彼此连接。因此，可将能够与CHN和CHP接触的有源鳍线的部分设置为源极区和漏极区，并且第一沟道结构CHN和第二沟道结构CHP可用作穿过源极区与漏极区之间的沟道沟槽CT的电子路径。
栅线200可在沟道沟槽CT的下部接触第一沟道结构CHN和第二沟道结构CHP的表面，从而可通过可施加至栅线200的栅极信号来选择性地控制源极区与漏极区之间的电子传输。
第一沟道结构CHN和第二沟道结构CHP可根据工艺要求和器件要求而具有各种结构。例如，第一沟道结构CHN和第二沟道结构CHP中的每一个可包括位于板绝缘层104上的下部件沟道以及在沟道沟槽CT中位于下部件沟道上方的上部件沟道。部件沟道的数量可根据有源鳍线上的外延层尺寸而变化。在本发明构思的示例实施例中，栅线200可包括GAA结构，因此下部件沟道和上部件沟道中的每一个可被栅线200包围，从而增大沟道沟槽CT中的沟道区域。具体而言，第一沟道结构CHN和第二沟道结构CHP中的每一个可设为纳米线沟道，从而减小半导体器件3000的尺寸并改善沟道中的传输效率。
沟道间隔件280可沿着沟道沟槽CT的侧壁设置，因此沟道沟槽CT中的栅线200和有源鳍线可通过沟道间隔件280分离开。在本发明构思的示例实施例中，沟道间隔件280可包括：第一间隔件281，其从沟道沟槽CT的上部向下延伸至上部件沟道的上表面；以及第二间隔件282，其介于下部件沟道与上部件沟道之间。
栅线200可包括：第一栅极结构210，其在第一区N中与有源鳍线交叉；第二栅极结构220，其在第二区P中与有源鳍线交叉；以及第三栅极结构230，其介于第一栅极结构210与第二栅极结构220之间，并且设置在边界区B中的板绝缘层104上。
第一栅极结构210可包括：第一介电层211，其覆盖第一沟道结构CHN的表面和沟道间隔件280的侧表面；以及第一金属栅极212，其覆盖可由沟道间隔件280限定的沟道沟槽CT的下部。因此，第一沟道结构CHN可在沟道沟槽CT中被第一介电层211和第一金属栅极212顺序地包围。第一金属栅极212可具有用于NFET的功函数。第二栅极结构220可包括：第二介电层221，其覆盖第二沟道结构CHP的表面和沟道间隔件280的侧表面；以及第二金属栅极222，其覆盖可由沟道间隔件280限定的沟道沟槽CT的下部。因此，第二沟道结构CHP可在沟道沟槽CT中被第二介电层221和第二金属栅极222顺序地包围。第二金属栅极222可具有用于PFET的功函数。第三栅极结构230可包括：第三介电层231，其在边界区B中覆盖沟道沟槽CT的侧壁和底部；以及第三金属栅极232，其可填充边界区B中的沟道沟槽CT的下部。
第一栅极结构210至第三栅极结构230的组成可与图1所示的半导体器件的第一栅极结构至第三栅极结构的组成大体上相同，从而将省略对第一栅极结构210至第三栅极结构230的任何进一步详细描述。具体而言，还可将第三栅极结构230修改为具有与参照图2D详细描述的第三栅极结构230的结构相同的结构，其中第三栅极结构230可包括含金属氮化钨的阻挡金属层和被阻挡金属层包围的单金属层的堆叠结构。
沟道沟槽CT的上部可填充有封盖层270，从而可通过围绕封盖层而将栅线200密封。封盖层270可覆盖栅线200，并且可具有可与沟道间隔件280和绝缘图案500的上表面共面的平坦上表面。
第一结层300和第二结层400可设置在沟道沟槽CT周围或邻近沟道沟槽CT的有源鳍线上。第一沟道结构CHN和第二沟道结构CHP可与沟道沟槽CT交叉以分别接触第一结层300和第二结层400。第一结层300可掺有n型杂质，并且可包括第一源极310和第一漏极320。同样地，第二结层400可掺有p型杂质，并且可包括第二源极410和第二漏极420。具体而言，当还可在有源鳍线上设置外延层时，第一结层300和第二结层400可具有抬升结构，其中第一沟道结构CHN和第二沟道结构CHP可分别位于第一结层300和第二结层400下。这种情况下，第一结层300和第二结层400可包括抬升的源极/漏极(ESD)结构。
第一源极310和第一漏极320可布置在第一栅极结构210的两个侧部，并且可与第一栅极结构210一起构成NFET。同样地，第二源极410和第二漏极420可布置在第二栅极结构220的两个侧部，并且可与第二栅极结构220一起构成PFET。因此，半导体器件3000可包括具有纳米线沟道的掩埋沟道阵列CMOS器件。这种情况下，边界区B中的第三栅极结构230的低电阻和低介电常数可减小栅线200的寄生电容和总电阻，从而充分改善半导体器件3000的AC性能和DC性能。
图7是示出包括图1至图6C所示的半导体器件中的至少一个的CMOS反相器的布局图，图8是图7所示的CMOS反相器的电路图。
参照图7和图8，根据本发明构思的示例实施例的CMOS反相器4000可包括：至少一个n型晶体管NFET，其与可向其施加第一信号Vdd的第一信号线10和可从其传输输出信号Sout的输出线40互连；以及至少一个p型晶体管PFET，其与可向其施加第二信号Vss的第二信号线20和输出线40互连。用于传输输入信号Sin的输入线30可共同连接至n型晶体管NFET和p型晶体管PFET的栅电极。
n型晶体管NFET的源极3310可通过接触插塞连接至第一信号线10，p型晶体管PFET的源极3410可通过接触插塞连接至第二信号线20。n型晶体管NFET的漏极3320和p型晶体管PFET的漏极3420可通过接触插塞共同连接至输出线40。因此，输出线40可响应于输入信号Sin从n型晶体管NFET或p型晶体管PFET选择性地传输输出信号Sout。因此，n型晶体管NFET和p型晶体管PFET可彼此互补地进行操作。
掺有n型杂质的n型体衬底可设为CMOS反相器4000的衬底，并且可划分为在其中局部掺有p型杂质的p阱的第一区N、不具有p阱的第二区P以及介于第一区N与第二区P之间的边界区B。栅线3200可在衬底上延伸跨过第一区n、第二区P和边界区B。n型晶体管NFET的第一栅电极可设置在p阱上，并且可构成第一区N中的栅线3200。p型晶体管PFET的第二栅电极可设置在体衬底上，并且可构成第二区P中的栅线3200。输入线30可连接至边界区B中的栅线3200。
栅线3200可包括：第一栅极结构3210，其可设置在衬底的第一区N的有源区A处，并且用作n型晶体管NFET的第一栅电极；第二栅极结构3220，其可设置在衬底的第二区P的有源区A处，并且用作p型晶体管PFET的第二栅电极；以及第三栅极结构3230，其可设置在衬底的边界区B中，并且可在通过接触插塞连接至输入线30的同时连接至第一栅极结构3210和第二栅极结构3220。这种情况下，第三栅极结构3230的介电常数和电阻可小于第一栅极结构3210和第二栅极结构3220的介电常数和电阻。
第一栅极结构3210可包括具有相对高的介电常数的第一介电层以及可设置在第一介电层上且可具有用于NMOS的第一功函数的第一金属栅极。第二栅极结构3220可包括具有相对高的介电常数的第二介电层以及可设置在第二介电层上且可具有用于PMOS的第二功函数的第二金属栅极。第三栅极结构3230可包括具有相对低的介电常数的第三介电层以及可设置在第三介电层上且可包括单金属的第三金属栅极。第三介电层可包括氧化硅层和金属氮化物层。另外，可设置气隙来代替第三介电层。
栅线3200的第一栅极结构3210至第三栅极结构3230可具有与参照图2A至图2D、图4A至图4C以及图6A至图6C详细描述的第一栅极结构210至第三栅极结构230的结构大体上相同的结构。因此，将省略关于栅线3200的第一栅极结构3210至第三栅极结构3230的任何详细描述。因此，第三栅极结构3230的介电常数和电阻可充分小于第一栅极结构3210和第二栅极结构3220的介电常数和电阻，从而减小栅线3200的寄生电容，同时减小第三栅极结构3230的电阻和接触电阻。因此，CMOS反相器4000的AC性能和DC性能可变得足够好。
根据半导体器件的示例实施例，单条栅线可在衬底上在穿过NMOS区、PMOS区以及介于NMOS区域PMOS区之间的边界区的直线上延伸。NMOS栅极结构可设有位于衬底的NMOS区中的栅线，PMOS栅极结构可设有位于衬底的PMOS区中的栅线。边界栅极结构可设有位于衬底的边界区中的栅线，其按照边界栅极结构可与NMOS栅极结构和PMOS栅极结构两者电连接的方式设置。这种情况下，边界栅极结构的介电常数和电阻可充分小于NMOS栅极结构和PMOS栅极结构的介电常数和电阻，从而减小栅线的寄生电容和总电阻。另外，在CMOS反相器包括半导体器件的情况下，边界栅极结构与接触插塞之间的接触电阻也可减小，从而改善CMOS反相器的操作性能。具体而言，NMOS区与PMOS区之间的栅线的寄生电容的减小可使CMOS反相器的AC性能充分提高。
以上是本发明构思的示例实施例的示意，而不应理解为本发明构思的限制。虽然已经描述了一些实施例，但是本领域技术人员应该易于理解，在本质上不脱离本发明的新颖性指教的情况下，可对示例实施例做出许多修改。因此，所有这些修改旨在包括在由权利要求限定的本发明的范围内。因此，应该理解，以上是各个示例实施例的示意，而不应理解为限于所公开的特定示例实施例，并且对所公开的示例实施例的修改以及其它示例实施例旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种半导体器件，包括：
衬底，其划分为具有不同的导电类型的第一区和第二区，并且具有在第一方向上延伸并由器件隔离层限定的多条有源线；以及
栅线，其在第二方向上延伸与多条有源线交叉，所述栅线包括：第一栅极结构，其位于所述多条有源线当中在衬底的第一区中的第一有源线上；第二栅极结构，其位于所述多条有源线当中在衬底的第二区中的第二有源线上；以及第三栅极结构，其位于衬底的第三区中的器件隔离层上，所述第三区介于第一区与第二区之间不具有源线，第三栅极结构的组成不同于第一栅极结构和第二栅极结构的组成。
2.根据权利要求1所述的半导体器件，其中，衬底具有第一导电类型，并且衬底的第一区包括具有第二导电类型的阱。
3.根据权利要求2所述的半导体器件，还包括：
第一结层，其设置在靠近第一栅极结构的第一有源线上，并且具有第一导电类型；以及
第二结层，其设置在靠近第二栅极结构的第二有源线上，并且具有第二导电类型。
4.根据权利要求1所述的半导体器件，其中，第一栅极结构包括第一介电层以及设置在第一介电层上的第一金属栅极，并且第一金属栅极具有用于第一导电类型的金属氧化物半导体器件的第一功函数；
第二栅极结构包括第二介电层以及设置在第二介电层上的第二金属栅极，并且第二金属栅极具有用于第二导电类型的金属氧化物半导体器件的第二功函数；并且
第三栅极结构包括介电常数小于第一介电层和第二介电层的介电常数的第三介电层以及设置在第三介电层上的第三金属栅极。
5.根据权利要求4所述的半导体器件，其中，第一介电层和第二介电层中的每一个具有在10至25的范围内的介电常数，并且第三介电层具有在1至5的范围内的介电常数。
6.根据权利要求4所述的半导体器件，其中，第一介电层和第二介电层包括从包含以下物质的组中选择的至少一种材料：氧化铪、氧化铪硅、氮氧化铪、氮氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆、氮氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物及其组合，并且第三介电层包括氧化硅和多孔纳米纤维中的至少一种。
7.根据权利要求4所述的半导体器件，其中，第一金属栅极和第二金属栅极包括在其中堆叠至少金属层和至少金属氮化物层的多层，并且第三金属栅极包括单金属层。
8.根据权利要求7所述的半导体器件，其中，第一金属栅极包括从包含铪、锆、钛、钽、铝、其合金及其硬质合金的组中选择的至少一种材料，并且第三金属栅极包括从包含钨、钛、钽、铝、铜及其组合的组中选择的至少一种材料。
9.根据权利要求7所述的半导体器件，其中，第二金属栅极包括从包含钌、钯、铂、钛、钽、铝及其氮化物的组中选择的至少一种材料，并且第三金属栅极包括从包含钨、钛、钽、铝、铜及其组合的组中选择的至少一种材料。
10.根据权利要求1所述的半导体器件，其中，第一栅极结构包括第一介电层以及设置在第一介电层上的第一金属栅极，并且第一金属栅极具有用于第一导电类型的金属氧化物半导体器件的第一功函数；
第二栅极结构包括第二介电层以及设置在第二介电层上的第二金属栅极，并且第二金属栅极具有用于第二导电类型的金属氧化物半导体器件的第二功函数；并且
第三栅极结构包括阻挡金属层和位于阻挡金属层上的单金属层。
11.根据权利要求1所述的半导体器件，其中，多条有源线中的每一条以鳍的方式从器件隔离层突出，从而在衬底上提供在第一方向上延伸的有源鳍线。
12.根据权利要求11所述的半导体器件，还包括位于在衬底的第一区和第二区中的栅线两侧的有源鳍线上的半导体图案，从而使得第一结层和第二结层分别设置在第一区和第二区中的半导体图案上。
13.根据权利要求1所述的半导体器件，其中，衬底包括沟道沟槽，其形成为在第二方向上延伸的线形，以使得栅线掩埋在沟道沟槽中，并且第一结层和第二结层设置在邻近沟道沟槽的有源区上。
14.根据权利要求13所述的半导体器件，还包括：
第一沟道结构，其穿过沟道沟槽以接触第一结层，并且由衬底的第一区中的第一栅极结构包围；以及
第二沟道结构，其穿过沟道沟槽以接触第二结层，并且由衬底的第二区中的第二栅极结构包围。
15.根据权利要求14所述的半导体器件，其中，第一沟道结构和第二沟道结构中的至少一个至少包括纳米线沟道。
16.一种CMOS反相器，包括：
衬底，其具有在第一方向上延伸并由器件隔离层限定的多条有源线，所述衬底划分为NMOS区、PMOS区以及介于NMOS区与PMOS区之间的边界区，所述边界区具有器件隔离层而不具有任何有源线；
栅线，其在第二方向上延伸与多条有源线交叉，并且具有位于所述多条有源线当中在衬底的NMOS区中的第一有源线上的NMOS栅极结构、位于所述多条有源线当中在衬底的PMOS区中的第二有源线上的PMOS栅极结构以及位于在衬底的边界区中的器件隔离层上的边界栅极结构，边界栅极结构的介电常数不同于NMOS栅极结构和PMOS栅极结构的介电常数；
设置在第一方向上的多个NMOS晶体管，所述多个NMOS晶体管中的每一个包括NMOS栅极结构和位于靠近NMOS栅极结构的第一有源线上的n型结层；
设置在第一方向上的多个PMOS晶体管，所述多个PMOS晶体管中的每一个包括PMOS栅极结构和位于靠近PMOS栅极结构的第二有源线上的p型结层；
输入线，其连接至边界栅极结构并且传输输入信号；以及
输出线，其将n型结层和p型结层串联连接，并且响应于输入信号选择性地从彼此互补的NMOS晶体管和PMOS晶体管中的一个传输输出信号。
17.根据权利要求16所述的CMOS反相器，其中，
NMOS栅极结构包括第一介电层以及设置在第一介电层上的第一金属栅极，并且第一金属栅极具有用于NMOS器件的第一功函数；
PMOS栅极结构包括第二介电层以及设置在第二介电层上的第二金属栅极，并且第二金属栅极具有用于PMOS器件的第二功函数；并且
第三栅极结构包括介电常数小于第一介电层和第二介电层的介电常数的第三介电层以及设置在第三介电层上的第三金属栅极。
18.根据权利要求17所述的CMOS反相器，其中，第一介电层和第二介电层中的每一个具有在10至25的范围内的介电常数，并且第三介电层具有在1至5的范围内的介电常数。
19.一种半导体器件，包括：
衬底，其具有第一导电类型，并且具有在第一方向延伸并从器件隔离层突出的多条有源鳍线，所述衬底划分为在其中设置具有第二导电类型的阱的第一区、未在其中设置阱的第二区以及介于第一区与第二区之间且具有器件隔离层而不具有任何有源鳍线的第三区；
栅线，其在第二方向上延伸与多条有源鳍线交叉，并且具有位于所述多条有源鳍线当中在衬底的第一区中的第一有源鳍线上的第一栅极结构、位于所述多条有源鳍线当中在衬底的第二区中的第二有源鳍线上的第二栅极结构以及位于在衬底的第三区中的器件隔离层上的第三栅极结构；
第一结层，其设置在位于第一栅极结构两侧的第一有源鳍线上，并且具有第一导电类型；以及
第二结层，其设置在位于第二栅极结构两侧的第二有源鳍线上，并且具有第二导电类型，
其中，第一栅极结构包括第一介电层以及设置在第一介电层上的第一金属栅极，第一金属栅极具有用于第一导电类型的金属氧化物半导体器件的第一功函数，
第二栅极结构包括第二介电层以及设置在第二介电层上的第二金属栅极，第二金属栅极具有用于第二导电类型的金属氧化物半导体器件的第二功函数，并且
第三栅极结构包括介电常数小于第一介电层和第二介电层的介电常数的第三介电层以及设置在第三介电层上的第三金属栅极。
20.根据权利要求19所述的半导体器件，其中，第三金属栅极的电阻小于第一金属栅极和第二金属栅极的电阻，并且第三金属栅极包括从包含钨、钛、钽、铝、铜及其组合的组中选择的至少一种材料。
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