CN113113361A - 半导体器件及其形成方法 - Google Patents

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channel
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黄懋霖
朱龙琨
徐崇威
余佳霓
江国诚
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

方法包括：在p型区域和n型区域中分别提供第一沟道层和第二沟道层；在第一沟道层和第二沟道层周围形成栅极介电层；以及在栅极介电层周围形成牺牲层。牺牲层在第一沟道层之间的间隔和第二沟道层之间的间隔中合并。方法还包括：蚀刻牺牲层，从而使得仅牺牲层的位于第一沟道层之间的间隔和第二沟道层之间的间隔中的部分保留；形成覆盖p型区域并且暴露n型区域的掩模；从n型区域去除牺牲层；去除掩模；以及在n型区域中的栅极介电层周围和p型区域中的栅极介电层和牺牲层上方形成n型功函金属层。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
电子工业对更小且更快的电子器件的需求不断增长，这些电子器件同时能够支持更多的日益复杂和精细的功能。为了满足这些需求，集成电路(IC)工业中存在制造低成本、高性能和低功率IC的持续趋势。迄今为止，通过减小IC的尺寸(例如，最小IC部件尺寸)，从而提高了生产效率并且降低相关成本，在很大程度上实现了这些目标。然而，这样的缩小也增大了IC制造工艺的复杂性。因此，实现IC器件及其性能的持续进步需要IC制造工艺和技术方面的类似进步。
最近，已经引入了多栅极器件以提高栅极控制。已经观察到多栅极器件可以增大栅极-沟道耦接、减小OFF状态电流和/或减小短沟道效应(SCE)。一种这样的多栅极器件是全环栅(GAA)器件，其包括可以在沟道区域周围部分或完全延伸以提供至位于至少两侧上的沟道区域的访问的栅极结构。GAA器件可以使IC技术能够大规模按比例缩小，从而维持栅极控制并且减小SCE，同时与常规IC制造工艺无缝集成。随着GAA器件继续缩小，当制造用于GAA器件(包括与p-金属栅极共用边界的n-金属栅极)的栅极结构时出现了挑战，已观察到这些挑战会降低GAA器件的性能并且增大GAA处理复杂性。因此，虽然现有的GAA器件和用于制造这种器件的方法对于它们预期的目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
发明内容
本申请的一些实施例提供一种形成半导体器件的方法，包括：提供具有p型区域和n型区域的结构，所述p型区域具有第一沟道层，所述n型区域具有第二沟道层；在所述第一沟道层周围和所述第二沟道层周围形成栅极介电层；在所述p型区域和所述n型区域中的所述栅极介电层周围形成牺牲层，其中，所述牺牲层在所述第一沟道层之间的间隔中合并，并且在所述第二沟道层之间的间隔中合并；蚀刻所述牺牲层，从而使得仅所述牺牲层的位于所述第一沟道层之间的间隔中和所述第二沟道层之间的间隔中的部分保留；形成覆盖所述p型区域并且暴露所述n型区域的第一掩模；利用位于适当位置的所述第一掩模，从所述n型区域去除所述牺牲层；去除所述第一掩模；以及在去除所述第一掩模之后，在所述n型区域中的所述栅极介电层周围和在所述p型区域中的所述栅极介电层和所述牺牲层上方形成n型功函金属层。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：提供具有位于p型区域中的第一沟道层和位于n型区域中的第二沟道层的结构；在所述第一沟道层周围和所述第二沟道层周围形成高k介电层；在所述p型区域和所述n型区域中的所述高k介电层周围形成牺牲层，其中，所述牺牲层在所述第一沟道层之间的间隔中合并，并且在所述第二沟道层之间的间隔中合并；蚀刻所述牺牲层，从而使得仅所述牺牲层的位于所述第一沟道层之间的间隔中和所述第二沟道层之间的间隔中的部分保留；形成覆盖所述p型区域并且暴露所述n型区域的第一掩模；利用位于适当位置的所述第一掩模，从所述n型区域去除所述牺牲层；去除所述第一掩模；在去除所述第一掩模之后，在所述n型区域中的所述高k介电层周围以及在所述p型区域中的所述高k介电层和所述牺牲层上方形成n型功函金属层；以及在所述n型区域和所述p型区域中的所述n型功函金属层上方形成钝化层，其中，所述钝化层在所述第二沟道层之间的间隔中合并。
本申请的又一些实施例提供了一种半导体器件，包括：衬底，具有p型区域和n型区域；第一沟道层和第二沟道层，所述第一沟道层位于所述p型区域上方，所述第二沟道层位于所述n型区域上方；栅极介电层，位于所述第一沟道层周围和位于所述第二沟道层周围；n型功函金属层，位于所述第二沟道层周围的所述栅极介电层周围，其中，所述n型功函金属层不设置在所述第一沟道层周围的所述栅极介电层上方；以及p型功函金属层，位于所述第一沟道层周围的所述栅极介电层周围并且位于所述n型功函金属层上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B是根据本发明的各个方面的用于制造多栅极器件的方法的流程图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A和图17A是根据本发明的各个方面的在各个制造阶段(诸如与图1A和图1B中的方法相关联的那些制造阶段)的多栅极器件的部分的局部示意顶视图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图9B-1、图10B、图10B-1、图11B、图12B、图13B、图14B、图15B、图16B和图17B是根据本发明的各个方面的在各个制造阶段(诸如与图1A和图1B中的方法相关联的那些)的多栅极器件的部分的局部示意截面图。
图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C和图17C是根据本发明的各个方面的在各个制造阶段(诸如与图1A和图1B中的方法相关联的那些)的多栅极器件的部分的局部示意截面图。
图2D、图3D、图4D、图5D、图6D、图7D、图8D、图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D和图17D是根据本发明的各个方面的在各个制造阶段(诸如与图1A和图1B中的方法相关联的那些)的多栅极器件的部分的局部示意截面图。
图18A、图18B、图18C、图18D、图19A、图19B和图19C是根据本发明的各个方面的多栅极器件的部分的局部示意图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，鉴于本文公开的具体技术，根据本领域技术人员的知识，除非另有说明，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖所描述数值的某些范围(诸如+/-10％)内的数值。例如，术语“约5nm”可以涵盖从4.5nm至5.5nm的尺寸范围。
本发明总体上涉及集成电路器件，并且更具体地，涉及多栅极器件，诸如全环栅(GAA)器件。更具体地，本发明涉及图案化用于GAA器件的栅极功函(WF)金属层，以分别提供用于NMOS和PMOS GAA器件的适当的阈值电压(Vt)。对于许多应用而言，在工艺中提供多个阈值电压是期望的。然而，因为相邻沟道半导体层之间的间隔窄，所以图案化栅极WF金属层(或栅极图案化)对于GAA器件颇具挑战。用于栅极图案化的考虑因素包括由n型和p型功函金属之间的金属扩散引起的Vt的变化，以及图案化工艺导致的金属残留等。本发明的目的是提供减小Vt变化并且与现有CMOS工艺流程兼容的栅极图案化方法。
图1A和图1B是根据本发明的各个方面的用于制造多栅极器件的方法100的流程图。在一些实施例中，方法100制造包括p型GAA晶体管和n型GAA晶体管的多栅极器件。下面简要描述方法100。
在操作102中，提供初始结构。初始结构包括悬在p型器件区域中的一对p型源极/漏极(S/D)部件之间的第一沟道半导体层(或第一沟道层)以及悬在n型器件区域中的一对n型源极/漏极(S/D)部件之间的第二沟道半导体层(或第二沟道层)。第一沟道层和第二沟道层由于伪栅极的去除而暴露在栅极沟槽中。在操作104中，在第一沟道层周围和第二沟道层周围的栅极沟槽中形成栅极介电层。栅极介电层可以包括界面层和高k介电层。栅极介电层部分填充相邻的第一沟道层之间的间隙和相邻的第二沟道层之间的间隙。在操作106中，在p型器件区域和n型器件区域中的栅极沟槽中的栅极介电层上方形成牺牲层。牺牲层完全填充相邻的第一沟道层之间的间隙和相邻的第二沟道层之间的间隙的任何剩余部分。在操作108中，蚀刻牺牲层，使得除了相邻的第一沟道层之间的间隙、相邻的第二沟道层之间的间隙、第一沟道层和衬底之间的间隙以及第二沟道层和衬底之间的间隙中的牺牲层的部分外，将其去除。
在操作110中，形成覆盖p型器件区域中的结构并且暴露n型器件区域中的结构的第一掩模。在操作112中，利用位于适当位置的第一掩模，蚀刻并且从n型器件区域完全去除牺牲层。在操作114中，去除第一掩模。
在操作116中，在p型器件区域和n型器件区域中的栅极介电层上方的栅极沟槽中形成n型功函金属层。n型功函金属层可以部分或完全填充相邻第二沟道层之间的间隙以及第二沟道层和n型器件区域中的衬底之间的间隙。在p型器件区域中，牺牲层仍然填充相邻的第一沟道层之间的间隙以及第一沟道层和衬底之间的间隙。在操作118中，在p型器件区域和n型器件区域中的n型功函金属层上方形成钝化层。钝化层是可选的。然而，具有钝化层提高了n型GAA晶体管中的Vt均匀性。由于在n型功函金属层正上方形成钝化层，因此也称为NMG钝化。
在操作120中，形成覆盖n型器件区域中的结构并且暴露p型器件区域中的结构的第二掩模。利用位于适当位置的第二掩模，操作122从p型器件区域去除NMG钝化，操作124从p型器件区域去除n型功函金属层，并且操作126从p型器件区域去除牺牲层。然后，在操作128中去除第二掩模。
在操作130中，在p型器件区域中的栅极介电层上方以及n型器件区域中的n型功函金属层和可选的NMG钝化层上方的栅极沟槽中形成p型功函金属层。可以在p型器件区域和n型器件区域中的p型功函金属层上方形成另一可选的钝化层(PMG钝化)。在操作132中，在n型器件区域和p型器件区域中的p型功函层和可选的PMG钝化上方的栅极沟槽中形成块状金属层。可以对块状金属层、可选的PMG钝化、p型功函层、可选的NMG钝化、n型功函层和栅极介电层实施平坦化工艺，从而在p型器件区域中形成p金属栅极并且在n型器件区域中形成n金属栅极。然后，方法100进入框134以实施进一步步骤，诸如形成接触件。方法100的实施例可以形成没有n型功函层的任何残留的p金属栅极，从而提高了p型GAA晶体管中的Vt均匀性。此外，方法100的实施例可以形成具有在第二沟道层中的每个周围均匀分布的n型功函层的n金属栅极，从而提高了n型GAA晶体管中的Vt均匀性。本发明考虑了额外的处理。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的额外的实施例，可以移动、替换或取消所描述的步骤中的一些。随后的讨论示出了可以根据方法100制造的基于纳米膜的集成电路器件的各个实施例。
图2A至图17A、图2B至图17B、图2C至图17C和图2D至图17D是根据本发明的各个方面在各个制造阶段(诸如与图1A和图1B中的方法100相关联的那些)的多栅极(或多栅极)器件200的部分或全部的局部示意图。具体地，图2A至图17A是X-Y平面中的多栅极器件200的顶视图；图2B至图17B是分别沿图2A至图17A的线B-B’的X-Z平面中的多栅极器件200的示意性截面图，图2C至图17C是分别沿图2A至图17A的线C-C’的Y-Z平面中的多栅极器件200的示意性截面图；并且图2D至图17D是分别沿图2A至图17A的线D-D’的Y-Z平面中的多栅极器件200示意性截面图。
多栅极器件200可以包括在微处理器、存储器和/或其他IC器件中。在一些实施例中，多栅极器件200是IC芯片、片上系统(SoC)或它们的部分的部分，其包括各个无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。在一些实施例中，多栅极器件200包括在非易失性存储器中，诸如非易失性随机存取存储器(NVRAM)、闪存、电可擦除可编程只读存储器(EEPROM)、电可编程只读存储器(EPROM)、其他合适的存储器类型或它们的组合。为了清楚起见，已经简化了图2A至图17A、图2B至图17B、图2C至图17C和图2D至图17D，以更好地理解本发明的发明构思。可以在多栅极器件200中添加额外的部件，并且在多栅极器件200的其他实施例中可以替换、修改或取消以下描述的部件中的一些。下面结合方法100的实施例描述器件200的制造。
在操作102中，方法100(图1A)提供器件200的初始结构。转至图2A至图2D，器件200包括衬底(例如，晶圆)202。在所描述的实施例中，衬底202包括硅。可选地或额外地，衬底202包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造。衬底202可以包括各个掺杂区域，取决于器件200的设计要求。在所描述的实施例中，衬底202包括p型掺杂区域204A(例如，p阱)，可以配置为用于n型GAA晶体管，以及n型掺杂区域204B(例如，n阱)，可以配置为用于p型GAA晶体管。N型掺杂区域(诸如n阱204B)掺杂有n型掺杂物质，诸如磷、砷、其他n型掺杂物质或它们的组合。P型掺杂区域(诸如p阱204A)掺杂有p型掺杂物质，诸如硼、铟、其他p型掺杂物质或它们的组合。在一些实施方式中，衬底202包括由p型掺杂物质和n型掺杂物质的组合形成的掺杂区域。可以直接在衬底202上和/或中形成各个掺杂区域，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各个掺杂区域。器件200包括用于形成n型GAA器件的区域240-1和用于形成p型GAA器件的区域240-2。因此，区域240-1也称为n型器件区域240-1，并且区域240-2也称为p型器件区域240-2。
器件200还包括位于n型器件区域240-1中的n型源极/漏极部件260A和位于p型器件区域240-2中的p型源极/漏极部件260B。源极/漏极部件260A和260B中的每个可以通过外延生长半导体材料(例如，Si、SiGe)以填充器件200中的沟槽形成，例如，使用CVD沉积技术(例如，汽相外延)、分子束外延、其他合适的外延生长工艺或它们的组合。源极/漏极部件260A和260B掺杂有合适的n型掺杂物质和/或p型掺杂物质。例如，源极/漏极部件260A可以包括硅并且掺杂有碳、磷、砷、其他n型掺杂物质或它们的组合；并且源极/漏极部件260B可以包括硅锗或锗并且掺杂有硼、其他p型掺杂物质或它们的组合。
器件200还包括悬在n型器件区域240-1中的一对源极/漏极部件260A之间的半导体层215的堆叠件以及悬在p型器件区域240-2中的一对源极/漏极部件260B之间的另一半导体层215的堆叠件。位于n型器件区域240-1中的半导体层215的堆叠件用作用于n型GAA器件的晶体管沟道，并且位于p型器件区域240-2中的半导体层215的堆叠件用作用于p型GAA器件的晶体管沟道。因此，半导体层215也称为沟道层215。沟道层215暴露在由于去除其中的伪栅极而产生的栅极沟槽275中。沟道层215可以包括单晶硅。可选地，沟道层215可以包括锗、硅锗或另一合适的半导体材料。最初，作为半导体层堆叠件(包括沟道层215和不同材料的另一半导体层)的一部分形成沟道层215。使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺将半导体层堆叠件图案化为在衬底202之上突出的鳍形状。在形成栅极沟槽275之后，选择性蚀刻半导体层堆叠件以去除其他半导体层，从而剩下沟道层215悬在衬底202上方并且位于相应的源极/漏极部件260A、260B之间。
位于n型器件区域240-1中的沟道层215由间隙277A彼此分隔开并且与衬底202分隔开。位于p型器件区域240-2中的沟道层215由间隙277B彼此分隔开并且与衬底202分隔开。在位于n型栅极区域240-1中沿z方向的沟道层215之间限定间隔s1，并且在位于p型栅极区域240-2中沿z方向的沟道层215之间限定间隔s2。间隔s1和间隔s2分别与间隙277A和间隙277B的宽度对应。在所描述的实施例中，间隔s1约等于s2，但是本发明考虑了间隔s1与间隔s2不同的实施例。此外，位于n型栅极区域240-1中的沟道层215具有沿x方向的长度l1和沿y方向的宽度w1，并且位于p型栅极区域240-2中的沟道层215具有沿y方向的长度l2和沿x方向的宽度w2。在所描述的实施例中，长度l1约等于长度l2，并且宽度w1约等于宽度w2，但是本发明考虑了长度l1与长度l2不同和/或宽度w1与宽度w2不同的实施例。在一些实施例中，长度l1和/或长度l2为约10nm至约50nm。在一些实施例中，宽度w1和/或宽度w2为约4nm至约10nm。在一些实施例中，每个沟道层215具有纳米级尺寸，并且可以称为“纳米线”，其通常是指以允许金属栅极物理接触沟道层的至少两侧的方式悬挂的沟道层，并且在GAA晶体管中，将允许金属栅极物理接触沟道层的至少四侧(即，围绕沟道层)。在这样的实施例中，悬挂沟道层的垂直堆叠件可以称为纳米结构。在一些实施例中，沟道层215可以是圆柱形的(例如，纳米线)、矩形的(例如，纳米棒)、片形的(例如，纳米片)等，或具有其他合适的形状。
器件200还包括隔离部件230，以隔离各个区域，诸如各个掺杂区域204A和204B。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或它们的组合。隔离部件230可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。隔离部件230可以包括多层绝缘材料。
器件200还包括与源极/漏极部件260A、260B相邻的栅极间隔件247。栅极间隔件247可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。器件200还包括垂直位于相邻沟道层215之间并且与源极/漏极部件260A、260B相邻的内部间隔件255。内部间隔件255可以包括介电材料，包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件255包括低k介电材料。栅极间隔件247和内部间隔件255通过沉积(例如，CVD、PVD、ALD等)和蚀刻工艺(例如，干蚀刻)形成。在相对的栅极间隔件247和相对的内部间隔件255之间提供栅极沟槽275。
器件200还包括位于隔离部件230、外延源极/漏极部件260A、260B和栅极间隔件247上方的层间介电(ILD)层270。ILD层270可以通过沉积工艺(诸如CVD、可流动CVD(FCVD)或其他合适的方法)形成。FCVD工艺可以包括在器件200上方沉积可流动材料(诸如液体化合物)以及通过热退火和/或紫外线辐射处理将可流动材料转换为固体材料。ILD层270包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。ILD层270可以包括具有多种介电材料的多层结构。在一些实施例中，接触蚀刻停止层(CESL)(未示出)设置在ILD层270和隔离部件230、外延源极/漏极部件260A、260B以及栅极间隔件247之间。CESL包括与ILD层270不同的介电材料。例如，其中ILD层270包括低k介电材料，CESL包括硅和氮，诸如氮化硅或氮氧化硅。
在操作104中，方法100(图1A)在沟道层215周围形成栅极介电层279。转至图3A至图3D，在所描述的实施例中，栅极介电层279包括位于沟道层215上方的界面层280和位于界面层280上方的高k介电层282。为了进一步描述实施例，界面层280和高k介电层282部分填充间隙277A并且部分填充间隙277B。在一些实施例中，界面层280和/或高k介电层282也设置在衬底202、隔离部件230和/或栅极间隔件247上。界面层280包括介电材料，诸如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或它们的组合。高k介电层282包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiOTa2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数的介电材料，例如，介电常数大于氧化硅的介电常数(k≈3.9)。界面层280通过本文所描述的任何工艺形成，诸如热氧化、化学氧化、ALD、CVD、其他合适的工艺或它们的组合。在一些实施例中，界面层280具有约0.5nm至约3nm的厚度。高k介电层282通过本文所描述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或它们的组合。在一些实施例中，高k介电层282具有约1nm至约2nm的厚度。在可选实施例中，栅极介电层279可以包括额外的介电层，或者可以省略界面层280。
在操作106中，方法100(图1A)在栅极介电层279上方形成牺牲层(或伪硬掩模)284。转至图4A至图4D，在所描述的实施例中，牺牲层284部分填充栅极沟槽275，并且包裹(围绕)位于n型器件区域240-1和p型器件区域240-2中的沟道层215。可以通过本文所述的任何工艺(诸如ALD、CVD、PVD、其他合适的工艺或它们的组合)在栅极介电层279上沉积牺牲层284。牺牲层284的厚度配置为填充位于n型器件区域240-1中的相邻沟道层215之间的间隙277A的任何剩余部分和位于p型器件区域240-2中的相邻沟道层215之间的间隙277B的任何剩余部分，而不填充栅极沟槽275(即，间隙277A、277B的任何部分不被栅极介电层279填充)。在一些实施例中，牺牲层284的厚度为约0.5nm至约5nm。
牺牲层284包括与高k介电材料不同的材料，以在蚀刻工艺期间实现牺牲层284和高k介电层282之间的蚀刻选择性，从而使得可以最小限度(至不)蚀刻高k介电层282而选择性蚀刻牺牲层284。牺牲层284的材料也与n型功函金属层(诸如图9B中的n型功函金属层340)的材料不同，以在蚀刻工艺期间实现牺牲层284和n型功函层之间的蚀刻选择性，从而使得可以最小限度(至不)蚀刻n型功函层而选择性蚀刻牺牲层284，反之亦然。在一些实施例中，牺牲层284的材料也与位于n型功函金属层上方的钝化层(例如，图10B中位于n型功函金属层340上方的钝化层342)的材料不同，以在蚀刻工艺期间实现牺牲层284和钝化层之间的蚀刻选择性，从而使得可以最小限度(至不)蚀刻钝化层而选择性蚀刻牺牲层284，反之亦然。牺牲层284的材料也可以与低k介电材料不同，以在蚀刻工艺期间实现牺牲层284和低k介电材料(诸如ILD层270的低k介电材料)之间的蚀刻选择性，从而使得可以最小限度(至不)蚀刻ILD层270而选择性蚀刻牺牲层284。此外，牺牲层284的材料被设计为易于被湿蚀刻剂蚀刻。在一些实施例中，牺牲层284包括金属和氧(并且因此可以称为金属氧化物层)，诸如铝和氧(例如，AlOx或氧化铝(Al2O3))。在一些实施例中，牺牲层284包括氮化钛(TiN)或碳氧化硅(SiOC)。本发明内容考虑了牺牲层284，包括可以提供如本文所述的期望的蚀刻选择性的其他半导体材料和/或其他介电材料。
在操作108中，方法100(图1A)蚀刻并且部分去除牺牲层284。转至图5A至图5D，部分去除牺牲层284，并且牺牲层284的剩余部分变成位于n型器件区域240-1和p型器件区域240-2中的沟道层215之间以及沟道层215和衬底202之间的牺牲(伪)部件284’。为了方便起见，有时将牺牲(伪)部件284’称为牺牲(伪)层284。在一些实施例中，蚀刻工艺是湿蚀刻工艺，其使用相对于高k介电层282对牺牲层284具有高蚀刻选择性的蚀刻溶液。在一些实施例中，蚀刻溶液表现出约10至约100的蚀刻选择性(即，牺牲层284对蚀刻溶液的蚀刻速率与高k介电层282对蚀刻溶液的蚀刻速率的比率)。在一些实施例中，蚀刻选择性大于或等于100。
在一些实施例中，操作108中的湿蚀刻工艺实施基于NH4OH的湿蚀刻溶液。在一些实施例中，操作108中的湿蚀刻工艺实施数字蚀刻工艺，包括自限性氧化随后是氧化物去除工艺。例如，可以用HPM(HCl、H2O2和H2O的混合物)、H2O2或臭氧化去离子(DI)水(DI-O3)实施自限性氧化；并且氧化物去除工艺可以使用HCl、NH4OH、稀HF或其他合适的化学物质。控制蚀刻工艺的参数(诸如蚀刻温度、蚀刻溶液浓度、蚀刻时间、其他合适的湿蚀刻参数或它们的组合)以从沟道层215的侧壁和隔离部件230上方去除牺牲层284，而最小限度(至不)蚀刻高k介电层282。例如，调整蚀刻时间(即，将牺牲层284暴露于基于氨的湿蚀刻溶液多长时间)以沿沟道层215的侧壁以及沿高k介电层282的最顶部(即，设置在最顶部沟道层215的顶面上方的高k介电层282的部分)去除牺牲层284。为了进一步描述实例，进一步调整蚀刻时间以实现牺牲层284的横向蚀刻(例如，沿x方向和/或y方向)，直至牺牲部件284’的宽度(此处，沿x方向)小于沟道层215的宽度和栅极电介质的厚度的和(此处，界面层282的厚度和高k介电层284的厚度的和)。在一些实施例中，牺牲部件284’的宽度基本等于沟道层215的宽度。牺牲部件284’的侧壁因此相对于高k介电层282的侧壁沿x方向凹进距离d。在一些实施例中，距离d大于0，例如，约0.5nm至约5nm。在一些实施例中，侧壁相对于高k介电层282的侧壁沿x方向不凹进，从而使得距离d等于0。
然后，方法100(图1A)进入操作110、112和114，以从n型器件区域240-1中完全去除牺牲层284(即，牺牲部件284’)，同时将牺牲部件284’保持在p型器件区域240-2中。
转至图6A至图6D，在操作110中，方法100(图1A)形成具有一个或多个开口292的掩模(或蚀刻掩模)290。掩模290覆盖包括p型器件区域240-2的p型GAA晶体管区域，并且通过开口292暴露包括n型器件区域240-1的n型GAA晶体管区域。掩模290包括与牺牲部件284’的材料不同的材料，以在去除牺牲部件284’期间实现蚀刻选择性。例如，掩模290可以包括抗蚀剂材料(并且因此可以称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在一些实施例中，掩模290具有多层结构，诸如设置在抗反射涂层(ARC)层上方的抗蚀剂层。本发明考虑了用于掩模290的其他材料，只要在去除牺牲部件284’期间实现蚀刻选择性即可。在一些实施例中，操作110包括光刻工艺，包括在器件200上方形成抗蚀剂层(例如，通过旋涂)，实施预曝光烘烤工艺，使用光掩模实施曝光工艺，实施后曝光烘烤工艺以及在显影剂溶液中显影曝光的抗蚀剂层。在显影之后，图案化的抗蚀剂层(例如，图案化的掩模290)包括与光掩模对应的抗蚀剂图案，其中图案化的抗蚀剂层覆盖包括p型器件区域240-2的p型GAA晶体管区域，并且暴露包括n型器件区域240-1的n型GAA晶体管区域。可选地，可以由其他方法(诸如无掩模光刻、电子束写入、离子束写入或它们的组合)实施或代替曝光工艺。
转至图7A至图7D，在操作112中，方法100(图1A)通过掩模290的开口292蚀刻位于n型器件区域240-1中的牺牲部件284’。由掩模290保护p型器件区域240-2中的牺牲部件284’免于蚀刻工艺。蚀刻工艺完全去除n型器件区域240-1中的沟道层215之间以及沟道层215和衬底202之间的牺牲部件284’，从而暴露n型器件区域240-1中的栅极介电层279(包括高k介电层282)。蚀刻工艺实质上再获得或再形成n型器件区域240-1中的间隙277A的部分。在一些实施例中，蚀刻工艺是湿蚀刻工艺，其使用相对于高k介电层282对牺牲部件284’具有高蚀刻选择性的蚀刻溶液。在一些实施例中，蚀刻溶液表现出约10至约100的蚀刻选择性。在一些实施例中，蚀刻选择性大于或等于100。在一些实施例中，湿蚀刻工艺实施基于NH4OH的湿蚀刻溶液。控制蚀刻工艺的参数(诸如蚀刻温度、蚀刻溶液浓度、蚀刻时间、其他合适的湿蚀刻参数或它们的组合)以确保完全去除n型器件区域240-1中的牺牲部件284’。例如，调整蚀刻时间(即，将牺牲部件284’暴露于基于氨的湿蚀刻溶液多长时间)以完全去除牺牲部件284’而最小限度(至不)蚀刻高k介电层282。在一些实施例中，蚀刻溶液相对于掩模290对牺牲部件284’具有蚀刻选择性。在一些实施例中，蚀刻工艺部分蚀刻掩模290。
在蚀刻工艺之后，例如，在方法100的操作114中，通过抗蚀剂剥离工艺或其他合适的工艺去除掩模290(图1A)。转至图8A至图8D，牺牲部件284’仍然保留在p型器件区域240-2中的沟道层215之间以及沟道层215和衬底202之间，而没有保留在n型器件区域240-1中。
转至图9A至图9D，在操作116中，方法100(图1A)在栅极介电层279(在该实施例中包括层280和282)上方和牺牲部件284’上方形成n型功函金属层340。具体地，n型功函金属层340包裹(围绕)n型器件区域240-1中的每个沟道层215。在p型器件区域240-2中，由于牺牲部件284’，所以n型功函金属层340不包裹任何沟道层215。此外，在图9B和图9C所描述的实施例中，n型功函金属层340的厚度设计为使得其不完全填充n型器件区域240-1中的相邻沟道层215之间以及沟道层215和衬底202之间的间隙277A。这允许n型器件区域240-1中的每个沟道层215被相同厚度的n型功函金属层340围绕，从而提高了沟道层215间的Vt的均匀性。在图9B-1所描述的可选实施例中，n型功函金属层340的厚度设计为使得其完全填充n型器件区域240-1中的相邻沟道层215之间以及沟道层215和衬底202之间的间隙277A。在一些实施例中，n型功函金属层340具有约1nm至约5nm的厚度，诸如约2nm至约4nm。n型功函金属层340包括任何合适的n型功函材料，诸如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函材料或它们的组合。在所描述的实施例中，n型功函金属层340包括铝。例如，n型功函金属层340包括TiAl、TiAlC、TaAlC、TiSiAlC或TiAlC和TiN的双层。可以使用另一合适的沉积工艺(诸如CVD、PVD、ALD、其他沉积工艺或它们的组合)形成n型功函金属层340。
转至图10A至图10D，在操作118中，方法100(图1A)在n型功函金属层340上方形成钝化层342。具体地，在图10B所描述的实施例中，钝化层342包裹(围绕)沟道层215中的每个，并且填充n型器件区域240-1中的相邻沟道层215之间以及沟道层215和衬底202之间的间隙277A中的剩余间隔。选择钝化层342的材料以例如通过防止材料扩散至n型功函金属层340中来保护n型功函金属层340。此外，其还防止材料(尤其是铝)从n型功函金属层340扩散出来。这稳定了n型功函金属层340，并且确保了位于n型器件区域240-1中的沟道层215间的Vt均匀性。更进一步，钝化层342的材料对如先前所讨论的牺牲部件284’具有高蚀刻选择性。在一些实施例中，钝化层342包括半导体材料、介电材料、半导体材料和介电材料的双层或其他合适的材料。例如，钝化层342可以包括硅层(诸如多晶硅或非晶硅)、二氧化硅层、具有硅层和二氧化硅层的双层、氧化铝层或其他合适的材料。钝化层342在栅极沟槽275的侧壁上以及在n型功函金属层340上方沉积为具有基本均匀的厚度。钝化层342可以具有约1nm至2nm的厚度。在实施例中，原位(即，在相同工艺室中或在相同集群工具中)形成钝化层342和n型功函金属层340。
在n型功函金属层340完全填充n型器件区域240-1中的相邻沟道层215之间以及沟道层215和衬底202之间的间隙277A的可选实施例中，在n型功函金属层340上方沉积钝化层342，并且不包裹沟道层215中的每个，如图10B-1中所示。然而，与图10B-1的实施例相比，具有包裹位于n型器件区域240-1(例如，图10B)中的沟道层215中的每个的钝化层342通常提高了沟道层215间(基本上，每个沟道层215以约相同的阈值电压导通/截止)的Vt均匀性。在一些实施例中，方法100省略了操作118并且在n型功函金属层340上方不形成钝化层342(例如，如图18D中所示)。然而，与省略钝化层342的实施例相比，具有钝化层342通常提高了位于n型器件区域240-1中的沟道层215间的Vt均匀性。
然后，方法100(图1A)进入操作120、122、124、126和128，以从p型器件区域240-2去除钝化层342、n型功函金属层340和牺牲部件284’。
转至图11A至图11D，在操作120中，方法100(图1B)形成具有一个或多个开口346的掩模(或蚀刻掩模)345。掩模345覆盖包括n型器件区域240-1的n型GAA晶体管区域，并且通过开口346暴露包括p型器件区域240-2的p型GAA晶体管区域。掩模345包括与牺牲部件284’、钝化层342和n型功函金属层340的相应的材料不同的材料，以在去除层284’、342和340期间实现蚀刻选择性。例如，掩模345可以包括抗蚀剂材料(并且因此可以称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在一些实施例中，掩模345具有多层结构，诸如设置在抗反射涂层(ARC)层上方的抗蚀剂层。本发明考虑了用于掩模345的其他材料，只要在在去除如上所讨论的层284’、340和342期间实现蚀刻选择性即可。在一些实施例中，操作120包括光刻工艺，包括在器件200上方形成抗蚀剂层(例如，通过旋涂)，实施预曝光烘烤工艺，使用光掩模实施曝光工艺，实施后曝光烘烤工艺以及在显影剂溶液中显影曝光的抗蚀剂层。在显影之后，图案化的抗蚀剂层(例如，图案化的掩模345)包括与光掩模对应的抗蚀剂图案，其中图案化的抗蚀剂层覆盖包括n型器件区域240-1的n型GAA晶体管区域并且暴露包括p型器件区域240-2的p型GAA晶体管区域。可选地，可以由其他方法(诸如无掩模光刻、电子束写入、离子束写入或它们的组合)实施或代替曝光工艺。
转至图12A至图12D，在操作122中，方法100(图1B)使用一个或多个蚀刻工艺通过开口346从p型器件区域去除钝化层342。例如，操作122可以实施干蚀刻工艺、湿蚀刻工艺或它们的组合。调整蚀刻剂以去除钝化层342的材料，但是不(或不显著)蚀刻掩模345。
转至图13A至图13D，在操作124中，方法100(图1B)使用一个或多个蚀刻工艺通过开口346从p型器件区域去除n型功函金属层340。例如，操作124可以实施干蚀刻工艺、湿蚀刻工艺或它们的组合。调整蚀刻剂以去除n型功函金属层340的材料，但是不(或不显著)蚀刻掩模345。
对于操作122和124，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。此外，湿蚀刻工艺可以包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂中蚀刻。
在一些实施例中，可以将操作122和124组合成蚀刻钝化层342和n型功函金属层340的一个蚀刻工艺。此外，控制操作122和124，使得最小限度或没有横向过蚀刻位于掩模345下面的钝化层342和n型功函金属层340。由于操作122和124，在栅极沟槽275中并且通过位于p型器件区域240-2中的开口346暴露栅极介电层279(包括高k介电层282和界面层280)和牺牲部件284’。
转至图14A至图14D，在操作126中，方法100(图1B)通过开口346从p型器件区域240-2去除牺牲部件284’。操作126可以使用与操作112中使用的蚀刻工艺相同的蚀刻工艺。可选地，操作126可以使用与操作112中使用的蚀刻工艺不同的蚀刻工艺。蚀刻工艺完全去除位于p型器件区域240-2中的沟道层215之间以及沟道层215和衬底202之间的牺牲部件284’，从而在p型器件区域240-2中暴露栅极介电层279(其包括高k介电层282)。蚀刻工艺实质上再获得或再形成p型器件区域240-2中的间隙277B的部分。如图14B和图14D所描述，间隙277B再出现在p型器件区域240-2中的相邻沟道层215之间以及沟道层215和衬底202之间。在一些实施例中，蚀刻工艺是湿蚀刻工艺，使用相对于高k介电层282对牺牲部件284’具有高蚀刻选择性的蚀刻溶液。在一些实施例中，蚀刻溶液表现出约10至约100的蚀刻选择性。在一些实施例中，蚀刻选择性大于或等于100。在一些实施例中，湿蚀刻工艺实施基于NH4OH的湿蚀刻溶液。控制蚀刻工艺的参数(诸如蚀刻温度、蚀刻溶液浓度、蚀刻时间、其他合适的湿蚀刻参数或它们的组合)以确保完全去除p型器件区域240-2中的牺牲部件284’。例如，调整蚀刻时间(即，将牺牲部件284’暴露于基于氨的湿蚀刻溶液多长时间)以完全去除牺牲部件284’而最小限度(至不)蚀刻高k介电层282。在一些实施例中，蚀刻溶液相对于掩模345对牺牲部件284’还具有蚀刻选择性。
此外，控制操作126，使得最小限度或没有横向过蚀刻位于掩模345下面的钝化层342和n型功函金属层340。在一些实施例中，位于掩模345下面的钝化层342和n型功函金属层340的横向凹槽为5nm或更小。无论如何，钝化层342和n型功函金属层340的端部仍然保留在隔离部件230的顶部正上方。与其中用n型功函金属层而不是牺牲部件284’填充间隙277B的方法相比，本实施例能够减小位于掩模345下面的钝化层342和n型功函金属层340的横向凹槽，因为功函金属层通常比牺牲部件284’的材料难以蚀刻。此外，本实施例在间隙277B中不留下任何n型功函金属层的残留物。n型功函金属层的残留物通常包含铝，并且会扩散至随后沉积至间隙277B中的p型功函金属层中。没有这样的残留物提高了p型GAA器件中的Vt均匀性。
在蚀刻工艺之后，例如在方法100(图1B)的操作128中通过抗蚀剂剥离工艺或其他合适的工艺去除掩模345。转至图15A至图15D，在p型器件区域240-2中，在栅极沟槽275中暴露栅极介电层279，并且间隙277B出现在相邻的沟道层215之间以及在沟道层215和衬底202之间。在n型器件区域240-1中，在栅极沟槽275中暴露n型功函金属层340和钝化层342。此外，n型功函金属层340和钝化层342包裹(围绕)沟道层215，并且填充在相邻沟道层215之间以及沟道215和衬底202之间的间隔中。
转至图16A至图16D，在操作130中，方法100(图1B)在p型器件区域240-2中的栅极介电层279(在这个实施例中包括层280和282)上方以及在n型器件区域240-1中的n型功函金属层340和钝化层342上方形成p型功函金属层300。具体地，p型功函金属层300包裹(围绕)位于p型器件区域240-2中的每个沟道层215，并且填充相邻沟道层215之间以及沟道层215和衬底202之间的间隙277B的任何剩余部分。在n型器件区域240-1中，由于n型功函金属层340和钝化层342已经填充间隙277A，所以仅在栅极沟槽275的底部和侧壁表面上以及n型功函金属层340和钝化层342的顶面和侧表面上沉积p型功函金属层300。在一些实施例中，p型功函金属层300具有约2nm至约5nm的厚度。p型功函金属层300包括任何合适的p型功函材料，诸如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功函材料或它们的组合。在所描述的实施例中，p型功函金属层300包括钛和氮，诸如TiN。可以使用任何合适的沉积工艺(诸如CVD、PVD、ALD或它们的组合)形成p型功函金属层300。图16B示出了位于n型和p型器件区域的边界处的隔离部件230之上的p型功函金属层300的阶梯301。阶梯301的高度(从位于n型器件区域240-1中的阶梯301的上表面至位于p型器件区域240-2中的阶梯301的上表面的距离)约等于n型功函金属层340的厚度(约1nm至5nm，诸如从2nm至4nm)和钝化层342的厚度(约1nm至2nm)。
转至图17A至图17D，在操作132中，方法100(图1B)在n型器件区域240-1和p型器件区域240-2中的p型功函层300上方形成块状金属层350。例如，CVD工艺或PVD工艺沉积块状金属层350，从而使得其填充栅极沟槽275的任何剩余部分。块状金属层350包括合适的导电材料，诸如Al、W和/或Cu。块状金属层350可以额外或共同包括其他金属、金属氧化物、金属氮化物、其他合适的材料或它们的组合。在一些实施方式中，在形成块状金属层350之前，在p型功函层300上方可选地(例如，通过ALD)形成钝化层(或阻挡层)352(例如，图18B中所示)，从而使得块状金属层350设置在阻挡层上。钝化层352可以具有基本均匀的厚度，并且包括阻挡和/或减小栅极层(诸如块状金属层350和p型功函金属层300)之间的扩散的材料。在一些实施例中，省略操作132，并且在器件200中不沉积并且省略块状金属层350。
在沉积块状金属层350之后，然后可以实施平坦化工艺以从器件200去除过量的栅极材料。例如，实施CMP工艺直至(暴露)ILD层270的顶面。在所描述的实施例中，因此，器件200配置为具有两个不同的金属栅极部分(位于n型器件区域240-1中的n金属栅极360A和位于p型器件区域240-2中的p金属栅极360B)。栅极360A和360B的顶面与ILD层270的顶面基本平坦。n金属栅极360A包括栅极介电层279(例如，包括界面层280和高k介电层282)和栅电极(例如，包括n型功函金属层340、钝化层342、p型功函金属层300和块状金属层350)。p金属栅极360B包括栅极介电层279(例如，包括界面层280和高k介电层282)和栅电极(例如，包括p型功函金属层300和块状金属层350)。因此，器件200包括：n型GAA晶体管，具有包裹相应的沟道层215并且设置在相应的外延源极/漏极部件260A之间的金属栅极360A；以及p型GAA晶体管，具有包裹相应的沟道层215并且设置在相应的外延源极/漏极部件260B之间的金属栅极360B。
图18A至图18D示出了沿图17A的B-B’线的器件200的各个实施例。图18A还示出了位于n型器件区域240-1和p型器件区域240-2中的各个层215、280、282、340、342和300，如上所讨论，例如，参考图16B。图18B示出了图18A中所示的相同结构，并且还示出了位于p型功函金属层300和块状金属层350之间的块状金属层350和钝化层352。钝化层352可以包括与钝化层342相同或类似的材料。在图18B所描述的实施例中，形成钝化层352以包裹(或围绕)p型器件区域240-2中的每个沟道层215。在可选实施例中(未示出)，p型功函金属层300完全填充相邻沟道层215之间以及沟道层215和衬底202(诸如图16B中所示)之间的任何间隙，并且在p型功函金属层300上方形成钝化层352，但是不包裹沟道层215。
图18C示出了其中n型功函金属层340完全填充n型器件区域240-1中的相邻沟道层215之间以及沟道层215和衬底202之间的任何间隙的实施例。因此，在n型功函金属层340上方形成钝化层342，但是不包裹沟道层215。图18D示出了其中在器件200中省略钝化层342的实施例。图18D的其他方面与图18C的那些相同。
图19A至图19B更详细示出了沿图17A的C-C’线的器件200的各个实施例。图19A是图17C中所示实施例的局部视图。参考图19A，沟道层215悬在一对源极/漏极部件260A之间并且连接至该对源极/漏极部件260A。内部间隔件255垂直设置在沟道层215之间，并且横向设置在源极/漏极部件260A和n金属栅极360A(包括界面层280、高k介电层282的、n型功函金属层340和钝化层342)之间。层280、282、340和342共同填充两个沟道层215之间的间隔。在图19B所描述的实施例中，省略了钝化层342，并且层280、282和340共同填充两个沟道层215之间的间隔。图19B所示的实施例对应于图18C中所示的实施例。图19C更详细示出了沿图17A的D-D’线的器件200的实施例。图19C是图17D中所示实施例的局部视图。参考图19C，沟道层215悬在一对源极/漏极部件260B之间并且连接至该对源极/漏极部件260B。内部间隔件255垂直设置在沟道层215之间，并且横向设置在源极/漏极部件260B和p金属栅极360B(包括界面层280、高k介电层282和p型功函金属层300)之间。层280、282和300共同填充两个沟道层215之间的间隔。
方法100(图1B)可以在操作134中实施进一步制造步骤。例如，可以形成各个接触件以促进n型GAA晶体管和p型GAA晶体管的操作。例如，可以在衬底202上方(具体地，在ILD层270和栅极结构360A、360B上方)形成类似于ILD层270和/或CESL层的一个或多个ILD层。然后可以在ILD层270和/或设置在ILD层270上方的ILD层中形成接触件。例如，接触件分别与n型GAA晶体管和p型GAA晶体管(具体地，外延源极/漏极部件260A、260B)的栅极结构360A、360B以及源极/漏极区域电和/或物理耦接。接触件包括导电材料，诸如金属。金属包括铝、铝合金(诸如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他合适的金属或它们的组合。金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。在一些实施方式中，设置在ILD层270和接触件(例如，延伸穿过ILD层270和/或其他ILD层)上方的ILD层是多层互连部件的部分。
虽然不旨在进行限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了用于图案化用于CMOS器件的n型金属栅极和p型金属栅极的工艺。工艺形成填充相邻沟道层之间的间隙以及沟道层和衬底之间的间隙的牺牲部件。然后，在沉积p型功函金属层之前，其沉积并且图案化n型功函金属层。其防止n型功函金属层中的金属扩散至p型功函金属层中并且影响p型器件的阈值电压。本实施例可以容易地集成至现有的CMOS制造工艺中。
在一个示例性方面，本发明针对方法。方法包括：提供具有p型区域和n型区域的结构，p型区域具有第一沟道层，n型区域具有第二沟道层。方法还包括：在第一沟道层周围和第二沟道层周围形成栅极介电层，并且在p型区域和n型区域中的栅极介电层周围形成牺牲层，其中，牺牲层在第一沟道层之间的间隔中合并，并且在第二沟道层之间的间隔中合并。方法还包括：蚀刻牺牲层，从而使得仅牺牲层的位于第一沟道层之间的间隔中和第二沟道层之间的间隔中的部分保留；形成覆盖p型区域并且暴露n型区域的第一掩模；利用位于适当位置的第一掩模，从n型区域去除牺牲层；以及去除第一掩模。在去除第一掩模之后，方法还包括：在n型区域中的栅极介电层周围和在p型区域中的栅极介电层和牺牲层上方形成n型功函金属层。
在一些实施例中，方法还包括：在形成n型功函金属层之后，形成覆盖n型区域并且暴露p型区域的第二掩模，以及利用位于适当位置的第二掩模，从p型区域去除n型功函金属层，并且从p型区域去除牺牲层。方法还包括：去除第二掩模，以及在n型区域中的n型功函金属层上方和在p型区域中的栅极介电层周围形成p型功函金属层。在进一步实施例中，方法还包括：在n型区域和p型区域中的p型功函金属层上方形成栅电极。在另一进一步实施例中，方法还包括：在形成n型功函金属层之后，在n型区域和p型区域中的n型功函金属层上方形成钝化层，以及在从p型区域去除n型功函金属层之前或同时，从p型区域去除钝化层。在一些实施例中，钝化层包括氧化铝层、硅层、二氧化硅层或位于硅层上方的二氧化硅层。在一些实施例中，钝化层在第二沟道层之间的间隔中合并。
在方法的一些实施例中，栅极介电层包括界面层和位于界面层上方的高k介电层。在方法的一些实施例中，牺牲层包括氧化铝、氮化钛或碳氧化硅。在方法的一些实施例中，n型功函金属层包括TiAlC、TiAl、TiC、TaAlC、TiSiAlC或TiAlC和TiN的双层。
在另一示例性方面，本发明针对方法。方法包括：提供具有位于p型区域中的第一沟道层和位于n型区域中的第二沟道层的结构；在第一沟道层周围和第二沟道层周围形成高k介电层；在p型区域和n型区域中的高k介电层周围形成牺牲层，其中，牺牲层在第一沟道层之间的间隔中合并，并且在第二沟道层之间的间隔中合并；蚀刻牺牲层，从而使得仅牺牲层的位于第一沟道层之间的间隔中和第二沟道层之间的间隔中的部分保留；以及形成覆盖p型区域并且暴露n型区域的第一掩模。方法还包括：从n型区域去除牺牲层；去除第一掩模；在n型区域中的高k介电层周围以及在p型区域中的高k介电层和牺牲层上方形成n型功函金属层；以及在n型区域和p型区域中的n型功函金属层上方形成钝化层，其中，钝化层在第二沟道层之间的间隔中合并。
在方法的一些实施例中，n型功函金属层包括TiAlC、TiAl、TiC、TaAlC、TiSiAlC或TiAlC和TiN的双层。在进一步实施例中，钝化层包括硅层、二氧化硅层或位于硅层上方的二氧化硅层。在方法的一些实施例中，牺牲层包括氧化铝或氮化钛或碳氧化硅。
在一些实施例中，方法还包括：在形成钝化层之后，形成覆盖n型区域并且暴露p型区域的第二掩模；从p型区域去除钝化层、n型功函金属层和牺牲层；去除第二掩模；以及在n型区域中的n型功函金属层上方和在p型区域中的高k介电层周围形成p型功函金属层。
在一些实施例中，方法还包括：在形成高k介电层之前，在第一沟道层周围和在第二沟道层周围形成界面层，其中，在界面层周围形成高k介电层。
在又一示例性方面，本发明针对器件，包括：衬底，具有p型区域和n型区域；第一沟道层，位于p型区域上方；以及第二沟道层，位于n型区域上方；栅极介电层，位于第一沟道层周围和位于第二沟道层周围；n型功函金属层，位于第二沟道层周围的栅极介电层周围，其中，n型功函金属层不设置在第一沟道层周围的栅极介电层上方；以及p型功函金属层，位于第一沟道层周围的栅极介电层周围并且位于n型功函金属层上方。
在一些实施例中，器件还包括：钝化层，位于n型功函金属层和p型功函金属层之间，其中，钝化层在位于第二沟道层之间的间隔中合并。在进一步实施例中，钝化层包括氧化铝层、硅层、二氧化硅层或位于硅层上方的二氧化硅层。
在器件的一些实施例中，p型功函金属层在第一沟道层之间的间隔中合并。在器件的一些实施例中，n型功函金属层在第二沟道层之间的间隔中合并。
本申请的一些实施例提供了一种形成半导体器件的方法，包括：提供具有p型区域和n型区域的结构，所述p型区域具有第一沟道层，所述n型区域具有第二沟道层；在所述第一沟道层周围和所述第二沟道层周围形成栅极介电层；在所述p型区域和所述n型区域中的所述栅极介电层周围形成牺牲层，其中，所述牺牲层在所述第一沟道层之间的间隔中合并，并且在所述第二沟道层之间的间隔中合并；蚀刻所述牺牲层，从而使得仅所述牺牲层的位于所述第一沟道层之间的间隔中和所述第二沟道层之间的间隔中的部分保留；形成覆盖所述p型区域并且暴露所述n型区域的第一掩模；利用位于适当位置的所述第一掩模，从所述n型区域去除所述牺牲层；去除所述第一掩模；以及在去除所述第一掩模之后，在所述n型区域中的所述栅极介电层周围和在所述p型区域中的所述栅极介电层和所述牺牲层上方形成n型功函金属层。在一些实施例中，该方法还包括：在形成所述n型功函金属层之后，形成覆盖所述n型区域并且暴露所述p型区域的第二掩模；利用位于适当位置的所述第二掩模，从所述p型区域去除所述n型功函金属层；利用位于适当位置的所述第二掩模，从所述p型区域去除所述牺牲层；去除所述第二掩模；以及在去除所述第二掩模之后，在所述n型区域中的所述n型功函金属层上方和在所述p型区域中的所述栅极介电层周围形成p型功函金属层。在一些实施例中，该方法还包括：在所述n型区域和所述p型区域中的所述p型功函金属层上方形成栅电极。在一些实施例中，该方法还包括：在形成所述n型功函金属层之后，在所述n型区域和所述所述p型区域中的所述n型功函金属层上方形成钝化层；以及在从所述p型区域去除所述n型功函金属层之前或同时，从所述p型区域去除所述钝化层。在一些实施例中，所述钝化层包括氧化铝层、硅层、二氧化硅层或位于硅层上方的二氧化硅层。在一些实施例中，所述钝化层在所述第二沟道层之间的间隔中合并。在一些实施例中，所述栅极介电层包括界面层和位于所述界面层上方的高k介电层。在一些实施例中，所述牺牲层包括氧化铝、氮化钛或碳氧化硅。在一些实施例中，所述n型功函金属层包括TiAlC、TiAl、TiC、TaAlC、TiSiAlC或TiAlC和TiN的双层。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：提供具有位于p型区域中的第一沟道层和位于n型区域中的第二沟道层的结构；在所述第一沟道层周围和所述第二沟道层周围形成高k介电层；在所述p型区域和所述n型区域中的所述高k介电层周围形成牺牲层，其中，所述牺牲层在所述第一沟道层之间的间隔中合并，并且在所述第二沟道层之间的间隔中合并；蚀刻所述牺牲层，从而使得仅所述牺牲层的位于所述第一沟道层之间的间隔中和所述第二沟道层之间的间隔中的部分保留；形成覆盖所述p型区域并且暴露所述n型区域的第一掩模；利用位于适当位置的所述第一掩模，从所述n型区域去除所述牺牲层；去除所述第一掩模；在去除所述第一掩模之后，在所述n型区域中的所述高k介电层周围以及在所述p型区域中的所述高k介电层和所述牺牲层上方形成n型功函金属层；以及在所述n型区域和所述p型区域中的所述n型功函金属层上方形成钝化层，其中，所述钝化层在所述第二沟道层之间的间隔中合并。在一些实施例中，所述n型功函金属层包括TiAlC、TiAl、TiC、TaAlC、TiSiAlC或TiAlC和TiN的双层。在一些实施例中，所述钝化层包括硅层、二氧化硅层或位于硅层上方的二氧化硅层。在一些实施例中，该方法还包括：在形成所述钝化层之后，形成覆盖所述n型区域并且暴露所述p型区域的第二掩模；利用位于适当位置的所述第二掩模，从所述p型区域去除所述钝化层、所述n型功函金属层和所述牺牲层；去除所述第二掩模；以及在去除所述第二掩模之后，在所述n型区域中的所述n型功函金属层上方和在所述p型区域中的所述高k介电层周围形成p型功函金属层。在一些实施例中，所述牺牲层包括氧化铝或氮化钛或碳氧化硅。在一些实施例中，该方法还包括：在形成所述高k介电层之前，在所述第一沟道层周围并且在所述第二沟道层周围形成界面层，其中，所述高k介电层形成在所述界面层周围。
本申请的又一些实施例提供了一种半导体器件，包括：衬底，具有p型区域和n型区域；第一沟道层和第二沟道层，所述第一沟道层位于所述p型区域上方，所述第二沟道层位于所述n型区域上方；栅极介电层，位于所述第一沟道层周围和位于所述第二沟道层周围；n型功函金属层，位于所述第二沟道层周围的所述栅极介电层周围，其中，所述n型功函金属层不设置在所述第一沟道层周围的所述栅极介电层上方；以及p型功函金属层，位于所述第一沟道层周围的所述栅极介电层周围并且位于所述n型功函金属层上方。在一些实施例中，该半导体器件还包括：钝化层，位于所述n型功函金属层和所述p型功函金属层之间，其中，所述钝化层在所述第二沟道层之间的间隔中合并。在一些实施例中，所述钝化层包括氧化铝层、硅层、二氧化硅层或位于硅层上方的二氧化硅层。在一些实施例中，所述p型功函金属层在所述第一沟道层之间的间隔中合并。在一些实施例中，所述n型功函金属层在所述第二沟道层之间的间隔中合并。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
提供具有p型区域和n型区域的结构，所述p型区域具有第一沟道层，所述n型区域具有第二沟道层；
在所述第一沟道层周围和所述第二沟道层周围形成栅极介电层；
在所述p型区域和所述n型区域中的所述栅极介电层周围形成牺牲层，其中，所述牺牲层在所述第一沟道层之间的间隔中合并，并且在所述第二沟道层之间的间隔中合并；
蚀刻所述牺牲层，从而使得仅所述牺牲层的位于所述第一沟道层之间的间隔中和所述第二沟道层之间的间隔中的部分保留；
形成覆盖所述p型区域并且暴露所述n型区域的第一掩模；
利用位于适当位置的所述第一掩模，从所述n型区域去除所述牺牲层；
去除所述第一掩模；以及
在去除所述第一掩模之后，在所述n型区域中的所述栅极介电层周围和在所述p型区域中的所述栅极介电层和所述牺牲层上方形成n型功函金属层。
2.根据权利要求1所述的方法，还包括：
在形成所述n型功函金属层之后，形成覆盖所述n型区域并且暴露所述p型区域的第二掩模；
利用位于适当位置的所述第二掩模，从所述p型区域去除所述n型功函金属层；
利用位于适当位置的所述第二掩模，从所述p型区域去除所述牺牲层；
去除所述第二掩模；以及
在去除所述第二掩模之后，在所述n型区域中的所述n型功函金属层上方和在所述p型区域中的所述栅极介电层周围形成p型功函金属层。
3.根据权利要求2所述的方法，还包括：
在所述n型区域和所述p型区域中的所述p型功函金属层上方形成栅电极。
4.根据权利要求2所述的方法，还包括：
在形成所述n型功函金属层之后，在所述n型区域和所述所述p型区域中的所述n型功函金属层上方形成钝化层；以及
在从所述p型区域去除所述n型功函金属层之前或同时，从所述p型区域去除所述钝化层。
5.根据权利要求4所述的方法，其中，所述钝化层包括氧化铝层、硅层、二氧化硅层或位于硅层上方的二氧化硅层。
6.根据权利要求4所述的方法，其中，所述钝化层在所述第二沟道层之间的间隔中合并。
7.根据权利要求1所述的方法，其中，所述栅极介电层包括界面层和位于所述界面层上方的高k介电层。
8.根据权利要求1所述的方法，其中，所述牺牲层包括氧化铝、氮化钛或碳氧化硅。
9.一种形成半导体器件的方法，包括：
提供具有位于p型区域中的第一沟道层和位于n型区域中的第二沟道层的结构；
在所述第一沟道层周围和所述第二沟道层周围形成高k介电层；
在所述p型区域和所述n型区域中的所述高k介电层周围形成牺牲层，其中，所述牺牲层在所述第一沟道层之间的间隔中合并，并且在所述第二沟道层之间的间隔中合并；
蚀刻所述牺牲层，从而使得仅所述牺牲层的位于所述第一沟道层之间的间隔中和所述第二沟道层之间的间隔中的部分保留；
形成覆盖所述p型区域并且暴露所述n型区域的第一掩模；
利用位于适当位置的所述第一掩模，从所述n型区域去除所述牺牲层；
去除所述第一掩模；
在去除所述第一掩模之后，在所述n型区域中的所述高k介电层周围以及在所述p型区域中的所述高k介电层和所述牺牲层上方形成n型功函金属层；以及
在所述n型区域和所述p型区域中的所述n型功函金属层上方形成钝化层，其中，所述钝化层在所述第二沟道层之间的间隔中合并。
10.一种半导体器件，包括：
衬底，具有p型区域和n型区域；
第一沟道层和第二沟道层，所述第一沟道层位于所述p型区域上方，所述第二沟道层位于所述n型区域上方；
栅极介电层，位于所述第一沟道层周围和位于所述第二沟道层周围；
n型功函金属层，位于所述第二沟道层周围的所述栅极介电层周围，其中，所述n型功函金属层不设置在所述第一沟道层周围的所述栅极介电层上方；以及
p型功函金属层，位于所述第一沟道层周围的所述栅极介电层周围并且位于所述n型功函金属层上方。
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