TWI783439B - 半導體裝置及其形成方法 - Google Patents

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徐崇威
余佳霓
江國誠
王志豪
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Abstract

一種形成半導體裝置的方法，包括：提供第一通道層以及第二通道層，分別在p型區域以及n型區域中；在第一以及第二通道層周圍形成閘極介電層；在閘極介電層周圍形成犧牲層。犧牲層在第一通道層之間的間隙中合併以及在第二通道層之間的間隙中合併。方法更包括：蝕刻犧牲層，使得僅保留在第一通道層之間的間隙中以及在第二通道層之間的間隙中的部份犧牲層；形成遮罩覆蓋p型區域並且露出n型區域；從n型區域去除犧牲層；去除遮罩；以及在n型區域中的閘極介電層周圍以及在p型區域中的閘極介電層和犧牲層上形成n型功函數金屬層。

Description

半導體裝置及其形成方法
本發明實施例係有關於一種半導體裝置的形成方法，且特別關於一種多閘極裝置的形成方法。
電子產業對更小以及更快速的電子裝置的需求不斷增長，這些裝置可以同時支援更多數量日益複合以及複雜的功能。為了滿足這些需求，積體電路（IC）產業具有製造低成本、高性能以及低功耗IC的趨勢。迄今為止，通過減小IC尺寸（例如，最小的IC部件尺寸），在很大程度上實現了這些目標，從而提高生產效率並降低相關成本。然而，這種微縮化也增加IC製造製程的複雜性。因此，要實現IC裝置及其性能的持續進步，需要IC製造製程及技術方面的相似進步。
最近已經引入多閘極裝置以改善閘極控制。已經發現多閘極裝置可以增加閘極-通道耦合（gate-channel coupling）、減小關閉狀態電流（OFF-state current）及/或減小短通道效應（short-channel effects, SCEs）。一種多閘極裝置為全繞式閘極（gate-all-around, GAA）裝置，其包括可以部分地或完全地延伸圍繞通道區的閘極結構，以提供對通道區至少兩側的存取。GAA裝置可實現IC技術的大規模縮縮化、維持閘極控制並降低SCE，同時與常規IC製造製程無縫地整合。隨著GAA裝置不斷微縮化，在製造GAA裝置的閘極結構時面臨挑戰，上述GAA裝置包括一個與p型金屬閘極共享邊界的n型金屬閘極，已經發現面臨的挑戰包括降低GAA裝置的性能以及增加GAA製程的複雜性。因此，儘管現有的GAA裝置和用於製造這種裝置的方法通常已經足以滿足其預期目的，但是它們並非在全部的方面都令人滿意。
本發明一些實施例提供一種形成半導體裝置的方法，包括：提供結構，上述結構包括p型區域以及n型區域，p型區域具有第一通道層，n型區域具有第二通道層；在第一通道層以及第二通道層周圍形成閘極介電層；在p型區域以及n型區域中的閘極介電層周圍形成犧牲層，其中犧牲層在第一通道層之間的間隙中合併以及在第二通道層之間的間隙中合併；蝕刻犧牲層，使得僅保留在第一通道層之間的間隙中以及在第二通道層之間的間隙中的部份犧牲層；形成第一遮罩覆蓋p型區域，並且露出n型區域；在具有第一遮罩的情況下，從n型區域去除犧牲層；去除第一遮罩；以及在去除第一遮罩之後，在n型區域中的閘極介電層周圍以及在p型區域中的閘極介電層和犧牲層上形成n型功函數金屬層。
本發明另一些實施例提供一種形成半導體裝置的方法，包括：提供結構，上述結構具有在p型區域的第一通道層以及在n型區域的第二通道層；在第一通道層以及第二通道層周圍形成高介電常數介電層；在p型區域以及n型區域中的高介電常數介電層周圍形成犧牲層，其中犧牲層在第一通道層之間的間隙中以及在第二通道層之間的間隙中合併；蝕刻犧牲層，使得僅保留在第一通道層之間的間隙中以及在第二通道層之間的間隙中的部份犧牲層；形成第一遮罩覆蓋p型區域，並且露出n型區域；在具有第一遮罩的情況下，從n型區域去除犧牲層；去除第一遮罩；在去除第一遮罩之後，在n型區域中的高介電常數介電層周圍以及在p型區域中的高介電常數介電層和犧牲層上形成n型功函數金屬層；以及在n型區域以及p型區域中的n型功函數金屬層上形成保護層，其中保護層在第二通道層之間的間隙中合併。
本發明又一些實施例提供一種半導體裝置，包括：基板，上述基板具有p型區域以及n型區域；第一通道層，在p型區域上，以及第二通道層，在n型區域上；閘極介電層，在第一通道層以及第二通道層周圍；n型功函數金屬層，在第二通道層周圍的閘極介電層周圍，其中n型功函數金屬層未設置在第一通道層周圍的閘極介電層上；以及p型功函數金屬層，在第一通道層周圍的閘極介電層周圍，以及在n型功函數金屬層上。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或裝置的期望特性。此外，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。為了簡單和清楚起見，可以按不同比例任意繪製各種部件。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。再者，用語「大約」、「近似」等類似用語描述數字或數字範圍時，該用語意欲涵蓋的數值是在合理範圍內包含所描述的數字，例如在所描述的數字之+/- 10%之內，或本發明所屬技術領域中具有通常知識者理解的其他數值。例如，用語「大約5奈米」涵蓋從4.5奈米至5.5奈米的尺寸範圍。
本揭露一般來說關於積體電路裝置，並且更詳細而言關於多閘極裝置，例如全繞式閘極（GAA）裝置。更詳細而言，本揭露關於圖案化用於GAA裝置的閘極功函數（work function, WF）金屬層，以分別為NMOS以及PMOS GAA裝置提供適當的臨界電壓（threshold voltages, Vt）。對於許多應用而言，期望在一個製程中提供多個臨界電壓。然而，由於鄰近的通道半導體層之間的狹窄間隙，因此對於GAA裝置而言，對閘極WF金屬層進行圖案化（或對閘極進行圖案化）是非常具有挑戰性的。閘極圖案化的考慮因素包括由n型功函數金屬以及p型功函數金屬之間的金屬擴散引起的Vt的變化，以及圖案化製程導致的金屬殘留。本揭露的目的係提供減少Vt變化並且與現有CMOS製程流程兼容的閘極圖案化方法。
第1A及1B圖根據本揭露的各個方面，係用於製造多閘極裝置的方法100的流程圖。在一些實施例中，方法100製造包括p型GAA電晶體和n型GAA電晶體的多閘極裝置。以下簡要描述方法100。
在操作102中，提供初始結構。初始結構包括懸置在p型裝置區中的一對p型源極/汲極（S/D）部件之間的第一通道半導體層（或第一通道層），以及懸置在n型裝置區中的一對n型源極/汲極（S/D）部件之間的第二通道半導體層（或第二通道層）。第一通道層和第二通道層在由於去除虛設閘極而導致的閘極溝槽中露出。在操作104中，在第一通道層周圍和第二通道層周圍的閘極溝槽中形成閘極介電層。閘極介電層可以包括界面層和高介電常數介電層。閘極介電層部分地填充鄰近的第一通道層之間的間隙以及鄰近的第二通道層之間的間隙。在操作106中，在p型裝置區和n型裝置區中的閘極溝槽中的閘極介電層上形成犧牲層。犧牲層完全填充鄰近的第一通道層之間的任何剩餘部分的間隙以及鄰近的第二通道層之間的任何剩餘部分的間隙。在操作108中，蝕刻犧牲層，使得除了在鄰近的第一通道層之間的間隙中、在鄰近的第二通道層之間的間隙中、在第一通道層和基板之間的間隙中以及在第二通道層和基板之間的間隙中的部分犧牲層之外的犧牲層被去除。
在操作110中，形成第一遮罩覆蓋p型裝置區中的結構並且露出n型裝置區中的結構。在操作112中，在具有第一遮罩的情況下，犧牲層被蝕刻並且從n型裝置區完全去除。在操作114中，去除第一遮罩。
在操作116中，在p型裝置區和n型裝置區中的閘極介電層上的閘極溝槽中形成n型功函數金屬層。n型功函數金屬層可以部分地或完全地填充n型裝置區中鄰近的第二通道層之間的間隙以及第二通道層與基板之間的間隙。在p型裝置區中，犧牲層仍然填充鄰近的第一通道層之間的間隙以及第一通道層和基板之間的間隙。在操作118中，在p型裝置區和n型裝置區中的n型功函數金屬層上形成保護層。保護層係可選的（optional）。然而，具有保護層可以改善n型GAA電晶體中的Vt均一性。由於上述保護層形成在n型功函數金屬層的正上方，因此也稱為NMG保護（NMG passivation）。
在操作120中，形成第二遮罩覆蓋n型裝置區中的結構並且露出p型裝置區中的結構。在具有第二遮罩的情況下，操作122從p型裝置區去除NMG保護，操作124從p型裝置區去除n型功函數金屬層，並且操作126從p型裝置區去除犧牲層。之後在操作128中去除第二遮罩。
在操作130中，在p型裝置區中的閘極介電層上方以及在n型裝置區中的n型功函數金屬層和可選的NMG保護上方的閘極溝槽中形成p型功函數金屬層。可以在p型裝置區和n型裝置區中的p型功函數金屬層上方形成另一種可選的保護層，即PMG保護（PMG passivation）。在操作132中，在n型裝置區和p型裝置區中的p型功函數層和可選的PMG保護上方的閘極溝槽中形成塊體金屬層。可以對塊體金屬層、可選的PMG保護、p型功函數層、可選的NMG保護、n型功函數層以及閘極介電層執行平坦化製程，從而在p型裝置區中形成p金屬閘極，並在n型裝置區中形成n金屬閘極。之後，方法100進行到操作134以執行其他步驟，例如形成接觸件。方法100的實施例可以在沒有n型功函數層的任何殘留的情況下形成p金屬閘極，從而改善p型GAA電晶體中的Vt均一性。此外，方法100的實施例可以形成n金屬閘極，其具有在每個第二通道層周圍均勻分佈的n型功函數層，從而提高n型GAA電晶體中的Vt均一性。本揭露也涵蓋了額外的製程。可以在方法100之前、期間和之後提供額外的步驟，並且對於方法100的其他實施例，可以移動、替換或取消所描述的一些步驟。以下討論示出可以根據方法100製造的基於奈米片的積體電路裝置的各種實施例。
第2A-17A圖、第2B-17B圖、第2C-17C圖以及第2D-17D圖根據本揭露的各個方面，係部份或全部的多閘極裝置200在各個製造階段（例如相關於第1A以及1B圖中的方法100）的局部示意圖。詳細而言，第2A-17A圖係在X-Y平面中的多閘極裝置200的俯視圖；第2B-17B圖是分別沿著第2A-17A圖的線B-B’在X-Z平面中的多閘極裝置200的示意剖面圖；第2C-17C圖是分別沿著第2A-17A圖的線C-C’在Y-Z平面中的多閘極裝置200的示意剖面圖；以及第2D-17D圖是分別沿著第2A-17A圖的線D-D’在Y-Z平面中的多閘極裝置200的示意剖面圖。
多閘極裝置200可以被包括在微處理器、記憶體及/或其他IC裝置中。在一些實施例中，多閘極裝置200是IC晶片、晶片上系統（system on chip, SoC）的一部分，其包括各種被動和主動微電子裝置，例如：電阻、電容、電感、二極體、p型場效電晶體（p-type field effect transistors, PFETs）、n型場效電晶體（n-type field effect transistors, NFETs）、金屬氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistors, MOSFETs）、互補式金屬氧化物半導體（complementary metal-oxide semiconductor, CMOS）電晶體、雙極性接面電晶體（bipolar junction transistors, BJTs）、橫向擴散MOS（laterally diffused MOS, LDMOS）電晶體、高壓電晶體、高頻電晶體、其他合適的組件或其組合。在一些實施例中，多閘極裝置200被包括在非揮發性記憶體（non-volatile memory）中，例如：非揮發性隨機存取記憶體（non-volatile random access memory, NVRAM）、快閃記憶體（flash memory）、電性可抹除程式化唯讀記憶體（electrically erasable programmable read only memory, EEPROM）、可抹除程式化唯讀記憶體（erasable programmable read-only memory, EPROM）、其他合適的記憶體類型或其組合。為了清楚起見，第2A-17A圖、第2B-17B圖、第2C-17C圖以及第2D-17D圖被簡化以更好地理解本揭露的發明構思。可以在多閘極裝置200中添加額外的部件，並且在多閘極裝置200的其他實施例中可以替換、修改或消除以下描述的一些部件。以下將結合方法100的實施例描述裝置200的製造。
方法100（第1A圖）在操作102處提供裝置200的初始結構。參照第2A-2D圖，裝置200包括基板（例如，晶圓）202。在所描繪的實施例中，基板202包括矽。替代地或額外地，基板202包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽（silicon carbide）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）以及/或銻化銦（InSb）；合金半導體，例如矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）以及/或磷砷化鎵銦（GaInAsP）；或其組合。替代地，基板202是絕緣體上半導體基板，例如絕緣體上矽（silicon-on-insulator, SOI）基板、絕緣體上矽鍺（silicon germanium-on-insulator, SGOI）基板或絕緣體上鍺（germanium-on-insulator, GOI）基板。絕緣體上半導體基板可以通過分離植入氧氣（separation by implantation of oxygen, SIMOX）、晶圓鍵結及/或其他合適的方法製造。取決於裝置200的設計要求，基板202可以包括各種摻雜區域。在所描繪的實施例中，基板202包括可以被配置用於n型GAA電晶體的p型摻雜區204A（例如，p阱）以及可以被配置用於p型GAA電晶體的n型摻雜區204B（例如，n阱）。n型摻雜區，例如n阱204B，摻雜n型摻質，例如磷、砷、其他n型摻質或其組合。p型摻雜區，例如p阱204A，摻雜p型摻質，例如硼、銦、其他p型摻質或其組合。在一些實施例中，基板202包括由p型摻質和n型摻質的組合形成的摻雜區。各種摻雜區可直接形成在基板202上及/或中，例如，提供p阱結構、n阱結構、雙阱結構、凸起結構或其組合。可以執行離子佈值製程、擴散製程及/或其他合適的摻雜製程以形成各種摻雜區。裝置200包括用於形成n型GAA裝置的區域240-1和用於形成p型GAA裝置的區域240-2。因此，區域240-1也被稱為n型裝置區240-1，區域240-2也被稱為p型裝置區240-2。
裝置200還包括在n型裝置區240-1中的n型源極/汲極部件260A和在p型裝置區240-2中的p型源極/汲極部件260B。可以通過磊晶成長半導體材料（例如，Si、SiGe）以填充裝置200中的溝槽來形成每個源極/汲極部件260A和260B，例如，使用CVD沉積技術（例如，氣相磊晶）、分子束磊晶、其他合適的磊晶成長製程或其組合。源極/汲極部件260A和260B摻雜有適當的n型摻質及/或p型摻質。例如，源極/汲極部件260A可以包括矽，並且摻雜有碳、磷、砷、其他n型摻質或其組合；並且源極/汲極部件260B可以包括矽鍺或鍺，並且摻雜有硼、其他p型摻質或其組合。
裝置200還包括懸置在n型裝置區240-1中的一對源極/汲極部件260A之間的半導體層215堆疊，以及懸置在p型裝置區240-2中的一對源極/汲極部件260B之間的另一半導體層215堆疊。n型裝置區240-1中的半導體層215堆疊用作n型GAA裝置的電晶體通道，並且p型裝置區240-2中的半導體層215堆疊用作用於p型GAA裝置的電晶體通道。因此，半導體層215也被稱為通道層215。通道層215在閘極溝槽275中露出，這是由於去除其中的虛設閘極所導致。通道層215可以包括單晶矽。替代地，通道層215可以包括鍺、矽鍺或其他合適的半導體材料。最初，通道層215形成為半導體層堆疊的一部分，上述半導體層堆疊包括通道層215和不同材料的其他半導體層。可以使用一種或多種微影製程將半導體層堆疊圖案化為在基板202上方突出的鰭片形狀，上述微影製程包括雙重圖案化或多重圖案化製程。在形成閘極溝槽275之後，選擇性地蝕刻半導體層堆疊以去除其他半導體層，從而將通道層215懸置在基板202上方並且在各個源極/汲極部件260A、260B之間。
n型裝置區240-1中的通道層215通過間隙277A彼此分開並且與基板202分開。p型裝置區240-2中的通道層215通過間隙277B彼此分開並且與基板202分開。在n型閘極區240-1中沿著z方向在通道層215之間定義間隔s1，並且在p型閘極區240-2中沿著z方向在通道層215之間定義間隔s2。間隔s1和間隔s2分別對應於間隙277A和間隙277B的寬度。在所描繪的實施例中，間隔s1大約等於間隔s2，儘管本揭露涵蓋其中間隔s1不同於間隔s2的實施例。此外，n型閘極區240-1中的通道層215具有沿著x方向的長度l1和沿著y方向的寬度w1，並且p型閘極區240-2中的通道層215具有沿著y方向的長度l2和沿著x方向的寬度w2。在所描繪的實施例中，長度l1大約等於長度l2，並且寬度w1大約等於寬度w2，儘管本揭露涵蓋其中長度l1不同於長度l2及/或寬度w1不同於寬度w2的實施例。在一些實施例中，長度l1及/或長度l2為約10奈米至約50奈米。在一些實施例中，寬度w1及/或寬度w2為約4奈米至約10奈米。在一些實施例中，每個通道層215具有奈米尺寸，並且可以被稱為“奈米線”，通常指以允許金屬閘極物理接觸通道層的至少兩側的方式懸置的通道層，並且在GAA電晶體中，將允許金屬閘極物理接觸通道層的至少四個側面（即，圍繞通道層）。在這樣的實施例中，懸置的通道層的垂直堆疊可以被稱為奈米結構。在一些實施例中，通道層215可以是圓柱形（例如，奈米線）、矩形（例如，奈米棒）、片狀（例如，奈米片）等或具有其他合適的形狀。
裝置200還包括隔離部件230以隔離各種區域，例如各種摻雜區域204A和204B。隔離部件230包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料（例如，包括矽、氧、氮、碳或其他合適的隔離成分）或其組合。隔離部件230可以包括不同的結構，例如淺溝槽隔離（shallow trench isolation, STI）結構、深溝槽隔離（deep trench isolation, DTI）結構及/或局部矽氧化（local oxidation of silicon, LOCOS）結構。隔離部件230可以包括多層絕緣材料。
裝置200還包括鄰近源極/汲極部件260A、260B的閘極間隔物247。閘極間隔物247可以包括矽、氧、碳、氮、其他合適的材料或其組合（例如，氧化矽、氮化矽、氮氧化矽（SiON）、碳化矽、氮碳化矽（SiCN）、碳氧化矽（SiOC）、碳氮氧化矽（SiOCN））。在一些實施例中，閘極間隔物247包括多層結構，例如包括氮化矽的第一介電層和包括氧化矽的第二介電層。裝置200進一步包括內部間隔物255，內部間隔物255垂直地在鄰近的通道層215之間，並且鄰近源極/汲極部件260A、260B。內部間隔物255可以包括介電材料，上述介電材料包括矽、氧、碳、氮、其他合適的材料或其組合（例如，氧化矽、氮化矽、氮氧化矽、碳化矽或碳氮氧化矽）。在一些實施例中，內部間隔物255包括低介電常數介電材料。閘極間隔物247和內部間隔物255可以通過沉積（例如，CVD、PVD、ALD等）以及蝕刻製程（例如，乾式蝕刻）形成。閘極溝槽275設置在相對的閘極間隔物247以及相對的內部間隔物255之間。
裝置200還包括位於隔離部件230、磊晶源極/汲極部件260A、260B以及閘極間隔物247上方的層間介電（inter-level dielectric, ILD）層270。可以通過例如CVD、流動式CVD（flowable CVD, FCVD）等的沉積製程或其他合適的方法形成ILD層270。FCVD製程可包括在裝置200上方沉積可流動材料（例如液體化合物），並通過熱退火及/或紫外線輻射處理將可流動材料轉換為固體材料。ILD層270包括介電材料，介電材料包括例如氧化矽、氮化矽、氮氧化矽、TEOS形成的氧化物、PSG、BPSG、低介電常數介電材料、其他合適的介電材料或其組合。ILD層270可以包括具有多種介電材料的多層結構。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）（未示出）設置在ILD層270與隔離部件230、磊晶源極/汲極部件260A、260B以及閘極間隔物247之間。CESL包括不同於ILD層270的介電材料。例如，在ILD層270包括低介電常數介電材料的情況下，CESL包括矽和氮，例如氮化矽或氮氧化矽。
方法100（第1A圖）在操作104中，在通道層215周圍形成閘極介電層279。參照第3A-3D圖，在所描繪的實施例中，閘極介電層279包括在通道層215上方的界面層280，以及在界面層280上方的高介電常數介電層282。在所描繪的實施例的進一步中，界面層280和高介電常數介電層282部分填充間隙277A並且部分填充間隙277B。在一些實施例中，界面層280及/或高介電常數介電層282也設置在基板202、隔離部件230及/或閘極間隔物247上。界面層280包括介電材料，例如SiO2 、HfSiO、SiON、其他含矽介電材料、其他合適的介電材料或其組合。高介電常數介電層282包括高介電常數介電材料，例如HfO2 、HfSiO、HfSiO4 、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO、ZrO2 、ZrSiO2 、AlO、AlSiO、Al2 O3 、TiO、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 （BTO）、（Ba、Sr）TiO3 （BST）、Si3 N4 、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）合金、其他合適的高介電常數介電材料或其組合。高介電常數介電材料通常是指具有高介電常數的介電材料，例如，介電常數大於氧化矽的介電常數（介電常數≈3.9）。界面層280可以通過本揭露所述的任何製程形成，例如熱氧化、化學氧化、ALD、CVD、其他合適的製程或其組合。在一些實施例中，界面層280具有約0.5奈米至約3奈米的厚度。高介電常數介電層282可以通過本揭露所述的任何製程形成，例如ALD、CVD、PVD、基於氧化的沉積製程、其他合適的製程或其組合。在一些實施例中，高介電常數介電層282具有約1奈米至約2奈米的厚度。 在替代的實施例中，閘極介電層279可以包括額外的介電層，或可以省略界面層280。
在操作106，方法100（第1A圖）在閘極介電層279上方形成犧牲層（或虛設硬遮罩）284。參照第4A至4D圖，在所描繪的實施例中，犧牲層284部分地填充閘極溝槽275並且包繞（圍繞）n型裝置區240-1和p型裝置區240-2中的通道層215。犧牲層284可以通過本揭露描述的任何製程，例如ALD、CVD、PVD、其他合適的製程或其組合，沉積在閘極介電層279上。犧牲層284的厚度被配置為填充n型裝置區240-1中鄰近的通道層215之間的間隙277A的任何剩餘部分，以及p型裝置區240-2中鄰近的通道層215之間的間隙277B的任何剩餘部分，而不填充閘極溝槽275（即，任何未被閘極介電層279填充的間隙277A、277B部分）。在一些實施例中，犧牲層284的厚度為約0.5奈米至約5奈米。
犧牲層284包括與高介電常數介電材料不同的材料，以在蝕刻製程期間實現犧牲層284和高介電常數介電層282之間的蝕刻選擇性，使得犧牲層284可以被選擇性地蝕刻，而最少地（沒有）蝕刻高介電常數介電層282。犧牲層284的材料也不同於n型功函數金屬層（例如，第9B圖中的n型功函數金屬層340）的材料，以在蝕刻製程期間實現犧牲層284和n型功函數層之間的蝕刻選擇性，使得犧牲層284可以被選擇性地蝕刻，而最少地（沒有）蝕刻n型功函數層，反之亦然。在一些實施例中，犧牲層284的材料也不同於n型功函數金屬層上方的保護層的材料（例如，第10B圖中的n型功函數金屬層340上方的保護層342），以在蝕刻製程期間實現犧牲層284和保護層之間的蝕刻選擇性，使得犧牲層284可以被選擇性地蝕刻，而最少地（沒有）蝕刻保護層，反之亦然。犧牲層284的材料也可以與低介電常數介電材料不同，以在蝕刻製程期間實現犧牲層284和低介電常數介電材料，例如ILD層270，之間的蝕刻選擇性，使得犧牲層284可以被選擇性地蝕刻，而最少地（沒有）蝕刻ILD層270。此外，犧牲層284的材料被設計為易於被濕式蝕刻劑蝕刻。在一些實施例中，犧牲層284包括金屬和氧（因此可以被稱為金屬氧化物層），例如鋁和氧（例如，AlOx 或氧化鋁（Al2 O3 ））。在一些實施例中，犧牲層284包括氮化鈦（TiN）或碳氧化矽（SiOC）。本揭露也涵蓋了包括不同材料的犧牲層284，其包括可以提供如本揭露所述期望的蝕刻選擇性的其他半導體材料及/或其他介電材料。
方法100（第1A圖）在操作108中蝕刻並部分去除犧牲層284。參照第5A-5D圖，犧牲層284被部分除去，並且犧牲層284的剩餘部分成為犧牲（虛設）部件284’， 犧牲（虛設）部件284’ 在n型裝置區240-1和p型裝置區240-2中的通道層215之間以及通道層215和基板202之間。為了方便起見，有時將犧牲（虛設）部件284’稱為犧牲（虛設）層284。在一些實施例中，蝕刻製程是濕式蝕刻製程，相對於高介電常數介電層282，其使用對於犧牲層284具有高蝕刻選擇性的蝕刻溶液。在一些實施例中，蝕刻溶液呈現約10至約100的蝕刻選擇性（即，犧牲層284對蝕刻溶液的蝕刻速率與高介電常數介電層282對蝕刻溶液的蝕刻速率之比例）。在一些實施例中，蝕刻選擇性大於或等於100。
在一些實施例中，操作108中的濕式蝕刻製程施用NH4 OH基的濕式蝕刻溶液。在一些實施例中，操作108中的濕式蝕刻製程實施數位蝕刻製程（digital etch process），包括自限氧化（self-limited oxidation）以及隨後的氧化物去除製程。例如，可以使用HPM（HCl、H2 O2 和H2 O的混合物）、H2 O2 或臭氧化去離子（DI）水（DI-O3 ）進行自限氧化；並且氧化物去除製程可以使用HCl、NH4 OH、稀HF或其他合適的化學品。控制（調整）蝕刻製程的參數（例如蝕刻溫度、蝕刻溶液濃度、蝕刻時間、其他合適的濕式蝕刻參數或其組合），以從通道層215的側壁和隔離部件230上方去除犧牲層284，而最小地（至沒有）蝕刻高介電常數介電層282。例如，調整蝕刻時間（即，犧牲層284暴露於氨基濕式蝕刻溶液多久的時間）以沿著通道層215的側壁以及沿著高介電常數介電層282的最頂部（即，設置在最頂部通道層215的頂表面上方的部分高介電常數介電層282）去除犧牲層284。在示例的進一步中，調整蝕刻時間以實現犧牲層284的橫向蝕刻（例如，沿著x方向及/或沿著y方向），直到犧牲部件284’的寬度（此處為沿著x方向）小於通道層215的寬度與閘極介電質的厚度之總和（此處為界面層280的厚度和高介電常數介電層282的厚度之總和）。在一些實施例中，犧牲部件284’的寬度大抵等於通道層215的寬度。因此，犧牲部件284’的側壁相對於高介電常數介電層282的側壁沿著x方向凹陷距離d。在一些實施例中，距離d大於0，例如，大約0.5奈米至大約5奈米。在一些實施例中，側壁不相對於高介電常數介電層282的側壁沿著x方向凹陷，使得距離d等於0。
方法100（第1A圖）之後進行操作110、112和114以從n型裝置區240-1完全去除犧牲層284（即，犧牲部件284’），同時保留在p型裝置區240-2中的犧牲部件284’。
參照第6A-6D圖，在操作110，方法100（第1A圖）形成具有一個或多個開口292的遮罩（或蝕刻遮罩）290。遮罩290覆蓋包括p型裝置區240-2的p型GAA電晶體區，並通過開口292露出包括n型裝置區240-1的n型GAA電晶體區。遮罩290包括與犧牲部件284’的材料不同的材料，以在去除犧牲部件284’的期間實現蝕刻選擇性。例如，遮罩290可以包括抗蝕材料（因此可以被稱為圖案化的抗蝕層及/或圖案化的光阻層）。在一些實施例中，遮罩290具有多層結構，例如設置在抗反射塗層（anti-reflective coating, ARC）層上方的光阻層。只要可以在去除犧牲部件284’的期間實現蝕刻選擇性，本揭露也涵蓋用於遮罩290的其他材料。在一些實施例中，操作110包括微影製程，微影製程包括在裝置200上形成光阻層（例如，通過旋轉塗佈）、執行預曝光烘烤製程、使用光遮罩執行曝光製程、執行曝光後烘烤製程以及在顯影劑溶液中顯影曝光的光阻層 。在顯影之後，圖案化的光阻層（例如，圖案化的遮罩290）包括與光遮罩對應的光阻圖案，圖案化的光阻層覆蓋包括p型裝置區240-2的p型GAA電晶體區，並露出包括n型裝置區240-1的n型GAA電晶體區。替代地，可以通過其他方法來實施或替代曝光製程，例如無遮罩微影、電子束寫入、離子束寫入或其組合。
參照第7A-7D圖，在操作112，方法100（第1A圖）通過遮罩290的開口292蝕刻n型裝置區240-1中的犧牲部件284’。 通過遮罩290保護p型裝置區240-2中的犧牲部件284’免於蝕刻製程。蝕刻製程完全去除n型裝置區240-1中的通道層215之間以及通道層215與基板202之間的犧牲部件284’，從而露出n型裝置區240-1中的閘極介電層279（包括高介電常數介電層282）。蝕刻製程大抵再生（reclaim）或重新形成n型裝置區240-1中的間隙277A的一部分。在一些實施例中，蝕刻製程是濕式蝕刻製程，相對於高介電常數介電層282，其使用對於犧牲部件284’具有高蝕刻選擇性的蝕刻溶液。在一些實施例中，蝕刻溶液呈現約10至約100的蝕刻選擇性。在一些實施例中，蝕刻選擇性大於或等於100。在一些實施例中，濕式蝕刻製程施用NH4 OH基的濕式蝕刻溶液。控制蝕刻製程的參數（例如蝕刻溫度、蝕刻溶液濃度、蝕刻時間、其他合適的濕式蝕刻參數或其組合），以確保完全去除n型裝置區240-1中的犧牲部件284’。 例如，調整蝕刻時間（即，犧牲部件284’暴露於氨基濕式蝕刻溶液多久的時間）以完全去除犧牲部件284’，而最小地（至沒有）蝕刻高介電常數介電層282。在一些實施例中，相對於遮罩290，蝕刻溶液進一步具有對犧牲部件284’的蝕刻選擇性。在一些實施例中，蝕刻製程部分蝕刻遮罩290。
在蝕刻製程之後，在方法100（第1A圖）的操作114中，例如通過光阻剝離製程或其他合適的製程去除遮罩290。參照第8A-8D圖，犧牲部件284’仍然保留在p型裝置區240-2中的通道層215之間以及通道層215與基板202之間，並且不存在在n型裝置區240-1中。
參照第9A-9D圖，在操作116中，方法100（第1A圖）在閘極介電層279（在此實施例中包括層280和282）上方和犧牲部件284’上方形成n型功函數金屬層340。詳細而言，n型功函數金屬層340包繞（圍繞）n型裝置區240-1中的每個通道層215。在p型裝置區240-2中，由於犧牲部件284’，n型功函數金屬層340不包繞任何通道層215。此外，在第9B和9C圖所示的實施例中，n型功函數金屬層340的厚度被設計為使其不完全填充n型裝置區240-1中鄰近的通道層215之間以及通道層215與基板202之間的間隙277A。這允許n型裝置區240-1中的每個通道層215被相同厚度的n型功函數金屬層340圍繞，從而提高通道層215之間的Vt的均一性。在如第9B-1圖所示的替代實施例中，n型功函數金屬層340的厚度被設計為使其完全填充n型裝置區240-1中鄰近的通道層215之間以及通道層215與基板202之間的間隙277A。在一些實施例中，n型功函數金屬層340的厚度為約1奈米至約5奈米，例如約2奈米至約4奈米。n型功函數金屬層340包括任何合適的n型功函數材料，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數材料或其組合。在所描繪的實施例中，n型功函數金屬層340包括鋁。例如，n型功函數金屬層340包括TiAl、TiAlC、TaAlC、TiSiAlC或TiAlC和TiN的雙層。可以使用例如CVD、PVD、ALD、其他沉積製程或其組合的另一種合適的沉積製程形成n型功函數金屬層340。
參照第10A-10D圖，在操作118中，方法100（第1A圖）在n型功函數金屬層340上形成保護層342。詳細而言，在第10B圖所示的實施例中，保護層342包繞（圍繞）每個通道層215，並且填充n型裝置區240-1中鄰近的通道層215之間以及通道層215與基板202之間的間隙277A中的剩餘空間。選擇保護層342的材料以保護n型功函數金屬層340，例如防止材料擴散到n型功函數金屬層340中。此外，其還防止材料（特別是鋁）從n型功函數金屬層340擴散出來。其穩定n型功函數金屬層340，並確保n型裝置區240-1中的通道層215之間的Vt均一性。更進一步，保護層342的材料相對於犧牲部件284’具有高蝕刻選擇性，如先前所討論。在一些實施例中，保護層342包括半導體材料、介電材料、半導體材料和介電材料的雙層或其他合適的材料。例如，保護層342可以包括矽層（例如多晶矽或非晶矽）、二氧化矽層、具有矽層和二氧化矽層的雙層、氧化鋁層或其他合適的材料。保護層342沉積在閘極溝槽275的側壁上以及在n型功函數金屬層340上以具有大抵均勻的厚度。保護層342可以具有大約1奈米至2奈米的厚度。在一個實施例中，原位形成保護層342和n型功函數金屬層340（即，在同一製程腔室中或在同一集群工具中）。
在n型功函數金屬層340完全填充n型裝置區240-1中鄰近的通道層215之間以及通道層215與基板202之間的間隙277A的替代實施例中，如第10B-1圖所示，保護層342沉積在n型功函數金屬層340上並且不包繞每個通道層215。然而，相較於第10B-1圖的實施例，使保護層342包繞在n型裝置區域240-1（例如，第10B圖）中的通道層215通常可以提高通道層215之間的Vt均一性（大抵地，每個通道層215在大約相同的臨界電壓開啟/關閉）。在一些實施例中，方法100省略操作118並且沒有在n型功函數金屬層340之上形成保護層342（例如，如第18D圖所示）。然而，相較於省略保護層342的實施例，具有保護層342通常可以改善n型裝置區240-1中的通道層215之間的Vt均一性。
之後，方法100（第1A圖）進行操作120、122、124、126以及128，以從p型裝置區240-2中去除保護層342、n型功函數金屬層340以及犧牲部件284’。
參照第11A-11D圖，在操作120中，方法100（第1B圖）形成具有一個或多個開口346的遮罩（或蝕刻遮罩）345。遮罩345覆蓋包括n型裝置區240-1的n型GAA電晶體區，並通過開口346露出包括p型裝置區240-2的p型GAA電晶體區。遮罩345包括與犧牲部件284’、保護層342以及n型功函數金屬層340的各個材料不同的材料，以在去除膜層284’、342以及340的期間實現蝕刻選擇性。例如，遮罩345可以包括抗蝕材料（因此可以被稱為圖案化的抗蝕層及/或圖案化的光阻層）。在一些實施例中，遮罩345具有多層結構，例如設置在抗反射塗層（ARC）層上方的光阻層。只要可以在去除膜層284’、342以及340的期間實現蝕刻選擇性，本揭露也涵蓋用於遮罩345的其他材料。在一些實施例中，操作120包括微影製程，微影製程包括在裝置200上形成光阻層（例如，通過旋轉塗佈）、執行預曝光烘烤製程、使用光遮罩執行曝光製程、執行曝光後烘烤製程以及在顯影劑溶液中顯影曝光的光阻層 。在顯影之後，圖案化的光阻層（例如，圖案化的遮罩345）包括與光遮罩對應的光阻圖案，圖案化的光阻層覆蓋包括n型裝置區240-1的n型GAA電晶體區，並露出包括p型裝置區240-2的p型GAA電晶體區。替代地，可以通過其他方法來實施或替代曝光製程，例如無遮罩微影、電子束寫入、離子束寫入或其組合。
參照第12A至12D圖，在操作122中，方法100（第1B圖）使用一種或多種蝕刻製程通過開口346從p型裝置區去除保護層342。例如，操作122可以實施乾式蝕刻製程、濕式蝕刻製程或其組合。調整蝕刻劑以去除保護層342的材料，而不（或不顯著地）蝕刻遮罩345。
參照第13A至13D圖，在操作124中，方法100（第1B圖）使用一種或多種蝕刻製程通過開口346從p型裝置區去除n型功函數金屬層340。例如，操作124可以實施乾式蝕刻製程、濕式蝕刻製程或其組合。調整蝕刻劑以去除n型功函數金屬層340的材料，而不（或不顯著地）蝕刻遮罩345。
對於操作122和124，乾式刻蝕製程可以施用含氧氣體、含氟氣體（例如CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 ）、含氯氣體（例如Cl2 、CHCl3 、CCl4 及/或BCl3 ）、含溴氣體（例如HBr及/或CHBR3 ）、含碘氣體、其他合適的氣體及/或電漿及/或其組合。此外，濕式刻蝕製程可以包括在稀釋氫氟酸（diluted hydrofluoric acid, DHF）；氫氧化鉀（KOH）溶液；氨；含有氫氟酸（HF）、硝酸（HNO3 ）及/或乙酸（CH3 COOH）的溶液； 或其他合適的濕式蝕刻劑中進行蝕刻。
在一些實施例中，操作122和124可以組合為一個蝕刻製程，以蝕刻保護層342和n型功函數金屬層340兩者。此外，控制操作122和124，使得在遮罩345下方的保護層342和n型功函數金屬層340具有最小的橫向過度蝕刻或不具有橫向過度蝕刻。作為操作122和124的結果，閘極介電層279（包括高介電常數介電層282和界面層280）和犧牲部件284’在閘極溝槽275中並通過p型裝置區240-2中的開口346露出。
參照第14A-14D圖，在操作126中，方法100（第1B圖）通過開口346從p型裝置區240-2去除犧牲部件284’。操作126可以使用相同於操作112中使用的蝕刻製程。替代地，操作126可以使用不同於操作112中使用的蝕刻製程。蝕刻製程完全去除p型裝置區240-2中的通道層215之間以及通道層215與基板202之間的犧牲部件284’，從而在p型裝置區240-2中露出閘極介電層279（包括高介電常數介電層282）。蝕刻製程大抵再生或重新形成p型裝置區240-2中的間隙277B的一部分。如第14B和14D圖所示，在p型裝置區240-2中，在鄰近的通道層215之間以及在通道層215和基板202之間重新出現間隙277B。在一些實施例中，蝕刻製程是濕式蝕刻製程，相對於高介電常數介電層282，其使用對於犧牲部件284’具有高蝕刻選擇性的蝕刻溶液。在一些實施例中，蝕刻溶液呈現約10至約100的蝕刻選擇性。在一些實施例中，蝕刻選擇性大於或等於100。在一些實施例中，濕式蝕刻製程施用NH4 OH基的濕式蝕刻溶液。控制蝕刻製程的參數（例如蝕刻溫度、蝕刻溶液濃度、蝕刻時間、其他合適的濕式蝕刻參數或其組合），以確保完全去除p型裝置區240-2中的犧牲部件284’。 例如，調整蝕刻時間（即，犧牲部件284’暴露於氨基濕式蝕刻溶液多久的時間）以完全去除犧牲部件284’，而最小地（至沒有）蝕刻高介電常數介電層282。在一些實施例中，相對於遮罩345，蝕刻溶液進一步具有對犧牲部件284’的蝕刻選擇性。
此外，控制操作126，使得在遮罩345下方的保護層342和n型功函數金屬層340具有最小的橫向過度蝕刻或不具有橫向過度蝕刻。在一些實施例中，在遮罩345下方的保護層342和n型功函數金屬層340的橫向凹陷為5奈米或更小。無論如何，保護層342的和n型功函數金屬層340末端仍然保留在隔離部件230頂部的正上方。相較於間隙277B填充有n型功函數金屬層而非犧牲部件284’的方法，本實施例能夠減少遮罩345下方保護層342和n型功函數金屬層340的橫向凹陷，因為功函數金屬層通常比犧牲部件284’的材料難於蝕刻。此外，本實施例在間隙277B中沒有留下任何n型功函數金屬層的殘留物。n型功函數金屬層的殘留物通常包含鋁，並且會擴散到隨後沉積在間隙277B中的p型功函數金屬層之中。沒有上述的殘留物可以改善p型GAA裝置中的Vt均一性。
在蝕刻製程之後，去除遮罩345，例如在方法100（第1B圖）的操作128中通過光阻剝離製程或其他合適的製程。參照第15A-15D圖，在p型裝置區240-2中，閘極介電層279在閘極溝槽275中露出，並且間隙277B出現在鄰近的通道層215之間以及通道層215和基板202之間。在n型裝置區域240-1中，n型功函數金屬層340和保護層342在閘極溝槽275中露出。此外，n型功函數金屬層340和保護層342包繞（圍繞）通道層215，並填充在鄰近的通道層215之間以及溝道215與基板202之間的空間。
參照第16A-16D圖，在操作130中，方法100（第1B圖）在p型裝置區240-2中的閘極介電層279（在此實施例中包括層280和282）上，以及在n型裝置區240-1中的n型功函數金屬層340和保護層342上形成p型功函數金屬層300。詳細而言，p型功函數金屬層300包繞（圍繞）p型裝置區240-2中的每個通道層215，並且填充鄰近通道層215之間以及通道層215與基板202之間的間隙277B的任何剩餘部分。在n型裝置區240-1中，由於n型功函數金屬層340和保護層342已經填充間隙277A，p型功函數金屬層300僅沉積在閘極溝槽275的底部和側壁表面上以及n型功函數金屬層340和保護層342的頂表面和側表面上。在一些實施例中，p型功函數金屬層300具有約2奈米至約5奈米的厚度。p型功函數金屬層300包括任何合適的p型功函數材料，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、其他p型功函數材料或其組合。在所描繪的實施例中，p型功函數金屬層300包括鈦和氮，例如TiN。可以使用例如CVD、PVD、ALD或其組合的任何合適的沉積製程形成p型功函數金屬層300。第16B圖示出在n型和p型裝置區邊界處的隔離部件230上方的p型功函數金屬層300的台階（step）301。台階301的高度（從n型裝置區240-1中的台階301的上表面到p型裝置區240-2中的台階301的上表面的距離）大約等於n型功函數金屬層340的厚度（約1奈米至5奈米，例如2奈米至4奈米）和保護層342的厚度（約1奈米至2奈米）。
參照第17A-17D圖，在操作132中，方法100（第1B圖）在n型裝置區240-1和p型裝置區240-2中的p型功函數層300上形成塊體金屬層350。例如，通過CVD製程或PVD製程沉積塊體金屬層350，使其填充閘極溝槽275的任何剩餘部分。塊體金屬層350包括合適的導電材料，例如Al、W及/或Cu。塊體金屬層350可以額外地或整體地包括其他金屬、金屬氧化物、金屬氮化物、其他合適的材料或其組合。在一些實施例中，在形成塊體金屬層350之前，可選地（例如，通過ALD）在p型功函數層300上方形成保護層（或阻擋層）352（例如，第18B圖所示），使塊體金屬層350設置在阻擋層上。保護層352可以具有大抵均一的厚度，並且包括阻擋及/或減少閘極層之間（例如，塊體金屬層350和p型功函數金屬層300）擴散的材料。在一些實施例中，省略操作132，並且不沉積塊體金屬層350，並且在裝置200中將其省略。
在沉積塊體金屬層350之後，然後可以執行平坦化製程以從裝置200去除多餘的閘極材料。例如，執行CMP製程直到到達（露出）ILD層270的頂表面。因此，在所描繪的實施例中，裝置200被配置為具有兩個不同的金屬閘極部分：在n型裝置區240-1中的n金屬閘極360A和在p型裝置區240-2中的p金屬閘極360B。閘極360A和360B的頂表面與ILD層270的頂表面大抵齊平。n金屬閘極360A包括閘極介電層279（例如，包括界面層280和高介電常數介電層282）和閘極電極（例如，包括n型功函數金屬層340、保護層342、p型功函數金屬層300和塊體金屬層350）。p金屬閘極360B包括閘極介電層279（例如，包括界面層280和高介電常數介電層282）和閘極電極（例如，包括p型功函數金屬層300和塊體金屬層350）。因此，裝置200包括具有金屬閘極360A的n型GAA電晶體，金屬閘極360A包繞相應的通道層215，並且設置在相應的磊晶源極/汲極部件260A之間，以及具有金屬閘極360B的p型GAA電晶體，金屬閘極360B包繞相應的通道層215，並且設置在相應的磊晶源極/汲極部件260B之間。
第18A-18D圖示出沿著第17A圖的B-B’線的裝置200的各種實施例。如上所述，例如參考第16B圖，第18A圖進一步示出n型裝置區240-1和p型裝置區240-2中的各種膜層215、280、282、340、342以及300。第18B圖示出與第18A圖所示的相同結構，並且進一步示出塊體金屬層350以及位於p型功函數金屬層300與塊體金屬層350之間的保護層352。保護層352可以包括與保護層342相同或相似的材料。在第18B圖所示的實施例中，保護層352形成為包繞（或圍繞）p型裝置區240-2中的每個通道層215。在替代實施例中（未示出），p型功函數金屬層300完全填充鄰近的通道層215之間以及通道層215與基板202之間的任何間隙（例如第16B圖所示），並且保護層352形成在p型功函數金屬層300上，而不包繞通道層215。
第18C圖示出其中n型功函數金屬層340完全填充n型裝置區240-1中鄰近的通道層215之間以及通道層215與基板202之間的任何間隙的實施例。因此，保護層342形成在n型功函數金屬層340上，而不包繞通道層215。第18D圖示出在裝置200中省略保護層342的實施例。第18D圖的其他方面與第18C圖相同。
第19A-19B圖更詳細地示出沿著第17A圖的C-C’線的裝置200的各種實施例。第19A圖是第17C圖所示實施例的局部視圖。參照第19A圖，通道層215懸置在一對源極/汲極部件260A之間並與其連接。內部間隔物255垂直地設置在通道層215之間，並且橫向地設置在源極/汲極部件260A和n金屬閘極360A之間，n金屬閘極360A包括界面層280、高介電常數介電層282、n型功函數金屬層340和保護層342。膜層280、282、340和342共同填充兩個通道層215之間的空間。在第19B圖所示的實施例中，保護層342被省略，並且膜層280、282和340共同填充兩個通道層215之間的空間。第19B圖所示的實施例對應於第18C圖所示的實施例。第19C圖更詳細地示出沿著第17A圖的D-D’線的裝置200的實施例。第19C圖是第17D圖所示實施例的局部視圖。參照第19C圖，通道層215懸置在一對源極/汲極部件260B之間並與其連接。內部間隔物255垂直地設置在通道層215之間，並且橫向地設置在源極/汲極部件260B和p金屬閘極360B之間，p金屬閘極360B包括界面層280、高介電常數介電層282和p型功函數金屬層300。膜層280、282和300共同填充兩個通道層215之間的空間。
方法100（第1B圖）可以在操作134中執行另外的製造步驟。例如，可以形成各種接觸件以促進n型GAA電晶體和p型GAA電晶體的運作。例如，相似於ILD層270的一個或多個ILD層及/或CESL層可以形成在基板202上方（詳細而言，在ILD層270和閘極結構360A、360B上方）。之後可以在ILD層270及/或設置在ILD層270上方的ILD層中形成接觸件。例如，接觸件分別與n型GAA電晶體和p型GAA電晶體的閘極結構360A、360B以及源極/汲極區（詳細而言，磊晶源極/汲極部件260A、260B）電性及/或物理耦合。接觸件包括導電材料，例如金屬。金屬包括鋁、鋁合金（例如鋁/矽/銅合金）、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適的金屬或其組合。金屬矽化物可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀或其組合。在一些實施方式中，設置在ILD層270和接觸件之上的ILD層（例如，延伸穿過ILD層270及/或其他ILD層）為多層互連部件的一部分。
儘管無意於限制，但是本揭露的一個或多個實施例為半導體裝置及其形成提供了許多益處。例如，本揭露的實施例提供了一種用於圖案化用於CMOS裝置的n型金屬閘極和p型金屬閘極的製程。上述製程形成犧牲部件填充鄰近的通道層之間以及通道層與基板之間的間隙。之後，沉積n型功函數金屬層，並在沉積p型功函數金屬層之前對n型功函數金屬層進行圖案化。其可以防止n型功函數金屬層中的金屬擴散到p型功函數金屬層中並影響p型裝置的臨界電壓。本揭露實施例可以容易地整合至現有的CMOS製造製程中。
本揭露根據一些實施例，提供一種形成半導體裝置的方法，包括：提供結構，上述結構包括p型區域以及n型區域，p型區域具有第一通道層，n型區域具有第二通道層；在第一通道層以及第二通道層周圍形成閘極介電層；在p型區域以及n型區域中的閘極介電層周圍形成犧牲層，其中犧牲層在第一通道層之間的間隙中合併以及在第二通道層之間的間隙中合併；蝕刻犧牲層，使得僅保留在第一通道層之間的間隙中以及在第二通道層之間的間隙中的部份犧牲層；形成第一遮罩覆蓋p型區域，並且露出n型區域；在具有第一遮罩的情況下，從n型區域去除犧牲層；去除第一遮罩；以及在去除第一遮罩之後，在n型區域中的閘極介電層周圍以及在p型區域中的閘極介電層和犧牲層上形成n型功函數金屬層。
在一些實施例中，更包括：在形成n型功函數金屬層之後，形成第二遮罩覆蓋n型區域並且露出p型區域；在具有第二遮罩的情況下，從p型區域去除n型功函數金屬層；在具有第二遮罩的情況下，從p型區域去除犧牲層；去除第二遮罩；以及在去除第二遮罩之後，在n型區域中的n型功函數金屬層上以及在p型區域中的閘極介電層周圍形成p型功函數金屬層。
在一些實施例中，更包括：在n型區域以及p型區域中的p型功函數金屬層上形成閘極電極。
在一些實施例中，更包括：在形成n型功函數金屬層之後，在n型區域以及p型區域中的n型功函數金屬層上形成保護層；以及在從p型區域去除n型功函數金屬層之前或同時，從p型區域去除保護層。
在一些實施例中，保護層包括氧化鋁層、矽層、二氧化矽層或矽層上的二氧化矽層。
在一些實施例中，保護層在第二通道層之間的間隙中合併。
在一些實施例中，閘極介電層包括界面層以及在界面層上的高介電常數介電層。
在一些實施例中，犧牲層包括氧化鋁、氮化鈦或碳氧化矽。
在一些實施例中，n型功函數金屬層包括TiAlC、TiAl、TiC、TaAlC、TiSiAlC或TiAlC以及TiN的雙層。
本揭露根據另一些實施例，提供一種形成半導體裝置的方法，包括：提供結構，上述結構具有在p型區域的第一通道層以及在n型區域的第二通道層；在第一通道層以及第二通道層周圍形成高介電常數介電層；在p型區域以及n型區域中的高介電常數介電層周圍形成犧牲層，其中犧牲層在第一通道層之間的間隙中以及在第二通道層之間的間隙中合併；蝕刻犧牲層，使得僅保留在第一通道層之間的間隙中以及在第二通道層之間的間隙中的部份犧牲層；形成第一遮罩覆蓋p型區域，並且露出n型區域；在具有第一遮罩的情況下，從n型區域去除犧牲層；去除第一遮罩；在去除第一遮罩之後，在n型區域中的高介電常數介電層周圍以及在p型區域中的高介電常數介電層和犧牲層上形成n型功函數金屬層；以及在n型區域以及p型區域中的n型功函數金屬層上形成保護層，其中保護層在第二通道層之間的間隙中合併。
在另一些實施例中，n型功函數金屬層包括TiAlC、TiAl、TiC、TaAlC、TiSiAlC或TiAlC以及TiN的雙層。
在另一些實施例中，保護層包括矽層、二氧化矽層或矽層上的二氧化矽層。
在另一些實施例中，更包括：在形成保護層之後，形成第二遮罩覆蓋n型區域，並且露出p型區域；在具有第二遮罩的情況下，從p型區域去除保護層、n型功函數金屬層以及犧牲層；去除第二遮罩；以及在去除第二遮罩之後，在n型區域中的n型功函數金屬層上以及在p型區域中的高介電常數介電層周圍形成p型功函數金屬層。
在另一些實施例中，犧牲層包括氧化鋁或氮化鈦或碳氧化矽。
在另一些實施例中，更包括：在形成高介電常數介電層之前，在第一通道層以及第二通道層周圍形成界面層，其中高介電常數介電層形成在界面層周圍。
本揭露根據又一些實施例，提供一種半導體裝置，包括：基板，上述基板具有p型區域以及n型區域；第一通道層，在p型區域上，以及第二通道層，在n型區域上；閘極介電層，在第一通道層以及第二通道層周圍；n型功函數金屬層，在第二通道層周圍的閘極介電層周圍，其中n型功函數金屬層未設置在第一通道層周圍的閘極介電層上；以及p型功函數金屬層，在第一通道層周圍的閘極介電層周圍，以及在n型功函數金屬層上。
在又一些實施例中，更包括：保護層，在n型功函數金屬層以及p型功函數金屬層之間，其中保護層在第二通道層之間的間隙中合併。
在又一些實施例中，保護層包括氧化鋁層、矽層、二氧化矽層或矽層上的二氧化矽層。
在又一些實施例中，p型功函數金屬層在第一通道層之間的間隙中合併。
在又一些實施例中，n型功函數金屬層在第二通道層之間的間隙中合併。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102:操作 104:操作 106:操作 108:操作 110:操作 112:操作 114:操作 116:操作 118:操作 120:操作 122:操作 124:操作 126:操作 128:操作 130:操作 132:操作 134:操作 200:裝置 202:基板 215:半導體層/通道層 230:隔離部件 247:閘極間隔物 255:內部間隔物 270:層間介電層 275:溝槽 279:閘極介電層 280:界面層 282:高介電常數介電層 284:犧牲層 290:遮罩 292:開口 300:p型功函數金屬層 301:台階 340:n型功函數金屬層 342:保護層 345:遮罩 346:開口 350:塊體金屬層 352:保護層 204A:摻雜區 204B:摻雜區 240-1:區域 240-1:n型裝置區 240-1:n型閘極區 240-2:區域 240-2:p型裝置區 240-2:p型閘極區 260A:源極/汲極部件 260B:源極/汲極部件 277A:間隙 277B:間隙 284':犧牲部件 360A:金屬閘極 360B:金屬閘極 d:距離 l1:長度 l2:長度 s1:間隔 s2:間隔 w1:寬度 w2:寬度
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1A及1B圖根據本揭露的各個方面，係用於製造多閘極裝置的方法的流程圖。 第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A以及17A圖根據本揭露的各個方面，係部份的多閘極裝置在各個製造階段（例如相關於第1A以及1B圖中的方法）的局部示意俯視圖。 第2B、3B、4B、5B、6B、7B、8B、9B、9B-1、10B、10B-1、11B、12B、13B、14B、15B、16B以及17B圖根據本揭露的各個方面，係部份的多閘極裝置在各個製造階段（例如相關於第1A以及1B圖中的方法）的局部示意剖面圖。 第2C、3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C以及17C圖根據本揭露的各個方面，係部份的多閘極裝置在各個製造階段（例如相關於第1A以及1B圖中的方法）的局部示意剖面圖。 第2D、3D、4D、5D、6D、7D、8D、9D、10D、11D、12D、13D、14D、15D、16D以及17D圖根據本揭露的各個方面，係部份的多閘極裝置在各個製造階段（例如相關於第1A以及1B圖中的方法）的局部示意剖面圖。 第18A、18B、18C、18D、19A、19B以及19C圖根據本揭露的各個方面，係部份的多閘極裝置的局部示意圖。
202:基板
204A:摻雜區
215:半導體層/通道層
247:閘極間隔物
255:內部間隔物
260A:源極/汲極部件
270:層間介電層
340:n型功函數金屬層
342:保護層
360A:金屬閘極

Claims (15)

  1. 一種形成半導體裝置的方法，包括：提供一結構，該結構包括一p型區域以及一n型區域，該p型區域具有多個第一通道層，該n型區域具有多個第二通道層；在該些第一通道層以及該些第二通道層周圍形成一閘極介電層；在該p型區域以及該n型區域中的該閘極介電層周圍形成一犧牲層，其中該犧牲層在該些第一通道層之間的間隙中合併以及在該些第二通道層之間的間隙中合併；蝕刻該犧牲層，使得僅保留在該些第一通道層之間的間隙中以及在該些第二通道層之間的間隙中的部份犧牲層；形成一第一遮罩覆蓋該p型區域，並且露出該n型區域；在具有該第一遮罩的情況下，從該n型區域去除該犧牲層；去除該第一遮罩；以及在去除該第一遮罩之後，在該n型區域中的該閘極介電層周圍以及在該p型區域中的該閘極介電層和該犧牲層上形成一n型功函數金屬層。
  2. 如請求項1所述之形成半導體裝置的方法，更包括：在形成該n型功函數金屬層之後，形成一第二遮罩覆蓋該n型區域並且露出該p型區域；在具有該第二遮罩的情況下，從該p型區域去除該n型功函數金屬層；在具有該第二遮罩的情況下，從該p型區域去除該犧牲層；去除該第二遮罩；以及在去除該第二遮罩之後，在該n型區域中的該n型功函數金屬層上以及在該p 型區域中的該閘極介電層周圍形成一p型功函數金屬層。
  3. 如請求項2所述之形成半導體裝置的方法，更包括：在該n型區域以及該p型區域中的該p型功函數金屬層上形成一閘極電極。
  4. 如請求項2所述之形成半導體裝置的方法，更包括：在形成該n型功函數金屬層之後，在該n型區域以及該p型區域中的該n型功函數金屬層上形成一保護層；以及在從該p型區域去除該n型功函數金屬層之前或同時，從該p型區域去除該保護層。
  5. 如請求項4所述之形成半導體裝置的方法，其中該保護層包括氧化鋁層、矽層、二氧化矽層或矽層上的二氧化矽層。
  6. 如請求項4所述之形成半導體裝置的方法，其中該保護層在該些第二通道層之間的間隙中合併。
  7. 如請求項1至6中任一項所述之形成半導體裝置的方法，其中該閘極介電層包括一界面層以及在該界面層上的一高介電常數介電層。
  8. 如請求項1至6中任一項所述之形成半導體裝置的方法，其中該犧牲層包括氧化鋁、氮化鈦或碳氧化矽。
  9. 如請求項1至6中任一項所述之形成半導體裝置的方法，其中該n型功函數金屬層包括TiAlC、TiAl、TiC、TaAlC、TiSiAlC或TiAlC以及TiN的雙層。
  10. 一種形成半導體裝置的方法，包括：提供一結構，該結構具有在一p型區域的多個第一通道層以及在一n型區域的多個第二通道層； 在該些第一通道層以及該些第二通道層周圍形成一高介電常數介電層；在該p型區域以及該n型區域中的該高介電常數介電層周圍形成一犧牲層，其中該犧牲層在該些第一通道層之間的間隙中以及在該些第二通道層之間的間隙中合併；蝕刻該犧牲層，使得僅保留在該些第一通道層之間的間隙中以及在該些第二通道層之間的間隙中的部份犧牲層；形成一第一遮罩覆蓋該p型區域，並且露出該n型區域；在具有該第一遮罩的情況下，從該n型區域去除該犧牲層；去除該第一遮罩；在去除該第一遮罩之後，在該n型區域中的該高介電常數介電層周圍以及在該p型區域中的該高介電常數介電層和該犧牲層上形成一n型功函數金屬層；以及在該n型區域以及該p型區域中的該n型功函數金屬層上形成一保護層，其中該保護層在該些第二通道層之間的間隙中合併。
  11. 如請求項10所述之形成半導體裝置的方法，更包括：在形成該保護層之後，形成一第二遮罩覆蓋該n型區域，並且露出該p型區域；在具有該第二遮罩的情況下，從該p型區域去除該保護層、該n型功函數金屬層以及該犧牲層；去除該第二遮罩；以及在去除該第二遮罩之後，在該n型區域中的該n型功函數金屬層上以及在該p型區域中的該高介電常數介電層周圍形成一p型功函數金屬層。
  12. 如請求項10所述之形成半導體裝置的方法，更包括： 在形成該高介電常數介電層之前，在該些第一通道層以及該些第二通道層周圍形成一界面層，其中該高介電常數介電層形成在該界面層周圍。
  13. 一種半導體裝置，包括：一基板，該基板具有一p型區域以及一n型區域；多個第一通道層，在該p型區域上，以及多個第二通道層，在該n型區域上；一閘極介電層，在該些第一通道層以及該些第二通道層周圍；一n型功函數金屬層，在該些第二通道層周圍的該閘極介電層周圍，其中該n型功函數金屬層未設置在該些第一通道層周圍的該閘極介電層上；一p型功函數金屬層，在該些第一通道層周圍的該閘極介電層周圍，以及在該n型功函數金屬層上；以及一保護層，在該n型功函數金屬層以及該p型功函數金屬層之間，其中該保護層在該些第二通道層之間的間隙中合併。
  14. 如請求項13所述之半導體裝置，其中該p型功函數金屬層在該些第一通道層之間的間隙中合併。
  15. 如請求項13所述之半導體裝置，其中該n型功函數金屬層在該些第二通道層之間的間隙中合併。
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