KR20170010706A - 반도체 컴포넌트 및 이의 제조 방법 - Google Patents

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Abstract

반도체 컴포넌트를 제조하기 위한 방법은, 기판 상에 층간 유전체(ILD) 층을 형성하는 단계, 층간 유전체 층에 트렌치를 형성하는 단계, 트렌치에 금속 게이트를 형성하는 단계, ILD 층으로부터 돌출한 금속 게이트의 일부를 제거하는 단계, 환원 가스를 금속 게이트와 반응시키는 단계, 및 금속 게이트의 상부 부분을 제거하는 단계를 포함한다.

Description

반도체 컴포넌트 및 이의 제조 방법{SEMICONDUCTOR COMPONENT AND METHOD FOR FABRICATING THE SAME}
우선권 주장 및 상호참조
본 출원은 2015년 7월 20일 출원된 미국 가출원 번호 제62/194,736호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
기술분야
본 발명은 반도체 컴포넌트 및 이의 제조 방법에 관한 것이다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 경험하였다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대들을 만들어 왔으며, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. 더 작은 특징부(feature) 크기는, 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor) 디바이스와 같은 멀티게이트 디바이스를 사용한다. FinFET은, 게이트가 기판으로부터 연장한 "핀(fin)" 상에 그를 둘러싸며 형성되기 때문에 그리 불리는 것이다. 이 용어가 본 개시에서 구현될 때, FinFET 디바이스는 임의의 핀 기반의 멀티게이트 트랜지스터이다. FinFET 디바이스는, 채널 영역을 포함하는 핀의 상부 및/또는 측부 상에 게이트를 제공하면서, 디바이스의 게이트 폭의 축소를 가능하게 할 수 있다. 기술 노드가 축소함에 따라 구현된 또다른 발전으로는, 일부 IC 설계에서, 감소된 특징부 크기와 함께 디바이스 성능을 개선하도록, 통상적으로 폴리실리콘 게이트 전극을 금속 게이트로 교체하는 것이 있다. 금속 게이트 전극을 형성하는 하나의 방법은 "게이트 라스트(gate last)" 또는 "교체 게이트(replacement gate)" 방법인데, 더미 게이트, 통상적으로 폴리실리콘이 금속 게이트로 교체된다. 프로세스에 있어서 나중에 금속 게이트를 제공하는 것은, 프로세싱 동안 일함수 금속의 안정성의 문제를 피할 수 있다.
반도체 컴포넌트를 제조하기 위한 방법은, 기판 상에 층간 유전체(ILD) 층을 형성하는 단계, 층간 유전체 층에 트렌치를 형성하는 단계, 트렌치에 금속 게이트를 형성하는 단계, ILD 층으로부터 돌출한 금속 게이트의 일부를 제거하는 단계, 환원 가스를 금속 게이트와 반응시키는 단계, 및 금속 게이트의 상부 부분을 제거하는 단계를 포함한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2a 내지 도 2j는 본 개시의 일부 실시예에 따라 FinFET 디바이스를 형성하는 방법의 상이한 단계들을 예시하며, 도 2a 내지 도 2e는 사시도이고 도 2f 내지 도 2j는 단면도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시는 일반적으로, FinFET 디바이스와 같은 반도체 컴포넌트 및 FinFET 디바이스 또는 디바이스의 일부를 제조하는 방법에 관한 것이다. 특징부 크기가 계속해서 감소함에 따라 디바이스 성능을 개선하기 위해 게이트 산화물 및 폴리실리콘 게이트 전극을 하이 k(high-k) 게이트 유전체 및 금속 게이트 전극으로 교체하려는 바램이 있어왔다. 게이트 라스트(또는 게이트 교체) 접근은, 금속 재료에 대한 고온 처리의 쟁점에 대처하고자 구현되었다. 그러나, 금속 게이트 FinFET와 같은 디바이스에서 적절한 응력 및/또는 게이트 저항을 제공하는데 있어서 난제가 제기된다. 예를 들어, 게이트에 대한 낮은 응력 및/또는 높은 게이트 저항은 디바이스 성능의 저하를 야기할 수 있다. 따라서, 게이트 누설 및/또는 일함수가 개선될 수 있도록, 금속 게이트 FinFET과 같은 디바이스에서 응력 및/또는 게이트 저항을 균형잡는 것이 필요하다.
도 1은 본 개시의 일부 실시예에 따른 FinFET 디바이스의 실시예의 사시도이다. FinfET 디바이스(100)는 기판(102)을 포함한다. 일부 실시예에서, 기판(102)은 벌크 실리콘 기판을 포함한다. 기판(102)은 결정질 구조의 실리콘일 수 있다. 다른 실시예에서, 기판(102)은 게르마늄과 같은 다른 원소 반도체를 포함할 수 있고, 또는 실리콘 카바이드, 갈륨 비소화물, 인듐 비소화물, 및 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 일부 다른 실시예에서, 기판(102)은 SOI(silicon-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 기타 적합한 방법을 사용하여 제조될 수 있다.
FinFET 디바이스(100)는, 기판(102)으로부터 연장하는 핀 구조물(104, 106)(예를 들어, Si 핀)을 더 포함한다. 일부 실시예에서, 핀 구조물(104, 106)은 게르마늄을 선택적으로 포함할 수 있다. 핀 구조물(104, 106)은 포토리소그래피 및 에칭과 같은 적합한 프로세스를 사용함으로써 제조될 수 있다. 일부 실시예에서, 핀 구조물(104, 106)은 건식 에칭 또는 플라즈마 프로세스를 사용하여 기판(102)으로부터 에칭된다. STI(shallow trench isolation) 구조물(108)은 핀(104, 106)을 둘러싼다. STI 구조물(108)은 임의의 적합한 절연 재료를 포함할 수 있다. 2개의 핀 구조물이 예시되어 있지만, 추가의 평행 핀들이 마찬가지 방식으로 형성될 수 있다는 것을 이해하여야 한다.
FinFET 디바이스(100)는 게이트 구조물(110)을 더 포함한다. 게이트 구조물(110)은 핀 구조물(104, 106)의 중심 부분 상에 형성된다. 일부 실시예에서, 핀 구조물 위에 복수의 게이트 구조물이 형성된다. 게이트 구조물(110)은 게이트 유전체 층 및 게이트 전극을 포함한다. 다수의 다른 층, 예를 들어 캐핑 층, 계면 층, 스페이서 요소, 및/또는 기타 적합한 특징부가 또한 존재할 수 있다는 것을 이해하여야 한다. 일부 실시예에서, 게이트 유전체 층은 실리콘 산화물과 같은 계면 층을 포함할 수 있다. 게이트 유전체 층은, 실리콘 질화물, 실리콘 산질화물, 높은 유전 상수(하이 k)를 갖는 유전체, 및/또는 이들의 조합과 같은 다른 유전체 재료를 더 포함할 수 있다. 하이 k 유전체 재료의 예는, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물 및/또는 이들의 조합을 포함한다. 게이트 전극은 폴리실리콘 및/또는 TiN, TaN, NiSi, CoSi, Mo, Cu, W, Al, Co, 및/또는 기타 적합한 전도성 재료와 같은 금속 화합물을 포함한 금속을 포함할 수 있다. 게이트 전극은 아래에 설명되는 바와 같이 게이트 라스트 프로세스(또는 게이트 교체 프로세스)로 형성될 수 있다.
핀 구조물(104, 106)은 게이트 구조물(110)로 둘러싸인 채널 영역(112)을 포함한다. 핀 구조물(104, 106)은 N 타입 FinFET(NMOS 디바이스) 또는 P 타입 FinFET(PMOS 디바이스)에 대한 적합한 채널을 제공하도록 도핑될 수 있다. 핀 구조물(104, 106)은 이온 주입, 확산, 어닐링 및/또는 다른 적합한 프로세스와 같은 프로세스를 사용하여 도핑될 수 있다. 핀 구조물(104, 106)은, FinFET 디바이스(100)와 연관된 소스 영역(114) 및 드레인 영역(116)을 포함한다. 소스 영역(114) 및 드레인 영역(116)은, NMOS 디바이스를 위한 에피텍셜(에피) 실리콘(Si) 또는 에피 실리콘 카바이드(SiC), 및 PMOS 디바이스를 위한 에피 실리콘 게르마늄(SiGe) 또는 에피 게르마늄(Ge)을 포함할 수 있다. FinFET 디바이스(100)는 마이크로프로세서, 메모리 셀(예를 들어, SRAM), 및/또는 다른 집적 회로에 포함된 디바이스일 수 있다.
도 2a 내지 도 2j는 본 개시의 일부 실시예에 따라 FinFET 디바이스를 형성하는 방법의 상이한 단계들을 예시하며, 도 2a 내지 도 2e는 사시도이고 도 2f 내지 도 2j는 단면도이다. 도 2a에서, 반도체 기판이 제공된다. 반도체 기판은 제1 방향으로 연장한 복수의 핀 구조물(202)을 갖는 실리콘 함유 기판(200)일 수 있다. 그 후에, STI로서 핀 구조물(202) 사이의 갭의 하부 부분을 채우도록 절연 층(204)이 형성된다. 절연 층(204)의 재료는 실리콘 산화물일 수 있지만, 이에 한정되는 것은 아니다. 절연 층(204)을 형성하는 방법은, 핀 구조물(202)을 덮으며 기판(200) 상에 절연 재료 층을 성막하고, 절연 층(204)을 평평하게 하도록 선택적으로 평탄화 프로세스를 수행한 다음, 핀 구조물(202)의 상부 부분이 노출될 때까지 에칭 백(etch back) 프로세스를 수행하는 것을 포함한다. 핀 구조물(202)은 소스 영역, 드레인 영역 , 및 소스 영역과 드레인 영역을 연결하는 채널 영역을 포함할 수 있다.
도 2b를 참조하면, 계면 층(206)이 핀 구조물(202)을 덮으며 기판(200) 상에 등각으로(conformally) 형성된다. 계면 층(206)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함한다. 계면 층(206)은, ALD(atomic layer deposition) 프로세스, CVD(chemical vapor deposition) 프로세스, PVD(physical vapor deposition) 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다. 계면 층(206)은 열 산화 처리(thermal oxidation treatment)가 아닌 성막 프로세스에 의해 형성된다는 것을 주목한다. 열 산화 처리로 인한 실리콘 소비가 일어나지 않으므로, 핀(102)의 형상은 계면 층(206)을 형성하는 단계 동안 변형되지 않는다. 도 2b에 도시된 바와 같이, 계면 층(206)은 각각의 핀(202)의 표면을 따라 등각으로 형성된다. 본 실시예에서, 계면 층(206)이 어떠한 실리콘도 소비하지 않고서 성막 프로세스에 의해 형성되므로, 핀 구조물(202)의 형상은 계면 층(206)의 형성 후에 명확하게 유지된다.
그 후에, 더미 게이트 재료 층(208) 및 마스크 층(210)이 계면 층(206) 상에 순차적으로 형성된다. 더미 게이트 재료 층(208)은 폴리실리콘을 포함한다. 마스크 층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함한다. 더미 게이트 재료 층(208) 및 마스크 층(210)의 각각은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 도 2b에서는, 단일 마스크 층(210)이 설명을 위한 목적으로 제공되어 있지만, 본 개시는 이에 한정되지 않는다. 다른 실시예에서, 마스크 층(210)은, 예를 들어 하부 실리콘 질화물 층 및 상부 실리콘 산화물 층을 포함하는 다층 구조물일 수 있다.
도 2c를 참조하면, 마스크 층(210), 더미 게이트 재료 층(208) 및 계면 층(206)은, 기판(200) 상에 순차적으로 형성된 계면 층(206), 더미 게이트 재료 층(208) 및 마스크 층(210)을 포함한 적층 구조물(212)을 형성하도록 패터닝된다. 적층 구조물(212)은 핀 구조물(202)과 교차하고, 제1 방향과 상이한 제2 방향으로 연장한다. 일부 실시예에서, 제2 방향은 제1 방향에 수직이다. 패터닝 단계는 포토리소그래피 및 에칭 프로세스를 수행하는 것을 포함한다.
도 2d를 참조하면, 스페이서(214)가 적층 구조물(212) 옆에 형성된다. 스페이서(214)를 형성하는 방법은, 기판(200) 상에 실리콘 산화물 층을 형성한 다음, 실리콘 산화물 층의 일부를 제거하도록 이방성 에칭 프로세스를 수행하는 것을 포함한다. 그 다음, 소스 및 드레인 영역(도 1 참조)이 스페이서(214) 옆의 기판(200)에 형성된다. 그 후에, 컨택 에칭 정지 층(CESL; contact etch stop layer)(216) 및 층간 유전체(ILD; interlayer dielectric) 층(218)이 적층 구조물(212)을 덮도록 기판(200) 상에 순차적으로 형성된다. CESL(216)은 실리콘 질화물을 포함한다. ILD 층(218)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 저 유전상수 유전체 재료 또는 이들의 조합을 포함한다. CESL(216) 및 ILD 층(218)의 각각은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 그 후에, ILD 층(218)의 일부와 CESL(216)의 일부가, 적층 구조물(212)의 상부를 노출시키도록 제거된다. 제거 단계는 CMP 프로세스를 수행하는 것을 포함한다.
도 2e를 참조하면, 적층 구조물(212)은 ILD 층(218)에 트렌치(220)를 형성하도록 제거된다. 제거 단계는 에칭 백 프로세스를 수행하는 것을 포함한다. 계면 층(206)은 적층 구조물(212)을 제거하는 단계 동안 제거되므로 희생 층으로서 간주될 수 있다는 것을 주목하자.
도 2f를 참조하면, 또다른 계면 층(222) 및 하이 k 유전체 층(224)이 적어도 트렌치(220)의 표면 상에 순차적으로 형성된다. 계면 층(222)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함한다. 계면 층(222)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다. 계면 층(222)은 열 산화 처리가 아닌 성막 프로세스에 의해 형성된다는 것을 주목하여야 한다. 열 산화 처리로 인한 실리콘 소비가 일어나지 않으므로, 핀 구조물(202)(도 2a 참조)의 형상은 계면 층(222)을 형성하는 단계 동안 변형되지 않는다. 계면 층(222)은 각각의 핀(202)의 표면을 따라 등각으로 형성된다. 일부 실시예에서, 계면 층(222)이 어떠한 실리콘도 소비하지 않고서 성막 프로세스에 의해 형성되므로, 핀 구조물(202)의 형상은 계면 층(222)의 형성 후에 명확하게 유지된다.
하이 k 유전체 층(224)은 높은 유전 상수를 갖는 하이 k 재료를 포함한다. 하이 k 재료는 희토류 금속 산화물과 같은 금속 산화물일 수 있다. 하이 k 재료는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3), 탄탈 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 스트론튬 티탄산염 산화물(SrTiO3), 지르코늄 실리콘 산화물(ZrSiO4), 하프늄 지르코늄 산화물(HfZrO4), SBT(SrBi2Ta2O9), PZT(PbZrxTi1-xO3), 및 BST(BaxSr1-xTiO3)로 구성된 그룹으로부터 선택될 수 있으며, 여기에서 x는 0과 1 사이이다. 하이 k 유전체 층(224)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다.
그 후에, 복합 금속 층(236)이 적층 금속 게이트로서 적어도 (도 2e에 도시된) 트렌치(220)를 채우도록 기판(200) 상에 형성된다. 복합 금속 층(236)은 트렌치(220)를 채우며 형성된다. 복합 금속 층(236)은, 바닥에서 위로, 배리어 층(240), 일함수 금속 층(242), 및 금속 게이트(244)를 포함한다.
배리어 층(240)은 하이 k 유전체 층(224) 상에 이를 캡핑하며 형성된다. 배리어 층(240)은 티타늄 질화물(TiN) 층과 같은 금속 층일 수 있다. 배리어 층(240)은, ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 배리어 층(240)은 또한, 암모니아(NH3)와 사염화티타늄(TiCl4) 사이의 열 화학적 기상 증착 반응을 사용하는 것과 같은 질화(nitridation) 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 배리어 층(240)의 표면은, 암모니아 가스를 사용하는 것과 같은 질화 프로세스에 의해 더 처리될 수 있다. 대안으로서, 일부 실시예에서, 하이 k 유전체 층(224) 및 배리어 층(240)의 밀도 및 품질을 개선하도록 PMA(post metal anneal) 프로세스가 이용될 수 있다.
일함수 금속 층(242)은 배리어 층(240) 상에 형성된다. 일부 실시예에서, FinFET 디바이스는 NMOS 디바이스일 수 있고, 일함수 금속 층(242)은, 예를 들어 Ti, Ag, Al, TiAlMo, Ta, TaN, TiAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr 또는 이들의 조합으로 제조될 수 있다. 대안으로서, FinFET 디바이스는 PMOS 디바이스일 수 있고, 일함수 금속 층(242)은 예를 들어, TiN, W, Ta, Ni, Pt, Ru, Mo, Al, WN, 또는 이들의 조합으로 제조될 수 있다. 일함수 금속 층(242)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다.
금속 게이트(244)는 일함수 금속 층(242) 상에 형성된다. 금속 게이트(244)는 ALD, PVD, CVD, 또는 다른 프로세스에 의해 일함수 금속 층(242) 상에 성막된다. 금속 게이트(244)는 예를 들어, Al, W, Co, Cu로 제조될 수 있다.
도 2f에서, ILD 층(218)으로부터 돌출한 계면 층(222), 하이 k 유전체 층(224) 및 복합 금속 층(236)(예를 들어, 트렌치(220) 밖의 부분)이 제거된다. 따라서, FinFET 디바이스가 얻어지며, 하이 k 유전체 층(224)은 게이트 유전체 층으로서의 역할을 하고, 복합 층(236)은 금속 게이트 전극으로서의 역할을 한다. 제거 단계는 CMP 프로세스에 의해 수행될 수 있다.
FinFET 디바이스의 표면이 평평해진 후에, 그 위에 유전체 캡을 형성하기 위해 상부에 있는 계면 층(222), 하이 k 유전체 층(224) 및 금속 게이트(244)의 일부를 제거할 필요가 있다. 유전체 캡은 금속 게이트(244)를 그 위에 놓이는 전도성 회로로부터 공간을 두도록 이용된다. 제거 단계는 에칭 백 프로세스를 사용하는 것을 포함한다.
그러나, CMP 슬러리는 실리카, 알루미나, 세리아 연마재, 산화제, 폴리머, pH 안정화제, 분산제, 및 계면 활성제와 같은 현탁액(suspension)을 포함한 수용액이다. 이들 현탁액은 CMP 프로세스 동안 금속 게이트(244) 안으로 확산될 수 있다. 금속 게이트(244)의 확산된 부분은 에칭 백 장애를 일으킬 수 있으며, 이는 SAC 윈도우 및 수율에 영향을 미칠 수 있다.
본 개시는, 확산에 의해 야기되는 에칭 백 장애를 막을 수 있도록, 금속 게이트(244)에 처리를 가하는 것을 더 포함한다. 처리는, 본 개시의 일부 실시예에 따른 반도체 컴포넌트의 부분 단면도들인 도 2g 내지 도 2j에 도시된 바와 같이, 금속 게이트(244)에 환원 가스를 가하는 것을 포함한다.
도 2g에서, 환원 가스(250)가 프로세싱 챔버 안으로 유도된다. 환원 가스(250)는 금속 게이트(244)와 접한다. 환원 가스(250)는, 금속 게이트(244)에 확산된 현탁액과 반응할 수 있는 환원성 가스를 포함한다. 환원 가스(250)는 확산된 현탁액을 환원시킬 수 있는(전자를 얻게 함) 능력을 갖는다. 환원 가스(250)는 환원적 또는 환원성이라고 한다. 환원 가스(250)는 전자를 확산된 현탁액으로 이동시키며, 따라서 그 자체는 산화된다. 한편, 확산된 현탁액은 산화적 또는 산화성이라고 하며, 산화제로서 알려질 수 있다. 즉, 확산된 현탁액은 환원 가스(250)로부터 전자를 제거하며, 따라서 그 자체는 환원된다.
일부 실시에에서, 확산된 현탁액은 유기 화합물일 수 있거나, 또는 확산된 현탁액은 염소를 포함할 수 있다. 따라서, 환원 가스(250)는 탄소 및 염소를 환원시킬 수 있는 능력을 갖는다. 환원 능력은 물질의 산화환원(redox) 전위(환원 전위, 산화/환원 전위로도 알려짐)와 관련된다. 산화환원 전위는, 화학 종의, 전자를 획득함으로써 환원되려는 경향의 측정치이다. 환원 전위는 볼트(V) 또는 밀리볼트(mV)로 측정된다. 각각의 종은 자신의 고유 산화환원 전위를 가지며, 전위가 포지티브일수록, 그 종의 전자 친화력 및 환원되려는 경향이 더 크다.
그러나, 금속 게이트(244)는 또한, 산화될 수 있는 재료로 제조된다. 따라서, 확산된 현탁액이 환원될 때 동시에 금속 게이트(244)를 산화시키기 않기 위해, 환원 가스(250)의 산화환원 전위는 고려될 필요가 있으며 너무 높을 수가 없다. 일부 실시예에서, 금속 게이트(244)는 예를 들어 Al, W, Co, 또는 Cu로 제조될 수 있다. 환원 가스(250)의 산화환원 전위는, 탄소 또는 염소 화합물의 산화환원 전위보다는 크지만, Al, W, Co, 또는 Cu의 산화환원 전위보다는 크지 않다.
일부 실시예에서, 환원 가스(250)는 N2/Ar/He 불활성 가스와 같은 희석 가스와 함께 수소를 포함하는 가스이다. 환원 가스는 H2N2를 포함할 수 있다. 환원 가스(250)는 촉매와 함께 수소 가스의 사용을 수반할 수 있다. 이들 촉매 환원은 주로 탄소-탄소 결합의 환원에 사용된다.
프로세싱 챔버 및 기판(200)은 더 가열된다. 일부 실시예에서, 프로세싱 챔버는, 광 기술(텅스텐 필라멘트 램프, 레이저), 열 방사 기술을 적용함으로써 또는 서셉터 및 무선 주파수(RF) 유도 가열을 사용함으로써 가열될 수 있다. 프로세싱 챔버 내의 환원 가스(250)도 또한 가열되고, 고온 환원 가스(250)가 되며, 고온 환원 가스(250)는 약 200 ℃ 내지 약 400 ℃ 범위의 온도로 이루어진다. 수소 원자 및 수소 이온을 포함하는 수소가 금속 게이트(244) 안으로 침투할 수 있다. 수소는 탄소 및/또는 염소의 화합물과 같은 확산된 현탁액을 환원시킬 수 있으며, 그리하여 CMP 슬러리로부터의 확산된 현탁액이 금속 게이트(244)에 적용되는 다음 프로세스들에 영향을 미치지 않을 것이다. 일부 실시예에서, 유기 화합물과 같은 탄소의 환원 및/또는 염소의 환원(예를 들어, Al(Cl)x 또는 W(Cl)y와 같은 염소 화합물)이 환원 프로세스 후에 금속 게이트(244)에서 관찰될 수 있다.
도 2h를 참조하면, 금속 게이트(244)의 상부 부분이 제거된다. 제거 단계는 에칭 백 프로세스를 수행하는 것을 포함한다. 일부 실시예에서, 제거 단계는, 프로세싱 챔버 안으로 에천트를 도입시키고 에천트를 금속 게이트(244)와 반응시키는 것을 수반하며, 에천트는 금속 게이트(244)와 일함수 금속 층(242) 사이에 높은 선택도를 갖는다. 온도는 에천트 화학 조성, 원하는 에칭 속도, 그리고 기타 재료 및 프로세스 파라미터에 기초하여 선택될 수 있다. 일부 실시예에서, 에칭 백 프로세스에 사용되는 에천트는 NF, F2, CFO, C2F4, C2F6, C3F8, SF 및 기타와 같은 불소계 에천트이다. 일부 실시예에서, 불소계 에천트가 이용될 때, 기판은 약 300℃ 내지 450 ℃ 범위로 가열된다. 다른 타입의 에천트에 대하여 다른 온도 범위가 사용될 수 있다. 에천트는 활성화된 종(라티칼, 이온, 및/또는 고에너지 분자를 포함함)을 제공하도록 원격 플라즈마 발생기로부터 프로세싱 챔버 안으로 도입될 수 있다. 에천트의 유량은 통상적으로 챔버의 크기, 에칭 속도, 에칭 균일도, 및 기타 파라미터에 따라 좌우된다.
도 2i를 참조하면, 금속 게이트(244)가 에칭백된 후에 일함수 금속 층(242)의 상부 부분이 제거된다. 에칭 프로세스는 금속 게이트(244)의 에칭의 에천트와는 상이한 에천트를 구현할 수 있다. 일함수 금속 층(242)을 제거하는데 이용된 에천트는 또한, 일함수 금속 층(242)과 금속 게이트(244) 사이에 높은 선택도를 갖는다. 일부 실시예에서, 에천트는, Cl2, CHCl3, CCl4, 및/또는 BCl3과 같은 염소계 에천트, HBr 및/또는 CHBr3와 같은 브롬 함유 가스, 요오드 함유 가스, 기타 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합일 수 있다.
금속 게이트(244) 및 일함수 금속 층(242)은 높은 에칭 선택도를 얻도록 2단계 에칭된다. 금속 게이트(244)는 일함수 금속 층(242)으로부터 돌출된다. 즉, 금속 게이트(244)의 높이는 일함수 금속 층(242)의 높이보다 더 크다. 일부 실시예에서, 금속 게이트(244)와 일함수 금속 층(242)의 상부 표면 사이의 거리는 약 1 nm 내지 약 5 nm 범위이다.
도 2j를 참조하면, 유전체 층(260)이 금속 게이트(244) 및 일함수 금속 층(242) 상에 이를 캡핑하며 형성된다. 유전체 층(260)은 트렌치(220)를 채운다. 유전체 층(260)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 저 유전 상수의 유전체 재료 또는 이들의 조합을 포함한다. 유전체 층(260)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 그 후에, (도 2e에 도시된) 트렌치(220)로부터 돌출하는 유전체 층(260)의 일부가 제거된다. 제거 단계는 CMP 프로세스를 수행하는 것을 포함한다. 유전체 층(260), ILD 층(218) 및 CESL(216)의 상부 표면은 실질적으로 같은 높이이며, 그리하여 반도체 컴포넌트, 예를 들어, FinFET 디바이스는 그 위에 회로를 형성하기 위한 평평해진 상부 표면을 제공할 수 있고, 유전체 층(260)이 회로 및 금속 게이트(244)를 격리하도록 이용된다.
프로세싱 챔버 안으로 환원 가스를 유도함으로써, 금속 게이트 내의 확산된 현탁액은 환원될 수 있고, 그리하여 금속 게이트에 대한 에칭 백 프로세스는 성공적으로 수행될 수 있다.
본 개시의 일부 실시예에 따르면, 반도체 컴포넌트를 제조하기 위한 방법은, 기판 상에 층간 유전체(ILD) 층을 형성하는 단계, 층간 유전체 층에 트렌치를 형성하는 단계, 트렌치에 금속 게이트를 형성하는 단계, ILD 층으로부터 돌출한 금속 게이트의 일부를 제거하는 단계, 환원 가스를 금속 게이트와 반응시키는 단계, 및 금속 게이트의 상부 부분을 제거하는 단계를 포함한다.
본 개시의 일부 실시예에 따르면, FinFET 디바이스를 제조하기 위한 방법은, 기판 상에 층간 유전체(ILD) 층을 형성하는 단계, 층간 유전체 층에 트렌치를 형성하는 단계, 트렌치에 일함수 금속 층 및 금속 게이트를 형성하는 단계 - 일함수 금속 층은 트렌치와 금속 게이트 사이에 있음 - , 금속 게이트의 대향 측부에 드레인 영역 및 소스 영역을 형성하는 단계, ILD 층으로부터 돌출한 금속 게이트 및 일함수 금속 층의 일부를 CMP 프로세스에 의해 제거하는 단계, 환원 가스를 금속 게이트와 반응시키는 단계, 금속 게이트의 상부 부분 및 일함수 금속 층의 상부 부분을 제거하는 단계, 및 금속 게이트 및 일함수 금속 층 상에 유전체 층을 형성하는 단계를 포함한다.
본 개시의 일부 실시예에 따르면, 반도체 컴포넌트는, 트렌치를 갖는 층간 유전체 층, 트렌치에 형성된 금속 게이트, 금속 게이트와 트렌치 사이에 형성된 일함수 금속 층 - 금속 게이트의 높이는 일함수 금속 층의 높이보다 큼 - , 및 금속 게이트 및 일함수 금속 층 상에 형성된 유전체 층을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 컴포넌트를 제조하기 위한 방법에 있어서,
    기판 상에 층간 유전체(ILD; interlayer dielectric) 층을 형성하는 단계;
    상기 층간 유전체 층에 트렌치를 형성하는 단계;
    상기 트렌치에 금속 게이트를 형성하는 단계;
    상기 ILD 층으로부터 돌출한 상기 금속 게이트의 일부를 제거하는 단계;
    환원 가스를 상기 금속 게이트와 반응시키는 단계; 및
    상기 금속 게이트의 상부 부분을 제거하는 단계를 포함하는 반도체 컴포넌트의 제조 방법.
  2. 청구항 1에 있어서, 상기 ILD 층으로부터 돌출한 상기 금속 게이트의 일부를 제거하는 단계는, CMP 프로세스를 수행하는 단계를 포함하는 것인, 반도체 컴포넌트의 제조 방법.
  3. 청구항 2에 있어서, 상기 CMP 프로세스 동안 CMP 슬러리의 현탁액이 상기 금속 게이트 안으로 확산되고, 상기 환원 가스는 상기 금속 게이트 안으로 확산된 현탁액을 환원시키는 것인, 반도체 컴포넌트의 제조 방법.
  4. 청구항 3에 있어서, 상기 현탁액은 탄소, 염소, 및 이들의 조합의 화합물을 포함하는 것인, 반도체 컴포넌트의 제조 방법.
  5. 청구항 3에 있어서, 상기 환원 가스는 탄소를 환원시킬 수 있는 능력을 갖는 것인, 반도체 컴포넌트의 제조 방법.
  6. 청구항 5에 있어서, 상기 환원 가스는 수소 또는 디아젠(diazene)을 포함하는 것인, 반도체 컴포넌트의 제조 방법.
  7. 청구항 1에 있어서, 상기 환원 가스가 상기 금속 게이트와 반응할 때 상기 기판을 가열하는 단계를 더 포함하는, 반도체 컴포넌트의 제조 방법.
  8. 청구항 1에 있어서, 상기 금속 게이트의 일부를 제거하는 단계는, 상기 금속 게이트를 에칭백(etching back)하는 단계를 포함하는 것인, 반도체 컴포넌트의 제조 방법.
  9. FinFET 디바이스를 제조하기 위한 방법에 있어서,
    기판 상에 층간 유전체(ILD) 층을 형성하는 단계;
    상기 층간 유전체 층에 트렌치를 형성하는 단계;
    상기 트렌치에 일함수 금속 층 및 금속 게이트를 형성하는 단계로서, 상기 일함수 금속 층은 상기 트렌치와 상기 금속 게이트 사이에 있는 것인, 일함수 금속 층 및 금속 게이트 형성 단계;
    상기 금속 게이트의 대향 측부에 드레인 영역 및 소스 영역을 형성하는 단계;
    상기 ILD 층으로부터 돌출한, 상기 금속 게이트 및 상기 일함수 금속 층의 일부를 CMP 프로세스에 의해 제거하는 단계;
    환원 가스를 상기 금속 게이트와 반응시키는 단계;
    상기 금속 게이트의 상부 부분 및 상기 일함수 금속 층의 상부 부분을 제거하는 단계; 및
    상기 금속 게이트 및 상기 일함수 금속 층 상에 유전체 층을 형성하는 단계를 포함하는 FinFET 디바이스의 제조 방법.
  10. 반도체 컴포넌트에 있어서,
    트렌치를 갖는 층간 유전체 층;
    상기 트렌치에 형성된 금속 게이트;
    상기 금속 게이트와 상기 트렌치 사이에 형성된 일함수 금속 층; 및
    상기 금속 게이트 및 상기 일함수 금속 층 상에 형성된 유전체 층을 포함하고,
    상기 금속 게이트의 높이는 상기 일함수 금속 층의 높이보다 큰 것인 반도체 컴포넌트.
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