TW202234526A - 半導體裝置及其形成方法 - Google Patents

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TW202234526A
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dielectric
gate structure
gate
semiconductor device
forming
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TW111104900A
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蘇煥傑
游力蓁
諶俊元
張羅衡
莊正吉
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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Abstract

提供半導體裝置及其形成方法。方法包括：提供工件，工件包括基板、第一複數個通道構件、第二複數個通道構件、第一閘極結構，齒合第一複數個通道構件、第二閘極結構，齒合第二複數個通道構件、混合鰭片，設置在第一與第二閘極結構之間、隔離部件，設置在混合鰭片下方。方法也包括：在工件的前側形成金屬蓋層。金屬蓋層電性連接第一與第二閘極結構。方法也包括：蝕刻隔離部件；蝕刻金屬蓋層；以及沉積介電材料以形成閘極隔離部件，閘極隔離部件設置在第一與第二閘極結構之間。

Description

半導體裝置及其形成方法
本發明實施例係有關於一種半導體裝置及其形成方法，且特別關於一種具有背側隔離部件的半導體裝置及其形成方法。
半導體積體電路產業經歷了快速成長。積體電路材料以及設計的技術進步已經產生數個積體電路世代，其中每一世代都比前一世代具有更小且更複雜的電路。在積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。此微縮化也增加了積體電路製造以及製程的複雜性。
例如，隨著積體電路（IC）技術朝向更小的技術節點發展，多閘極金屬氧化物半導體場效電晶體（多閘極MOSFETs或多閘極裝置）已被引入以通過增加閘極-通道耦合（gate-channel coupling）、減小關閉狀態電流（off-state current）以及減小短通道效應（short-channel effects, SCEs）來改善閘極控制。多閘極裝置一般來說是指具有設置在通道區的一側以上的閘極結構（也稱為閘極堆疊）或其一部分的裝置。鰭式場效電晶體（Fin-like field effect transistors, FinFETs）以及多橋接通道（multi-bridge-channel, MBC）電晶體為多閘極裝置的示例，這些裝置已成為高性能以及低漏電流應用的主流並且具有前景的候選裝置（candidates）。鰭式場效電晶體具有上升的（elevated）通道，且閘極結構包繞（wrapping around）通道的一側以上（例如，閘極包繞從基板延伸的半導體材料「鰭片」的頂部以及側壁）。多橋接通道電晶體的閘極結構可以部分地或完全地圍繞通道區延伸，以提供對通道區兩側或更多側的存取（access）。由於多橋接通道電晶體的閘極結構圍繞通道區，因此多橋接通道電晶體也可以稱為環繞閘極電晶體（surrounding gate transistor, SGT）或全繞式閘極（gate-all-around, GAA）電晶體。
為了繼續在較小的技術節點中為多橋接通道電晶體提供所期望的微縮化以及增加的密度，介電鰭片（也稱為混合介電鰭片或混合鰭片）已被引入以提供閘極結構之間的隔離。隨著閘極臨界尺寸（critical dimensions, CDs）的進一步減小，即使使用由低介電常數介電材料形成的介電鰭片，閘極結構之間的寄生電容也會降低裝置性能，例如電路速度和串擾耦合（cross-talk coupling）。在形成隔離結構同時進一步降低寄生電容，改善多橋接通道電晶體的閘極結構之間的隔離的措施可能面臨挑戰。儘管現有的半導體裝置一般來說已足以滿足其預期目的，但是它們並非在全部的方面都令人滿意。
本發明一些實施例提供一種形成半導體裝置的方法，包括：提供工件，工件包括前側與背側，工件包括基板、第一複數個通道構件（members），在基板的第一部分上方、第二複數個通道構件，在基板的第二部分上方、第一閘極結構，齒合（engaging）第一複數個通道構件、第二閘極結構，齒合第二複數個通道構件、混合鰭片，設置在第一閘極結構與第二閘極結構之間、隔離部件，設置在混合鰭片下方，且夾設（sandwiched）在基板的第一部分與第二部分之間，其中基板在工件的背側，且第一複數個通道構件與第二複數個通道構件在工件的前側；在工件的前側形成金屬蓋層，金屬蓋層電性連接第一閘極結構與第二閘極結構；蝕刻隔離部件，從而形成開口，開口在工件的背側露出混合鰭片；蝕刻混合鰭片，從而延伸開口至金屬蓋層的底表面；蝕刻金屬蓋層，從而將金屬蓋層分為兩個分段（segments）；以及在開口中沉積介電材料，從而形成閘極隔離部件，閘極隔離部件設置在第一閘極結構與第二閘極結構之間。
本發明另一些實施例提供一種形成半導體裝置的方法，包括：在基部上方形成複數個通道構件，基部從基板突出，通道構件垂直地堆疊；在基部的側壁上方沉積隔離部件；在隔離部件上方形成第一介電鰭片與第二介電鰭片，並將通道構件夾在中間；在基部上方形成源極/汲極部件，並鄰接通道構件；在基部上方形成閘極結構，並包繞（wrapping around）每個通道構件，其中第一介電鰭片及第二介電鰭片與閘極結構的側壁交界（interface）；蝕刻基部，從而形成第一溝槽，第一溝槽從半導體裝置的背側露出源極/汲極部件與閘極結構；在第一溝槽中沉積第一介電層；在半導體裝置的背側形成遮罩層，遮罩層具有在第一介電鰭片正下方的遮罩開口；通過遮罩開口蝕刻隔離部件，從而形成第二溝槽，第二溝槽從半導體裝置的背側露出第一介電鰭片；從第二溝槽去除第一介電鰭片；以及在第二溝槽中沉積第二介電層。
本發明又一些實施例提供一種半導體裝置，包括：第一複數個通道構件，在第一背側介電部件上方；第二複數個通道構件，在第二背側介電部件上方；第一源極/汲極部件，鄰接第一複數個通道構件並在第一背側介電部件上方；第二源極/汲極部件，鄰接第二複數個通道構件並在第二背側介電部件上方；第一閘極結構，包繞每個第一複數個通道構件；第二閘極結構，包繞每個第二複數個通道構件；以及隔離部件，包括第一部分，堆疊在第一閘極結構與第二閘極結構之間，以及第二部分，堆疊在第一源極/汲極部件與第二源極/汲極部件之間，其中隔離部件的第一部分的頂表面在隔離部件的第二部分之上。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或裝置的期望特性。此外，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。以下描述實施例的一些變化。
此處可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
再者，用語「大約」、「近似」等類似用語描述數字或數字範圍時，該用語意欲涵蓋的數值是在合理範圍內包含所描述的數字，如本發明所屬技術領域中具有通常知識者所理解，考慮在製造製程中固有地出現的變化。例如，數字或數字範圍包含合理的範圍，包括所描述的數字，例如在描述的數字的+/-10%內，基於所知的製造公差，其有關於製造具有與數字相關特性的特徵。例如，具有「約5奈米」厚度的材料層可以涵蓋從4.5奈米至5.5奈米的尺寸範圍，其與所屬技術領域中具有通常知識者已知以及與沉積材料層相關的製造公差為+/–10%。此外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。以下描述實施例的一些變化。
在半導體製造中，切割金屬閘極（cut metal gate, CMG）製程是指形成介電部件以將跨越（spans over）一個以上主動區的連續閘極結構劃分為兩個或多個分段（segments）的製程。這種介電部件可以被稱為閘極切割部件或閘極隔離部件。在一些現有的切割金屬閘極製程中，閘極切割部件形成在混合鰭片（也稱為介電鰭片）上。通過頂部的閘極切割部件和底部的混合鰭片，它們協同（synergy）運作將原本連續的閘極結構分為多個分段。在一些示例製程中，使用微影和蝕刻製程從基板（例如晶圓）的前側形成閘極切割部件。隨著半導體裝置持續微縮化，由於重疊（overlay）和臨界尺寸均一性（critical dimension uniformity, CDU）的限制，在混合鰭片正上方（squarely on）形成閘極切割部件變得越來越困難。在一些情況下，錯開混合鰭片的閘極切割部件可能會切入閘極結構或通道區，從而導致缺陷。
此外，即使引入低介電常數介電材料或極低介電常數介電材料以形成混合鰭片，隨著閘極臨界尺寸的進一步減少，寄生電容仍然對裝置性能產生挑戰，例如電路速度和串擾耦合。除了使用低介電常數或極低介電常數介電材料之外，另一種方法是使用氣隙（air gap），其以包含氣隙的閘極隔離部件的形式提供。即使金屬部件附近的小氣隙也可能導致整體有效介電常數（k）降低的顯著改善；例如，相鄰金屬部件之間體積從大約35%到大約40%的氣隙可以將寄生電容降低大約15%。如本揭露所用，術語「氣隙」用於描述由周圍實質部件定義的空隙（void），其中空隙可以包含空氣、氮氣、環境氣體、製造製程中所使用的氣態化學品、或其組合。
本揭露提供不同於現有技術的切割金屬閘極製程，其從基板的背側形成閘極隔離部件。此外，本揭露的閘極隔離部件從基板的背側延伸穿過閘極結構。亦即，本揭露的閘極隔離部件單獨地通過替換混合鰭片將閘極結構分為分段。本揭露的製程不僅從背側形成並且自對準，以避免與遮罩未對準相關的缺陷。本揭露的一些實施例可以在維持或增加製程寬裕度（window）的同時繼續微縮化單元高度。
現在將參考附圖更詳細地描述本揭露的各個方面。根據本揭露的一些實施例，第1A-1C圖示出形成半導體裝置的方法100流程圖。方法100僅是一個示例，並不旨在將本揭露內容限制為方法100中明確說明的內容。在額外的實施例，可以在方法100之前、期間或之後提供額外的步驟，並且可以替換、消除或移動所描述的一些步驟。為簡單起見，此處並未詳細描述所有步驟。以下結合第2A-24B圖描述方法100，第2A-24B圖是根據方法100的一些實施例在不同製造階段的工件200的局部視圖和剖面圖。在第2A-24B圖中，以A結尾的圖是在通道區截取的局部剖面圖；以B結尾的圖是在鄰接（abutting）通道區的源極/汲極（S/D）區截取的局部剖面圖。因為工件200將在製造製程結束時被製造成半導體裝置，所以工件200可以根據上下文需要被稱為半導體裝置（或裝置）200。此外，在說明書以及附圖中，相同的附圖標記表示相同的部件。
可以實施本揭露的一些實施例以增進（advanced）半導體裝置，其半導體裝置可以包括多閘極裝置。多閘極裝置一般來說是指具有設置在通道區的一側以上的閘極結構或其一部分的裝置。鰭式場效電晶體（FinFETs）以及多橋接通道（MBC）電晶體為多閘極裝置的示例，這些裝置已成為高性能以及低漏電流應用的主流並且具有前景的候選裝置。鰭式場效電晶體具有上升的通道，且閘極包繞通道的一側以上（例如，閘極包繞從基板延伸的半導體材料「鰭片」的頂部以及側壁）。多橋接通道電晶體的閘極結構可以部分地或完全地圍繞通道區延伸，以提供對通道區兩側或更多側的存取。由於多橋接通道電晶體的閘極結構圍繞通道區，因此多橋接通道電晶體也可以稱為環繞閘極電晶體（SGT）或全繞式閘極（GAA）電晶體。多橋接通道電晶體的通道區可以由奈米線、奈米片、其他奈米結構及/或其他合適的結構形成。通道區的形狀也給予多橋接通道電晶體替代的名稱，例如奈米片電晶體或奈米線電晶體。本揭露的一些實施例採用多橋接通道電晶體結構進行描述，僅用於說明目的，不應視為對本揭露範圍的限制；例如，本揭露也可以適用於其他多閘極裝置，包括FinFET電晶體。
參考第1A和2A-2B圖，方法100包括步驟102，接收工件200。第2A-2B圖示出其前側朝上的工件200。 尚未對第2A-2B圖所示的工件200執行背側製程。工件200包括基板202。在一個實施例中，基板202包括矽（Si）。在其他實施例中，基板202還可以包括其他半導體材料，例如鍺（Ge）、碳化矽（SiC）、矽鍺（SiGe）或鑽石。工件200包括的第一基部202b-1、第二基部202b-2和第三基部202b-3（共同稱為基部202b），其從通道區（如第2A圖所示）連續地延伸到相鄰的源極/汲極區（如第2B圖所示）。每個基部202b由基板202圖案化並且可以與基板202具有相同的組成。基部202b通過隔離部件204彼此隔開。在一些實施例中，隔離部件204沉積在相鄰基部202b之間的溝槽中並且圍繞每個基部202b。隔離部件204也可以稱為淺溝槽隔離（shallow trench isolation, STI）部件204。隔離部件204可以包括氧化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、低介電常數介電質、其組合及/或其他合適的材料。
參考第2A圖，在所示的X-Z平面剖面圖中，形成分別被第一混合鰭片218-1和第二混合鰭片218-2隔開的三個多橋接通道電晶體T-1、T-2和T-3。每個多橋接通道電晶體包括齒合（engaging）一個或多個通道構件208的閘極結構250。在所描繪的實施例中，工件200包括在第一基部202b-1上方的第一複數個垂直堆疊的通道構件208、在第二基部202b-2上方的第二複數個垂直堆疊的通道構件208以及在第三基部202b-3上方的第三複數個垂直堆疊的通道構件208。每個通道構件208沿著Y方向延伸。多橋接通道電晶體也可以稱為奈米片電晶體。在一些實施例中，每個通道構件208具有大約4奈米至大約12奈米的厚度，並且兩個相鄰堆疊之間的橫向距離（也近似於兩個相鄰基部202b之間的距離）為大約14奈米至大約50奈米。在所描繪的實施例中，兩個垂直堆疊的通道構件208設置在各別基部202b之上，其僅用於說明而不旨在限制請求項具體描述的內容。在一些實施例中，堆疊在各別基部202b上方的通道構件208的數量在2至8之間。通道構件208可以由與基板202的材料相似的半導體材料形成。在一個實施例中，通道構件208可以包括矽（Si）。
每個閘極結構250可以包括界面層252，界面層252與相應的基部202b交界並且包繞通道構件208，閘極介電層254與隔離部件204交界並且包繞界面層252，以及閘極電極層256包繞閘極介電層254。在一些實施例中，界面層252包括氧化矽。閘極介電層254也可以稱為高介電常數介電層254，因為其由介電常數大於二氧化矽的介電常數的介電材料形成，二氧化矽的介電常數約為3.9（k≈3.9）。閘極介電層254可以包括氧化鉿。替代地，閘極介電層254可以包括其他高介電常數介電質，例如TiO 2、HfZrO、Ta 2O 5、HfSiO 4、ZrO 2、ZrSiO 2、La 2O 3、Al 2O 3、ZrO、Y 2O 3、SrTiO 3（STO）、BaTiO 3（BTO）、BaZrO、HfLaO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba、Sr）TiO 3（BST）、SiN、SiON、其組合或其他合適的材料。閘極電極層256可以包括單層或替代的多層結構，例如具有選定的功函數的金屬層以增強裝置性能（功函數金屬層）、襯層、潤濕層、第一黏著層、金屬合金或金屬矽化物的各種組合。例如，閘極電極層256可以包括氮化鈦（TiN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、鉭鋁（TaAl）、氮化鉭鋁（TaAlN）、碳化鉭鋁（TaAlC）、碳氮化鉭（TaCN）、鋁（Al）、鎢（W）、鎳（Ni）、鈦（Ti）、釕（Ru）、鈷（Co）、鉑（Pt）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、銅 （Cu）、其他耐火（refractory）金屬或其他合適的金屬材料或其組合。
參考圖2A和2B，在所描繪的實施例中，工件200包括分隔多橋接通道電晶體T-1和T-2的第一混合鰭片218-1以及分隔多橋接通道電晶體T-2和T-3的第二混合鰭片218-2。混合鰭片218-1和218-2共同稱為混合鰭片218。每個混合鰭片218沿著Y方向從通道區延伸至源極/汲極區。在通道區中（如第2A圖所示），每個混合鰭片218包括設置在隔離部件204上方的第一介電層222、堆疊在第一介電層222上方的第二介電層224以及堆疊在第二介電層224上方的第三介電層226。在一些情況下，第一介電層222和第二介電層224的介電常數皆小於第三介電層226的介電常數。第一介電層222可以包括氮化物，例如碳氮化矽（SiCN）、氧碳化矽（SiOC）、氧碳氮化矽（SiOCN）或其他合適的氮化物材料。第二介電層224可以包括氧化物，例如氧化鋁、氧氮化鋁、氧化鋯、氧化鋯鋁或其他合適的氧化物材料。第三介電層226包括高介電常數介電材料並且也稱為高介電常數介電層226。在一些實施例中，高介電常數介電層226可以包括氧化鉿（HfO 2）、氧化鋯（ZrO 2）、氧化鉿鋁（HfAlO x）、矽酸鉿（HfSiO x）、氧化鋁（Al 2O 3）或其他合適的高介電常數介電材料（例如，介電常數大於7）。作為比較，在源極/汲極區中（如第2B圖所示），第一介電層222不僅在第二介電層224之下，而且在第二介電層224的側壁之上，並進一步與高介電常數介電層226的底表面接觸。這是由於通道區中的混合鰭片薄化（thinning）製程從第二介電層224的側壁選擇性地去除第一介電層222（例如，通過以氮化物為目標的蝕刻劑），以擴大閘極溝槽以促進閘極結構250的不同材料層的沉積。從通道區中的第二介電層224的側壁選擇性去除第一介電層222後（如第2A圖所示），閘極介電層254直接沉積在第二介電層224露出的側壁上。然而在替代實施例中，混合鰭片薄化製程為可選的（optional）並且被省略，使得第一介電層222在通道區和源極/汲極區中覆蓋第二介電層224的側壁。在這樣的替代實施例中，閘極介電層254將直接沉積在通道區中的第一介電層222的側壁上。
工件200還包括形成在工件200的前側上的第一金屬蓋層280、第二金屬蓋層282、介電蓋層284和自對準蓋（self-aligned cap, SAC）層286。第一金屬蓋層280選擇性地成長在閘極電極層256的頂表面上而不在混合鰭片218上。在一些實施例中，第一金屬蓋層280包括無氟鎢（fluorine-free tungsten, FFW）。第二金屬蓋層282覆蓋第一金屬蓋層280和混合鰭片218。在一些實施例中，第二金屬蓋層282包括鎢（W）並且通過物理氣相沉積（physical vapor deposition, PVD）沉積。金屬蓋層280和282防止沉積在上面的介電材料接觸閘極電極層256中的功函數金屬。此外，作為導電層，金屬蓋層280和282提供三個多橋接通道電晶體T-1、T-2、T-3的閘極結構250之間的電性耦合。介電蓋層284覆蓋第二金屬蓋層282。在一些實施例中，介電蓋層284包括氮化物，例如氮化矽、碳氮化矽或其他合適的氮化物材料。自對準蓋層286覆蓋介電蓋層284。自對準蓋層286可以是單層或多層，並且可以包括氧化矽、氮化矽、碳化矽、氧氮化矽、碳氮化矽、氧碳化矽、氧碳氮化矽及/或其組合。
參照第2B圖，關於基部202b，通道構件208的每個垂直堆疊在源極部件和汲極部件（共同稱為源極/汲極部件230，或S/D部件230）之間在Y方向上延伸。源極/汲極部件230直接設置在相應的基部202b上。根據多橋接通道電晶體的導電類型，源極/汲極部件230可以是n型或p型。當源極/汲極部件230是n型時，它們可以包括矽（Si）、摻磷矽（Si:P）、摻砷矽（Si:As）、摻銻矽（Si:Sb）或其他合適的材料，並且可以在磊晶製程期間通過引入n型摻質，例如磷（P）、砷（As）或銻（Sb），進行原位摻雜。當源極/汲極部件230是p型時，它們可以包括鍺（Ge）、摻鎵矽鍺（SiGe:Ga）、摻硼矽鍺（SiGe:B）或其他合適的材料，並且可以在磊晶製程期間通過引入p型摻質，例如硼（B）或鎵（Ga），進行原位摻雜。源極/汲極部件230的刻面（facets）可以在源極/汲極部件230和相鄰的介電部件之間捕獲（trap）空隙232，例如混合鰭片218和隔離部件204。
繼續參考第2B圖，工件200還包括設置在源極/汲極部件230之上的接觸蝕刻停止層（contact etch stop layer, CESL）234和設置在接觸蝕刻停止層234之上的層間介電（interlayer dielectric, ILD）層236。接觸蝕刻停止層234可以包括氮化矽、氮氧化矽及/或本領域已知的其他材料。層間介電層236可以包括材料，例如原矽酸四乙酯（tetraethylorthosilicate, TEOS）氧化物、未摻雜的矽酸鹽玻璃或摻雜的矽氧化物，例如硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、熔融石英玻璃（fused silica glass, FSG）、磷矽酸鹽玻璃（phosphoric silicate glass, PSG）、摻硼矽玻璃（boron doped silicon glass, BSG）及/或其他合適的介電材料。
工件200還包括位於源極/汲極部件230上方的前側源極/汲極接觸件260。在所描繪的實施例中，源極/汲極接觸件260落在基部202b-2和202b-3上方的兩個源極/汲極部件230上並電性連接兩個源極/汲極部件230。源極/汲極接觸件260可以包括鎢（W）、釕（Ru）、鈷（Co）、銅（Cu）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鉬 （Mo）、鎳（Ni）或其組合。源極/汲極接觸件260的厚度可以為大約1奈米至大約50奈米。工件200還可以包括位於源極/汲極接觸件260和源極/汲極部件230之間的矽化物部件262以進一步降低接觸電阻。矽化物部件262可以通過沉積到源極/汲極接觸孔中，隨後進行退火製程以引起一種或多種金屬與源極/汲極部件230之間的反應以產生矽化物部件。一種或多種金屬可以包括鎳（Ni）、鈷（Co）、鈦（Ti）、鉭（Ta）、鉑（Pt）、鎢（W）、鐿（Yb）、銥（Ir）、鉺（Er）、其他貴金屬、其他耐火金屬、稀土金屬或其組合（例如，兩種或多種金屬的合金），並且可以使用化學氣相沉積（chemical vapor deposition, CVD）、物理氣相沉積（PVD）、原子層沉積（atomic layer deposition, ALD）或其他合適的方法沉積。矽化物部件262可以包括矽化鈦（TiSi）、矽化鎳（NiSi）、矽化鎢（WSi）、矽化鎳鉑 （NiPtSi）、矽化鎳鉑鍺（NiPtGeSi）、矽化鎳鍺（NiGeSi）、矽化鐿（YbSi）、矽化鉑（PtSi）、矽化銥（IrSi）、矽化鉺（ErSi）、矽化鈷（CoSi）、其組合或其他合適的化合物。矽化物部件262的厚度可以為大約1奈米至大約10奈米。替代地，可以省略矽化物形成，並且源極/汲極接觸件260直接接觸源極/汲極部件230。
參考第1A和3A-3B圖，方法100包括步驟104，從背側處理工件200以去除基板202。為了簡單起見，第3A-3B圖和以下的圖仍然示出其前側朝上的工件200。然而這些製程可以包括翻轉製程，首先將工件200翻轉倒置，並隨後朝著工件200的背側施加後續製程。亦即，雖然在第3A-24B圖中工件200仍被示為前側朝上，但在製程流程中，實際上可以倒置以接收朝著工件200背側的相應製程。為了上下翻轉工件200，載體基板（未描繪）可以接合（bonded）到遠離基板202的工件200的前側。在一些實施例中，載體基板可以通過熔融接合（fusion bonding）、通過使用黏著層或其組合而接合至工件200。在一些情況下，載體基板可以由半導體材料（例如矽）、藍寶石、玻璃、聚合材料或其他合適的材料形成。 在使用熔融接合的實施例中，載體基板包括底部氧化層並且工件200包括頂部氧化層。底部氧化層和頂部氧化層均經過處理後，將它們放置成毛絨接觸（plush contact），以便在室溫或高溫下直接接合。一旦載體基板接合至工件200，工件200就被翻轉。為簡單起見，以下附圖中也省略載體基板。在工件200被翻轉之後，工件200的背側使用化學機械研磨（chemical mechanical polishing, CMP）平坦化，直到基板202被去除，並且在工件200的背側露出隔離部件204和基部202b。
參考第1A和4A-4E圖，方法100包括步驟106，選擇性蝕刻基部202b以形成溝槽268，露出閘極結構250的背側（例如，界面層252）。溝槽268沿著Y方向延伸到源極/汲極區中並且也露出源極/汲極部件230的底表面。在一些實施例中，步驟106處的操作應用蝕刻製程，其蝕刻製程被調整為對基部202b中的半導體材料（例如矽）的材料具有選擇性，而不對閘極結構 250（例如，界面層 252）、隔離部件204和源極/汲極部件230進行蝕刻（或最少蝕刻）。通道構件208保持未暴露於溝槽268中。此外，空隙232也可以保持捕獲且未暴露於溝槽268中。蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。
參考第1A和5A-5B圖，方法100包括步驟108，沉積具有一種或多種介電材料的背側介電層270以填充溝槽268，並覆蓋閘極結構250和源極/汲極部件230露出的底表面。在一些實施例中，背側介電層270可以包括一種或多種介電材料，其介電常數小於7（k＜7），例如SiO 2、SiN、SiCN、SiOC、SiOCN、其他合適的材料或其組合，並且可以通過電漿輔助化學氣相沉積（plasma enhanced CVD, PECVD）、流動式化學氣相沉積（flowable CVD, FCVD）或其他合適的方法形成。此外，在本實施例中，背側介電層270和隔離部件204可以包括不同的材料，使得當背側介電層270通過CMP製程平坦化以露出隔離部件204時，隔離部件204可以作為CMP停止層。在步驟108的操作結束時，基部202b的半導體材料被背側介電層270的介電材料替代，其降低裝置中的電容並避免來自基板的漏電流。
參考第1B和6A-6B圖，方法100包括步驟110，選擇性蝕刻隔離部件204以形成溝槽，即露出第一混合鰭片218-1的底表面的第一閘極切割開口272-1以及露出第二混合鰭片218-2的底表面的第二閘極切割開口272-2。第一閘極切割開口272-1和第二閘極切割開口272-2共同稱為閘極切割開口272。在一些實施例中，隔離部件204被選擇性地且非等向性地蝕刻以形成閘極切割開口272。可以使用乾式蝕刻製程（例如，反應離子蝕刻（reactive-ion etching, RIE））蝕刻隔離部件204，其使用氯氣（Cl 2）、氧氣（O 2）、三氟化硼（BCl 3）、四氟化碳（CF 4）或其組合。如第6A和6B圖所示，步驟110處的操作也去除混合鰭片218的第一介電層222的部分，上述部分在第二介電層224正下方。亦即，閘極切割開口272可以終止於第二介電層224的底表面。步驟110的操作可以應用多於一種的蝕刻製程。例如，可以應用第一蝕刻製程以選擇性地去除隔離部件204，然後應用具有不同蝕刻劑的第二蝕刻製程以選擇性地去除混合鰭片218的第一介電層222的部分。如第6A圖所示，閘極介電層254的部分在閘極切割開口272中露出。
繼續參考第1B和6A-6B圖，方法100包括步驟112，沿著閘極切割開口272的側壁沉積襯層274，並減小閘極切割開口272的尺寸。在所描繪的實施例中，襯層274覆蓋源極/汲極部件230露出的刻面並填充空隙232。襯層274用於保護源極/汲極部件230免受後續蝕刻製程的影響。通過填充空隙232，襯層274的頂部可以高於第一介電層222的底部。襯層274可以是單層或多層。在一些情況下，襯層274的至少一種介電材料可以包括矽、氧、氮或碳。例如，至少一種介電材料可以包括氮化矽、碳氮化矽、氧碳氮化矽、氧碳化矽或氧氮化矽。襯層274可以具有大約2奈米至大約10奈米的厚度。如果襯層274的厚度小於大約2奈米，則它可能無法有效地覆蓋源極/汲極部件230。如果襯層274的厚度大於大約10奈米，則閘極切割開口272的尺寸可能會收縮（shrink）太多，會增加後續製程中從閘極切割開口272去除混合鰭片的難度。
參考第1B和7A-7B圖，方法100包括步驟114，通過從混合鰭片218去除第二介電層224，閘極切割開口272朝向工件200的前側延伸。在一些實施例中，步驟114處的操作應用蝕刻製程，其蝕刻製程被調整為對第二介電層224的材料具有選擇性，而不對閘極介電層254、第一介電層222、第三介電層226以及襯層274進行蝕刻（或最少蝕刻）。亦即，閘極切割開口272可以終止於混合鰭片218的第三介電層226的底表面。蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。
參考第1B和8A-8B圖，方法100包括步驟116，修整閘極結構250以橫向地擴大相鄰閘極結構250之間的閘極切割開口272。在一些實施例中，步驟116處的操作應用蝕刻製程，其蝕刻製程被調整為對閘極介電層254的材料具有選擇性，而不對閘極電極層256進行蝕刻（或最少蝕刻），從而去除閘極介電層254露出的部分。去除閘極介電層254露出的部分擴大閘極切割開口272在X方向上的寬度，進而擴大相鄰閘極結構250之間的橫向距離，從而降低寄生電容。在一些實施例中，步驟116處的操作還應用第二蝕刻製程，其第二蝕刻製程被調整為對閘極電極層256的材料具有選擇性，進一步擴大閘極結構250之間的橫向距離。第一蝕刻製程和第二蝕刻製程可以各別是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。在一些情況下，第一和第二蝕刻製程都是等向性蝕刻。在步驟116結束時，在通道區（如第8A圖所示）中，每個閘極切割開口272在兩個相鄰的閘極結構250之間具有橫向較寬的頂部以及在襯層274之間橫向較窄的底部。作為比較，在源極/汲極區中（如第8B圖所示），每個閘極切割開口272在兩個相鄰的源極/汲極部件230之間具有橫向較窄的頂部以及在襯層274之間橫向較寬的底部。在步驟116處應用的蝕刻製程也可以輕微蝕刻第三介電層226的底表面。在一些實施例中，在通道區中，第三介電層226的剩餘部分的厚度為大約5奈米至大約26奈米。作為比較，在源極/汲極區中，由於源極/汲極接觸件260的形成，第三介電層226的剩餘部分的厚度較小，為大約0.5奈米至大約16奈米。在一實施例中，在源極/汲極區中，第二閘極切割開口272-2中的第三介電層226的底表面具有凹形輪廓（concave profile），向上並且彎向工件200的前側。
參考第1B和9A-9B圖，方法100包括步驟118，填充介電層276沉積在第一閘極切割開口272-1中以填充第一閘極切割開口272-1，而第二閘極切割開口272-2保持開放。在示例製程中，使用CVD在工件200的背側上沉積可在後續製程中容易去除的聚合物材料，例如旋塗玻璃（spin-on-glass, SOG），填充第一閘極切割開口272-1和第二閘極切割開口272-2。隨後，在工件200的背側上毯覆地（blanketly）沉積硬遮罩層。在沉積硬遮罩層之後，可以執行微影和蝕刻製程以圖案化硬遮罩層以形成圖案化的硬遮罩278。在一些情況下，光阻層沉積在硬遮罩層上。為了圖案化光阻層，將光阻層暴露於從光遮罩反射或透射的輻射，在曝光後烘烤製程中烘烤，並在顯影劑中顯影。之後應用圖案化的光阻層作為蝕刻遮罩以蝕刻硬遮罩層，從而形成圖案化的硬遮罩278。參考第9A-9B圖，圖案化的硬遮罩278包括在第二閘極切割開口272-2上方的遮罩開口。根據本揭露，圖案化的硬遮罩278用於遮蔽第一閘極切割開口272-1上方的類聚合物材料的不被蝕刻的部分。步驟118的操作隨後在蝕刻製程中從第二閘極切割開口272-2去除類聚合物材料。被圖案化的硬遮罩278保護的類聚合物材料的部分保留在第一閘極切割開口272-1中作為填充介電層276。
參考第1B和10A-10B圖，方法100包括步驟120，介電材料沉積在第二閘極切割開口272-2中以形成密封層240-2。在一些實施例中，密封層240-2由低介電常數介電材料形成，以減少相鄰閘極結構250之間以及相鄰源極/汲極部件230之間的寄生電容。用於密封層240-2的介電材料可以使用電漿輔助化學氣相沉積（PECVD）、高密度電漿化學氣相沉積（high-density-plasma CVD, HDPCVD）或化學氣相沉積（CVD）沉積。在一些情況下，用於密封層240-2的介電材料可以包括氮化矽、碳氮化矽、氧碳氮化矽、氧碳化矽或氧氮化矽。在一個實施例中，低介電常數介電材料是通過電漿輔助化學氣相沉積製程沉積，其更容易使沉積介電材料在狹窄開口的頂部合併。電漿輔助化學氣相沉積製程中的參數（例如，壓力、溫度和氣體黏度）被調整，使得沉積介電材料的間隙填充行為在通道區（如第10A圖所示）中的第二閘極切割開口272-2的相對較寬的部分中保持氣隙242，而不完全填充它。在本實施例中，電漿輔助化學氣相沉積製程採用壓力低於大約0.75托且溫度高於大約75℃（但低於大約450℃以避免損壞工件200前側上的金屬部件）的設置。因此，低介電常數介電材料可以封閉（enclose）第二閘極切割開口272-2，而沒有大量沉積在其中，並且在兩個橫向地相鄰的閘極結構250之間保持氣隙242。作為比較，由於相對較窄的空間，源極/汲極區中的第二閘極切割開口272-2可以大抵（substantially）完全填充。亦即，氣隙242可以被限制在通道區中並且不從通道區連續地延伸到鄰接的源極/汲極區。氣體，例如在密封層240-2的介電材料的沉積期間使用的氣體或可以擴散到氣隙242中的任何其他物質，可以在氣隙242中。步驟120的操作可以包括對密封層240-2執行平坦化製程，例如CMP製程，以從工件200的背側去除過多的介電材料（包括來自填充介電層276和圖案化的硬遮罩278的過量介電材料），並露出背側介電層270。步驟120的操作在選擇性蝕刻製程中進一步去除填充介電層276，再次從工件200的背側露出第一閘極切割開口272-1。含氣隙密封層240-2與混合鰭片218-2的第三介電層226的剩餘部分共同定義閘極隔離部件244-2，其橫向地設置在通道區中的相鄰閘極結構250之間以及在源極/汲極區中的相鄰源極/汲極部件230之間。應注意的是，在步驟120結束時，三個多橋接通道電晶體T-1、T-2、T-3的閘極結構250從工件200的前側通過金屬蓋層280和282保持電性連接。
參考第1B和11A-11B圖，方法100包括步驟122，執行蝕刻製程以進一步將第一閘極切割開口272-1朝向工件200的前側延伸。在示例製程中，蝕刻製程包括等向性或非等向性蝕刻製程，其被調整為對第三介電層262的材料具有選擇性，而不對填充第二閘極切割開口272-2的密封層240-2、襯層274、閘極電極256以及金屬蓋層280和282進行蝕刻（或最少蝕刻）。蝕刻製程更包括非等向性蝕刻製程，其被調整為對金屬蓋層280和282的導電材料具有選擇性。在一些實施例中，非等向性蝕刻製程可以是乾式蝕刻製程（例如，反應離子蝕刻（RIE）），其使用氯氣（Cl 2）、氧氣（O 2）、三氟化硼（BCl 3）、四氟化碳（CF 4）或其組合。介電蓋層284作為蝕刻停止層。在所描繪的實施例中，第一閘極切割開口272-1終止於通道區中的介電蓋層284之上或之中（如第10A圖所示）。在源極/汲極區中，第一閘極切割開口272-1露出源極/汲極接觸件260的底表面（如第10B圖所示）。此外，在源極/汲極區中，第一閘極切割開口272-1延伸的頂部和中間部分的側壁可以大抵齊平（flush）。作為比較，由於在步驟116處對閘極結構250的修整，通道區中的第一閘極切割開口272-1延伸的頂部比其中間部分窄，但仍比源極/汲極區中延伸的頂部寬。在替代實施例中，步驟122處的操作包括非等向性蝕刻製程，其還去除一部分的閘極電極256，使得在通道區中第一閘極切割開口272-1延伸的頂部和中間部分的側壁也可以大抵齊平，如第11A圖中的虛線所示。
參考第1B和12A-12B圖，方法100包括步驟124，在第一閘極切割開口272-1中沉積介電材料以形成密封層240-1。在一些實施例中，密封層240-1由低介電常數介電材料形成以減少寄生電容。密封層240-1可以包括與密封層240-2相同的介電材料。替代地，由於裝置性能的各種需要，密封層240-1可以包括與密封層240-2不同的介電材料。用於密封層240-1的介電材料可以使用電漿輔助化學氣相沉積（PECVD）、高密度電漿化學氣相沉積（HDPCVD）或化學氣相沉積（CVD）沉積。在一些情況下，用於密封層240-1的介電材料可以包括氮化矽、碳氮化矽、氧碳氮化矽、氧碳化矽或氧氮化矽。在一個實施例中，低介電常數介電材料是通過電漿輔助化學氣相沉積製程沉積，其更容易使沉積介電材料在狹窄開口的頂部合併。電漿輔助化學氣相沉積製程中的參數（例如，壓力、溫度和氣體黏度）被調整，使得沉積介電材料的間隙填充行為在通道區中的第一閘極切割開口272-1的相對較寬的部分中保持氣隙242，而不完全填充它。在本實施例中，電漿輔助化學氣相沉積製程採用壓力低於大約0.75托且溫度高於大約75℃（但低於大約450℃以避免損壞工件200前側上的金屬部件）的設置。因此，低介電常數介電材料可以封閉第一閘極切割開口272-1，而沒有大量沉積在其中，並且在兩個橫向地相鄰的閘極結構250之間保持氣隙242。作為比較，由於相對較窄的空間，源極/汲極區中的第一閘極切割開口272-1可以大抵完全填充。亦即，氣隙242可以被限制在通道區中並且不從通道區連續地延伸到鄰接的源極/汲極區。氣體，例如在密封層240-1的介電材料的沉積期間使用的氣體或可以擴散到氣隙242中的任何其他物質，可以在氣隙242中。步驟124的操作可以包括對密封層240-1執行平坦化製程，例如CMP製程，以從工件200的背側去除過多的介電材料，並露出背側介電層270。含氣隙密封層240-1從介電蓋層284的底表面垂直延伸至背側介電層270的底表面，定義橫向地設置在通道區中相鄰閘極結構250之間和在源極/汲極區中相鄰源極/汲極部件230之間的閘極隔離部件244-1，提供隔離。閘極隔離部件244-1中的氣隙242可以具有與閘極隔離部件244-2中的氣隙242大致相同的尺寸（例如，高度和寬度）。在一些實施例中，閘極隔離部件244-1或244-2的中間部分具有大約6奈米至大約42奈米的寬度。氣隙242可以具有大約0.5奈米至大約5奈米的寬度。通道構件208的相對側壁與閘極隔離部件244-1或244-2之間的橫向距離為大約4奈米至大約15奈米。應注意的是，在步驟124結束時，由於金屬蓋層280和282被閘極隔離部件244-1分開，多橋接通道電晶體T-1的閘極結構250與多橋接通道電晶體T-2和T-3的閘極結構250隔離。
參考第13A-13B圖。與第12A-12B圖相比，閘極隔離部件244-1中的氣隙242可以向上延伸到金屬蓋層280和282橫向之間的位置，使得閘極隔離部件244-1中的氣隙242的頂部高於閘極隔離部件244-2中的氣隙242。閘極隔離部件244-1中的氣隙242的底部也可以低於閘極隔離部件244-2中的氣隙242。其可能是由於第一閘極切割開口272-1的高度較大。在又一實施例中，步驟120和124的操作可以分別完全填充閘極切割開口272-1和272-2，使得在閘極隔離部件244-1和244-2中沒有形成氣隙，如第14A-14B圖所示。
參考第15A-15B圖，其描繪替代實施例。與第13A-13B圖相比，一個區別是在源極/汲極區中完全去除第三介電層226，並且密封層244-1和244-2都與源極/汲極接觸件260的底表面交界。可以在步驟114的操作期間在選擇性蝕刻製程中去除第三介電層226，使得混合鰭片218的第三介電層226和第二介電層224一起被去除。在去除第三介電層226之後，在源極/汲極區中，填充層240-1和240-2各別的頂部具有比中間部分更大的寬度。如第14B圖所示，較寬的頂部也可以在源極/汲極區中捕獲氣隙242。亦即，氣隙242可以從通道區連續延伸到源極/汲極區，但高度收縮。在通道區中，填充層240-1和240-2各別的頂部具有比中間部分更小的寬度。替代地，例如由於步驟116處的閘極修整製程，頂部和中間部分的側壁可以是齊平的，如第14A圖中的虛線所示。在通道區中，形成在閘極隔離部件244-1中的氣隙242可以具有比形成在閘極隔離部件244-2中的氣隙242高的頂部和低的底部。在另一個實施例中，在源極/汲極區中，由於密封層240-2的頂部高度較小，密封層240-2可以完全填充閘極切割開口272-2而不會捕獲氣隙，使得只有密封層240-1捕獲源極/汲極區中的氣隙242，如第16A-16B圖所示。在又一實施例中，步驟120和124的操作可以完全填充閘極切割開口272-1和272-2，使得在閘極隔離部件244-1和244-2中沒有形成氣隙，如第17A-17B圖所示。
參考第1C和18A-18B圖。在方法100的替代實施例中，在步驟108的操作之後，方法100進行到步驟110’，其中僅去除第一混合鰭片218-1下方的隔離部件204，以形成閘極切割開口272-1。步驟110’的操作首先在工件200的背側上形成圖案化的硬遮罩290，其中遮罩開口露出第一混合鰭片218-1下方的隔離部件204。根據本揭露，圖案化的硬遮罩290用於遮蔽在第二混合鰭片218-2下方不被蝕刻的部分隔離部件204。圖案化的硬遮罩290可以包括氮化物或金屬氧化物，並且通過微影和蝕刻製程被圖案化。步驟110’處的操作之後通過圖案化的硬遮罩290的遮罩開口選擇性地蝕刻隔離部件204以形成閘極切割開口272-1。可以使用乾式蝕刻製程（例如，反應離子蝕刻（RIE））蝕刻隔離部件204，其使用氯氣（Cl 2）、氧氣（O 2）、三氟化硼（BCl 3）、四氟化碳（CF 4）或其組合。如第18A和18B圖所示，步驟110’處的操作還去除第一混合鰭片218-1的第一介電層222的部分，上述部分在第二介電層224的正下方。亦即，閘極切割開口272-1可以終止於第一混合鰭片218-1的第二介電層224的底表面。步驟110’的操作可以應用多於一種的蝕刻製程。例如，可以應用第一蝕刻製程以選擇性地去除隔離部件204，然後應用第二蝕刻製程以選擇性地去除混合鰭片218的第一介電層222的部分。如第18A圖所示，閘極介電層254的部分在閘極切割開口272-1中露出。
繼續參考第1C和18A-18B圖，在步驟110’的操作之後，方法100進行步驟112’，沿著閘極切割開口272-1的側壁沉積襯層274，並減小閘極切割開口272-1的尺寸。在所描繪的實施例中，襯層274覆蓋源極/汲極部件230露出的刻面並填充空隙232。襯層274用於保護源極/汲極部件230免受後續蝕刻製程的影響。通過填充空隙232，襯層274的頂部可以高於第一介電層222的底部。襯層274可以是單層或多層。在一些情況下，襯層274的至少一種介電材料可以包括矽、氧、氮或碳。例如，至少一種介電材料可以包括氮化矽、碳氮化矽、氧碳氮化矽、氧碳化矽或氧氮化矽。襯層274可以具有大約2奈米至大約10奈米的厚度。如果襯層274的厚度小於大約2奈米，則它可能無法有效地覆蓋源極/汲極部件230。如果襯層274的厚度大於大約10奈米，則閘極切割開口272-1的尺寸可能會收縮太多，會增加後續製程中從閘極切割開口272-1去除混合鰭片的難度。
參考第1C和19A-19B圖，在步驟112’的操作之後，方法100進行步驟114’，通過從第一混合鰭片218-1去除第二介電層224，閘極切割開口272-1朝向工件200的前側延伸。在一些實施例中，步驟114’處的操作應用蝕刻製程，其蝕刻製程被調整為對第二介電層224的材料具有選擇性，而不對閘極介電層254、第一介電層222、第三介電層226以及襯層274進行蝕刻（或最少蝕刻）。亦即，閘極切割開口272-1可以終止於第一混合鰭片218-1的第三介電層226的底表面。蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。在所描繪的實施例中，步驟114’處的操作還可以包括後續蝕刻製程，其移除在閘極切割開口272-1中露出的閘極介電層254的部分。
參考第1C和20A-20B圖，在步驟114’的操作之後，方法100進行步驟116’，修整閘極結構250以橫向地擴大相鄰閘極結構250之間的閘極切割開口272-1。在一些實施例中，步驟116’處的操作應用蝕刻製程，其蝕刻製程被調整為對閘極電極層256的材料具有選擇性，其擴大閘極結構250之間的橫向距離。蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。
參考第1C和21A-21B圖，在步驟116’的操作之後，方法100進行步驟122’，執行蝕刻製程以進一步將閘極切割開口272-1朝向工件200的前側延伸。在示例製程中，蝕刻製程包括等向性或非等向性蝕刻製程，其被調整為對第三介電層226的材料具有選擇性。蝕刻製程更包括非等向性蝕刻製程，其被調整為對金屬蓋層280和282的導電材料具有選擇性。在一些實施例中，非等向性蝕刻製程可以是乾式蝕刻製程（例如，反應離子蝕刻（RIE）），其使用氯氣（Cl 2）、氧氣（O 2）、三氟化硼（BCl 3）、四氟化碳（CF 4）或其組合。介電蓋層284作為蝕刻停止層。在所描繪的實施例中，第一閘極切割開口272-1終止於通道區中的介電蓋層284之上或之中（如第20A圖所示）。在源極/汲極區中，閘極切割開口272-1露出源極/汲極接觸件260的底表面（如第20B圖所示）。在一個實施例中，在步驟122’處的操作結束時，閘極切割開口272-1延伸的頂部和中間部分的側壁在通道區和源極/汲極區中可以大抵齊平。
參考第1C和22A-22B圖，在步驟112’的操作之後，方法100進行步驟123’，再次修整閘極結構250以進一步橫向地擴大相鄰閘極結構250之間的閘極切割開口272-1。在一些實施例中，步驟123’處的操作可以作為清潔製程，以去除形成在閘極電極256露出的表面上的氧化物。蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他蝕刻方法。在替代實施例中，可以省略步驟116’的閘極修整製程，並且在步驟123’修整閘極結構250。
參考第1C和23A-23B圖，在步驟123’的操作之後，方法100進行步驟124’，在閘極切割開口272-1中沉積介電材料以形成密封層240-1。在一些實施例中，密封層240-1由低介電常數介電材料形成以減少寄生電容。用於密封層240-1的介電材料可以使用電漿輔助化學氣相沉積（PECVD）、高密度電漿化學氣相沉積（HDPCVD）或化學氣相沉積（CVD）沉積。在一些情況下，用於密封層240-1的介電材料可以包括氮化矽、碳氮化矽、氧碳氮化矽、氧碳化矽或氧氮化矽。在一個實施例中，低介電常數介電材料是通過電漿輔助化學氣相沉積製程沉積，其更容易使沉積介電材料在狹窄開口的頂部合併。電漿輔助化學氣相沉積製程中的參數（例如，壓力、溫度和氣體黏度）被調整，使得沉積介電材料的間隙填充行為在通道區中的閘極切割開口272-1的相對較寬的部分中保持氣隙242，而不完全填充它。在本實施例中，電漿輔助化學氣相沉積製程採用壓力低於大約0.75托且溫度高於大約75℃（但低於大約450℃以避免損壞工件200前側上的金屬部件）的設置。因此，低介電常數介電材料可以封閉閘極切割開口272-1，而沒有大量沉積在其中，並且在兩個橫向地相鄰的閘極結構250之間保持氣隙242。作為比較，由於相對較窄的空間，源極/汲極區中的閘極切割開口272-1可以大抵完全填充。亦即，氣隙242可以被限制在通道區中並且不從通道區連續地延伸到鄰接的源極/汲極區。氣體，例如在密封層240-1的介電材料的沉積期間使用的氣體或可以擴散到氣隙242中的任何其他物質，可以在氣隙242中。
參考第1C和24A-24B圖，在步驟124'的操作之後，方法100進行步驟126’，從工件200的背側去除多餘的介電材料以露出背側介電層270。步驟126’的操作可以包括對工件200的底表面執行平坦化製程，例如CMP製程。背側介電層270可以作為CMP停止層。在步驟126’的操作結束後，含氣隙密封層240-1從介電蓋層284的底表面垂直延伸至背側介電層270的底表面，定義橫向地設置在通道區中相鄰閘極結構250之間和在源極/汲極區中相鄰源極/汲極部件230之間的閘極隔離部件244-1，提供隔離。相似地，第二混合鰭片218-2和隔離部件204共同定義第二閘極隔離部件244-2。在一實施例中，通道構件208的相對側壁與第一閘極隔離部件244-1之間的橫向距離為4奈米至大約15奈米，由於步驟116’和123’的操作中的閘極修整製程，上述橫向距離比通道構件208的相對側壁與第二閘極隔離部件244-2（或第二混合鰭片218-2）之間的橫向距離短大約1奈米至大約3奈米。
應注意的是，在步驟126’結束時，由於金屬蓋層280和282被閘極隔離部件244-1分開，多橋接通道電晶體T-1的閘極結構250與多橋接通道電晶體T-2和T-3的閘極結構250隔離，而多橋接通道電晶體T-2和T-3的閘極結構250仍然從工件200的前側通過金屬蓋層280和282電性連接。
在步驟124或步驟126’之後，方法100對工件200執行進一步的製造製程。例如，可以去除載體基板，在工件200的前側或背側形成更多的互連層，形成保護層，以及執行其他後端（back end of line, BEOL）製程。
本揭露的一些實施例提供一些益處。例如，本揭露的方法從工件的背側形成閘極隔離部件。利用工件背側的結構，本揭露形成自對準的閘極切割開口，而不需依賴微影製程的高解析度或高覆蓋精準度。此外，在本揭露的一些實施例中，通過在相鄰的閘極結構之間實施含氣隙的閘極隔離部件，降低整體有效介電常數，進而導致更少的寄生電容以及更好的隔離。
在一個示例方面，本揭露提供一種形成半導體裝置的方法，包括：提供工件，工件包括前側與背側，工件包括基板、第一複數個通道構件（members），在基板的第一部分上方、第二複數個通道構件，在基板的第二部分上方、第一閘極結構，齒合（engaging）第一複數個通道構件、第二閘極結構，齒合第二複數個通道構件、混合鰭片，設置在第一閘極結構與第二閘極結構之間、隔離部件，設置在混合鰭片下方，且夾設（sandwiched）在基板的第一部分與第二部分之間，其中基板在工件的背側，且第一複數個通道構件與第二複數個通道構件在工件的前側；在工件的前側形成金屬蓋層，金屬蓋層電性連接第一閘極結構與第二閘極結構；蝕刻隔離部件，從而形成開口，開口在工件的背側露出混合鰭片；蝕刻混合鰭片，從而延伸開口至金屬蓋層的底表面；蝕刻金屬蓋層，從而將金屬蓋層分為兩個分段（segments）；以及在開口中沉積介電材料，從而形成閘極隔離部件，閘極隔離部件設置在第一閘極結構與第二閘極結構之間。
在一些實施例中，沉積介電材料密封第一閘極結構與第二閘極結構之間的氣隙。
在一些實施例中，氣隙的頂部橫向地在分開的金屬蓋層的兩個分段之間。
在一些實施例中，更包括：將工件的前側接合至承載基板；以及在形成開口之前，翻轉工件。
在一些實施例中，更包括：在形成開口之前，從工件的背側去除基板的第一部分與第二部分以形成溝槽，其中溝槽露出在工件的背側的第一閘極結構與第二閘極結構；以及在溝槽中沉積背側介電層。
在一些實施例中，溝槽也露出鄰接（abutting）第一複數個通道構件與第二複數個通道構件的源極/汲極部件。
在一些實施例中，更包括：在蝕刻混合鰭片之前，在開口的側壁上方沉積介電襯層。
在一些實施例中，更包括：在沉積介電材料之前，修整（trimming）第一閘極結構與第二閘極結構，從而擴大開口的寬度。
在一些實施例中，混合鰭片包括下部與上部，上部具有比下部更大的介電常數，其中蝕刻混合鰭片的步驟包括：執行第一蝕刻製程以去除混合鰭片的下部；修整第一閘極結構與第二閘極結構以擴大開口；以及在修整第一閘極結構與第二閘極結構之後，執行第二蝕刻製程以去除混合鰭片的上部。
在另一個示例方面，本揭露提供一種形成半導體裝置的方法，包括：在基部上方形成複數個通道構件，基部從基板突出，通道構件垂直地堆疊；在基部的側壁上方沉積隔離部件；在隔離部件上方形成第一介電鰭片與第二介電鰭片，並將通道構件夾在中間；在基部上方形成源極/汲極部件，並鄰接通道構件；在基部上方形成閘極結構，並包繞（wrapping around）每個通道構件，其中第一介電鰭片及第二介電鰭片與閘極結構的側壁交界（interface）；蝕刻基部，從而形成第一溝槽，第一溝槽從半導體裝置的背側露出源極/汲極部件與閘極結構；在第一溝槽中沉積第一介電層；在半導體裝置的背側形成遮罩層，遮罩層具有在第一介電鰭片正下方的遮罩開口；通過遮罩開口蝕刻隔離部件，從而形成第二溝槽，第二溝槽從半導體裝置的背側露出第一介電鰭片；從第二溝槽去除第一介電鰭片；以及在第二溝槽中沉積第二介電層。
在另一些實施例中，更包括：在去除第一介電鰭片之前，在第二溝槽的側壁上沉積介電襯層。
在另一些實施例中，沉積第二介電層密封在第二溝槽中的氣隙。
在另一些實施例中，第二介電層的頂部在第二介電鰭片之上。
在另一些實施例中，更包括：在源極/汲極部件、第一介電鰭片以及第二介電鰭片上方形成源極/汲極接觸件，其中去除第一介電鰭片露出源極/汲極接觸件的底表面。
在另一些實施例中，更包括：在沉積第二介電層之前，執行閘極修整製程以擴大第二溝槽的寬度。
在又一個示例方面，本揭露提供一種半導體裝置，包括：第一複數個通道構件，在第一背側介電部件上方；第二複數個通道構件，在第二背側介電部件上方；第一源極/汲極部件，鄰接第一複數個通道構件並在第一背側介電部件上方；第二源極/汲極部件，鄰接第二複數個通道構件並在第二背側介電部件上方；第一閘極結構，包繞每個第一複數個通道構件；第二閘極結構，包繞每個第二複數個通道構件；以及隔離部件，包括第一部分，堆疊在第一閘極結構與第二閘極結構之間，以及第二部分，堆疊在第一源極/汲極部件與第二源極/汲極部件之間，其中隔離部件的第一部分的頂表面在隔離部件的第二部分之上。
在又一些實施例中，隔離部件包括氣隙，堆疊在第一閘極結構與第二閘極結構之間。
在又一些實施例中，氣隙的頂部連續地延伸至第一源極/汲極部件與第二源極/汲極部件之間的位置中。
在又一些實施例中，氣隙的頂部在第一閘極結構與第二閘極結構之上。
在又一些實施例中，隔離部件堆疊在第一背側介電部件與第二背側介電部件之間。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102:步驟 104:步驟 106:步驟 108:步驟 110:步驟 112:步驟 114:步驟 116:步驟 118:步驟 120:步驟 122:步驟 124:步驟 200:工件 202:基板 204:隔離部件 208:通道構件 218:混合鰭片 222:介電層 224:介電層 226:介電層 230:源極/汲極部件 232:空隙 234:接觸蝕刻停止層 236:層間介電層 242:氣隙 250:閘極結構 252:界面層 254:閘極介電層 256:閘極電極層 260:源極/汲極接觸件 262:矽化物部件 268:溝槽 270:背側介電層 272:開口 274:襯層 276:填充介電層 278:硬遮罩 280:金屬蓋層 282:金屬蓋層 284:介電蓋層 286:自對準蓋層 290:硬遮罩 110’:步驟 112’:步驟 114’:步驟 116’:步驟 122’:步驟 123’:步驟 124’:步驟 126’:步驟 202b:基部 202b-1:基部 202b-2:基部 202b-3:基部 218-1:混合鰭片 218-2:混合鰭片 240-1:密封層(填充層) 240-2:密封層(填充層) 244-1:閘極隔離部件 244-2:閘極隔離部件 272-1:開口 272-2:開口 T-1:電晶體 T-2:電晶體 T-3:電晶體
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 根據本揭露的一個或多個方面，第1A、1B和1C圖繪示用於形成具有從半導體裝置的背側形成的閘極切割部件的半導體裝置的方法流程圖。 根據本揭露的一個或多個方面，第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A以及24A圖繪示根據第1A-1C圖的方法在製造製程期間在工件的通道區中的局部剖面圖。 根據本揭露的一個或多個方面，第2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B以及24B圖繪示根據第1A-1C圖的方法在製造製程期間在工件的源極/汲極區中的局部剖面圖。
200:工件
208:通道構件
226:介電層
242:氣隙
250:閘極結構
252:界面層
254:閘極介電層
256:閘極電極層
270:背側介電層
274:襯層
280:金屬蓋層
282:金屬蓋層
284:介電蓋層
286:自對準蓋層
240-1:密封層(填充層)
240-2:密封層(填充層)
244-1:閘極隔離部件
244-2:閘極隔離部件
T-1:電晶體
T-2:電晶體
T-3:電晶體

Claims (20)

  1. 一種形成半導體裝置的方法，包括： 提供一工件，該工件包括一前側與一背側，該工件包括一基板、一第一複數個通道構件（members），在該基板的一第一部分上方、一第二複數個通道構件，在該基板的一第二部分上方、一第一閘極結構，齒合（engaging）該第一複數個通道構件、一第二閘極結構，齒合該第二複數個通道構件、一混合鰭片，設置在該第一閘極結構與該第二閘極結構之間、一隔離部件，設置在該混合鰭片下方，且夾設（sandwiched）在該基板的該第一部分與該第二部分之間，其中該基板在該工件的該背側，且該第一複數個通道構件與該第二複數個通道構件在該工件的該前側； 在該工件的該前側形成一金屬蓋層，該金屬蓋層電性連接該第一閘極結構與該第二閘極結構； 蝕刻該隔離部件，從而形成一開口，該開口在該工件的該背側露出該混合鰭片； 蝕刻該混合鰭片，從而延伸該開口至該金屬蓋層的一底表面； 蝕刻該金屬蓋層，從而將該金屬蓋層分為兩個分段（segments）；以及 在該開口中沉積一介電材料，從而形成一閘極隔離部件，該閘極隔離部件設置在該第一閘極結構與該第二閘極結構之間。
  2. 如請求項1所述之形成半導體裝置的方法，其中沉積該介電材料密封該第一閘極結構與該第二閘極結構之間的一氣隙。
  3. 如請求項2所述之形成半導體裝置的方法，其中該氣隙的一頂部橫向地在分開的該金屬蓋層的該兩個分段之間。
  4. 如請求項1所述之形成半導體裝置的方法，更包括： 將該工件的該前側接合至一承載基板；以及 在形成該開口之前，翻轉該工件。
  5. 如請求項1所述之形成半導體裝置的方法，更包括： 在形成該開口之前，從該工件的該背側去除該基板的該第一部分與該第二部分以形成多個溝槽，其中該些溝槽露出在該工件的該背側的該第一閘極結構與該第二閘極結構；以及 在該些溝槽中沉積一背側介電層。
  6. 如請求項5所述之形成半導體裝置的方法，其中該些溝槽也露出鄰接（abutting）該第一複數個通道構件與該第二複數個通道構件的多個源極/汲極部件。
  7. 如請求項1所述之形成半導體裝置的方法，更包括： 在蝕刻該混合鰭片之前，在該開口的多個側壁上方沉積一介電襯層。
  8. 如請求項1所述之形成半導體裝置的方法，更包括： 在沉積該介電材料之前，修整（trimming）該第一閘極結構與該第二閘極結構，從而擴大該開口的一寬度。
  9. 如請求項1所述之形成半導體裝置的方法，其中該混合鰭片包括一下部與一上部，該上部具有比該下部更大的介電常數，其中蝕刻該混合鰭片的步驟包括： 執行一第一蝕刻製程以去除該混合鰭片的該下部； 修整該第一閘極結構與該第二閘極結構以擴大該開口；以及 在修整該第一閘極結構與該第二閘極結構之後，執行一第二蝕刻製程以去除該混合鰭片的該上部。
  10. 一種形成半導體裝置的方法，包括： 在一基部上方形成複數個通道構件，該基部從一基板突出，該些通道構件垂直地堆疊； 在該基部的多個側壁上方沉積一隔離部件； 在該隔離部件上方形成一第一介電鰭片與一第二介電鰭片，並將該些通道構件夾在中間； 在該基部上方形成一源極/汲極部件，並鄰接該些通道構件； 在該基部上方形成一閘極結構，並包繞（wrapping around）每個通道構件，其中該第一介電鰭片及該第二介電鰭片與該閘極結構的多個側壁交界（interface）； 蝕刻該基部，從而形成一第一溝槽，該第一溝槽從該半導體裝置的一背側露出該源極/汲極部件與該閘極結構； 在該第一溝槽中沉積一第一介電層； 在該半導體裝置的該背側形成一遮罩層，該遮罩層具有在該第一介電鰭片正下方的一遮罩開口； 通過該遮罩開口蝕刻該隔離部件，從而形成一第二溝槽，該第二溝槽從該半導體裝置的該背側露出該第一介電鰭片； 從該第二溝槽去除該第一介電鰭片；以及 在該第二溝槽中沉積一第二介電層。
  11. 如請求項10所述之形成半導體裝置的方法，更包括： 在去除該第一介電鰭片之前，在該第二溝槽的多個側壁上沉積一介電襯層。
  12. 如請求項10所述之形成半導體裝置的方法，其中沉積該第二介電層密封在該第二溝槽中的一氣隙。
  13. 如請求項12所述之形成半導體裝置的方法，其中該第二介電層的一頂部在該第二介電鰭片之上。
  14. 如請求項10所述之形成半導體裝置的方法，更包括： 在該源極/汲極部件、該第一介電鰭片以及該第二介電鰭片上方形成一源極/汲極接觸件，其中去除該第一介電鰭片露出該源極/汲極接觸件的一底表面。
  15. 如請求項10所述之形成半導體裝置的方法，更包括： 在沉積該第二介電層之前，執行一閘極修整製程以擴大該第二溝槽的一寬度。
  16. 一種半導體裝置，包括： 一第一複數個通道構件，在一第一背側介電部件上方； 一第二複數個通道構件，在一第二背側介電部件上方； 一第一源極/汲極部件，鄰接該第一複數個通道構件並在該第一背側介電部件上方； 一第二源極/汲極部件，鄰接該第二複數個通道構件並在該第二背側介電部件上方； 一第一閘極結構，包繞每個該第一複數個通道構件； 一第二閘極結構，包繞每個該第二複數個通道構件；以及 一隔離部件，包括一第一部分，堆疊在該第一閘極結構與該第二閘極結構之間，以及一第二部分，堆疊在該第一源極/汲極部件與該第二源極/汲極部件之間， 其中該隔離部件的該第一部分的一頂表面在該隔離部件的該第二部分之上。
  17. 如請求項16所述之半導體裝置，其中該隔離部件包括一氣隙，堆疊在該第一閘極結構與該第二閘極結構之間。
  18. 如請求項17所述之半導體裝置，其中該氣隙的一頂部連續地延伸至該第一源極/汲極部件與該第二源極/汲極部件之間的一位置中。
  19. 如請求項17所述之半導體裝置，其中該氣隙的一頂部在該第一閘極結構與該第二閘極結構之上。
  20. 如請求項16所述之半導體裝置，其中該隔離部件堆疊在該第一背側介電部件與該第二背側介電部件之間。
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