CN109216200B - 一种基于体硅全包围栅极SOI FinFET的制作方法 - Google Patents
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Abstract
本发明公开了一种基于体硅全包围栅极SOI FinFET的制作方法，包括：在硅衬底上依次淀积第一介质层薄膜，第一金属栅薄膜和第一高K金属薄膜；图形化第一高K金属薄膜，形成第一高K金属图形；淀积第二介质层薄膜并平坦化；在上述结构表面键合一单晶硅片并减薄；图形化单晶硅片，形成鳍的图形，去除第二介质层薄膜；淀积第二高K金属薄膜并图形化，形成从四周包围鳍的第二高K金属图形；淀积第二金属栅薄膜并图形化，形成从四周包围鳍和第二高K金属图形的第二金属栅图形。本发明以体硅为衬底形成全包围的栅极结构，并通过键合一单晶硅片形成鳍结构，在保证所需器件特性的同时，解决了现有技术工艺复杂，成本高问题，成本低，易于实施。
Description
技术领域
本发明涉及集成电路工艺制造技术领域，更具体地，涉及一种基于体硅全包围栅极SOI FinFET的制作方法。
背景技术
随着半导体器件关键尺寸的降低以及对半导体器件低功耗高速度要求的提高，传统的平面器件已不能满足人们对高性能器件的需求。
鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)是一种立体型器件，包括在衬底上垂直形成的鳍以及与鳍相交的堆叠栅。由于栅极结构在鳍的三个表面上围绕鳍状物，因此所形成的晶体管在本质上具有通过鳍状物的沟道区控制电流的三个栅极。这三个栅极允许鳍状物内的更完全的耗尽，并且由于较陡峭的阈值电流摆动(SS)和较小的漏极感应势垒下降(DIBL)而产生较小的短沟道效应。
最近又开发出了一种全包围栅极(GAA:Gate all around)结构，其中栅极电极和源极/漏极接触部环绕半导体鳍部的整个四周。这种结构能有效地限制短沟道效应。
常规的FinFET通常有两类：在绝缘体硅衬底(SOI)上形成FinFET，以及在体硅上形成FinFET。其中，SOI FinFET融合了FinFET和SOI的优点，因而全包围栅极SOI FinFET能更加有效地提高栅极控制能力，抑制短沟道效应。
目前的全包围栅极结构基本都是采用悬栅结构，其主要形成方法可包括如下步骤：首先，采用平面工艺形成所需要的有源区；然后，采用各种方法将其下部掏空，形成悬栅；最后，淀积多晶硅，形成控制栅极。
然而，上述这些形成全包围栅结构的工艺非常复杂，成本高昂。同时，将鳍部底部掏空后，鳍部容易倒下，从而影响器件的性能。另一方面，使用SOI硅片来制作FinFET是非常昂贵的。
因此，如何提供一种工艺简单，可靠，低成本的基于体硅全包围栅极SOI FinFET的制作方法，并保证器件性能稳定，是本领域技术人员亟待解决的技术问题之一。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种基于体硅全包围栅极SOI FinFET的制作方法。
为实现上述目的，本发明的技术方案如下：
一种基于体硅全包围栅极SOI FinFET的制作方法，包括以下步骤：
提供一硅衬底，在所述硅衬底上依次淀积第一介质层薄膜，第一金属栅薄膜和第一高K金属薄膜；
图形化第一高K金属薄膜，形成第一高K金属图形；
在上述结构表面淀积第二介质层薄膜；
平坦化第二介质层薄膜，使第二介质层薄膜和第一高K金属图形处在同一平面上；
在上述结构表面键合一单晶硅片，并减薄该单晶硅片；
图形化单晶硅片，在对应第一高K金属图形位置上形成鳍的图形，然后去除第二介质层薄膜；
在上述结构表面淀积第二高K金属薄膜；
图形化第二高K金属薄膜，形成从四周包围鳍的第二高K金属图形；
在上述结构表面淀积第二金属栅薄膜；
图形化第二金属栅薄膜和第一金属栅薄膜，形成从四周包围鳍和第二高K金属图形的金属栅图形。
进一步地，所述第一介质层薄膜和第二介质层薄膜材料相同。
进一步地，所述第一介质层薄膜和第二介质层薄膜材料为二氧化硅。
进一步地，采用低温ALD工艺制造方法淀积所述第一介质层薄膜和第二介质层薄膜，其淀积温度为50～200℃。
进一步地，所述第一金属栅薄膜和第二金属栅薄膜材料相同。
进一步地，所述第一金属栅薄膜和第二金属栅薄膜材料为Ti或者TiAl。
进一步地，所述第一高K金属薄膜和第二高K金属薄膜材料相同。
进一步地，所述第一高K金属薄膜和第二高K金属薄膜材料为Hf，Hf的氧化物，Zr，Zr的氧化物，Al，Al的氧化物中的至少其中一种。
进一步地，采用ALD工艺制造方法淀积所述第一高K金属薄膜和第二高K金属薄膜以及第一金属栅薄膜和第二金属栅薄膜。
进一步地，淀积的第一介质层薄膜和第二介质层薄膜厚度为5nm～20nm；淀积的第一高K金属薄膜和第二高K金属薄膜以及第一金属栅薄膜和第二金属栅薄膜厚度为1nm～5nm；减薄后的单晶硅片厚度为35nm～60nm。
从上述技术方案可以看出，本发明通过以体硅为衬底，使形成的栅极结构以全包围的形式从四面有效地控制沟道，相比双栅或者三栅结构，增加了沟道宽度，从而使得沟道的有效面积得到提升；同时，本发明通过键合一单晶硅片，然后减薄到鳍(Fin)所需的高度，在保证所需器件特性的同时，解决了现有技术中SOI FinFET工艺复杂，成本高等问题，可与现有的集成电路平面工艺相兼容，具有成本低，易于实施等优点。
附图说明
图1是本发明一较佳实施例的一种基于体硅全包围栅极SOI FinFET的制作方法流程示意图。
图2～图11是根据图1的方法形成一种基于体硅全包围栅极SOI FinFET时的工艺步骤示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图1，图1是本发明一较佳实施例的一种基于体硅全包围栅极SOI FinFET的制作方法流程示意图；同时，请参阅图2～图11，图2～图11是根据图1的方法形成一种基于体硅全包围栅极SOI FinFET时的工艺步骤示意图。如图1所示，本发明的一种基于体硅全包围栅极SOI FinFET的制作方法，可包括以下步骤：
步骤S01：如图2所示，提供一硅衬底，在所述硅衬底100上依次淀积第一介质层薄膜101，第一金属栅薄膜102和第一高K金属薄膜103。
可采用业界通用的低温ALD工艺制造方法，在体硅衬底100上淀积一层第一介质层薄膜101，以及采用业界通用的ALD工艺制造方法，在第一介质层薄膜101上依次淀积一层第一金属栅薄膜102和第一高K金属薄膜103。其中：
淀积的第一介质层薄膜101材料可为例如二氧化硅等，其厚度可为5nm～20nm；其淀积温度可为50～200℃。
淀积的第一金属栅薄膜102材料可为Ti或者TiAl，其厚度可为1nm～5nm。
淀积的第一高K金属薄膜103材料可为Hf，Hf的氧化物，Zr，Zr的氧化物，Al，Al的氧化物中的至少其中一种，其厚度可为1nm～5nm。
步骤S02：如图3所示，图形化第一高K金属薄膜103，形成第一高K金属图形103’。
可采用业界通用的工艺制造方法，通过在上述结构表面涂布光刻胶，并执行光刻显影，然后通过刻蚀第一高K金属薄膜103，形成若干个第一高K金属图形103’，其位置与后续需要形成的鳍结构的位置对应。
步骤S03：如图4所示，在上述结构表面淀积第二介质层薄膜104。
仍可采用业界通用的低温ALD工艺制造方法，在上述形成有第一高K金属图形103’的器件结构表面上淀积一层第二介质层薄膜104。
其中，淀积的第二介质层薄膜104材料与第一介质层薄膜101材料相同，例如都可为二氧化硅等，其厚度可为5nm～20nm；其淀积温度可为50～200℃。
步骤S04：如图5所示，平坦化第二介质层薄膜104，使第二介质层薄膜104和第一高K金属图形103’的上表面处在同一平面上。
可采用业界通用的化学机械研磨(CMP)的工艺，对第二介质层薄膜104进行平坦化。
步骤S05：如图6所示，在上述结构表面键合一单晶硅片105，并减薄该单晶硅片105。
可采用业界通用的硅片键合和减薄工艺制造方法，在上述具有第二介质层薄膜104和第一高K金属图形103’的平坦化结构表面键合一单晶硅片105；然后，对该单晶硅片105进行减薄，使减薄后的单晶硅片105厚度为35nm～60nm，并达到鳍部(Fin)所需的高度，以保证所需器件的特性。
步骤S06：如图7所示，图形化单晶硅片105，在对应第一高K金属图形103’位置上形成鳍105’的图形，然后去除第二介质层薄膜104。
可采用业界通用的工艺制造方法，通过在上述减薄后的单晶硅片105表面涂布光刻胶，并执行光刻显影，然后通过刻蚀单晶硅片105，在第一高K金属图形103’位置上方形成若干个对应的鳍105’的图形。然后，可采用上述同样的刻蚀工艺制造方法，去除第二介质层薄膜104。
步骤S07：如图8所示，在上述结构表面淀积第二高K金属薄膜106。
采用业界通用的ALD工艺制造方法，在形成有鳍105’的上述结构表面上淀积一层第二高K金属薄膜106。
其中，淀积的第二高K金属薄膜106材料与第一高K金属薄膜103材料相同，例如都可为Hf，Hf的氧化物，Zr，Zr的氧化物，Al，Al的氧化物中的至少其中一种，其厚度可为1nm～5nm。
步骤S08：如图9所示，图形化第二高K金属薄膜106，形成从四周包围鳍105’的第二高K金属图形106’。
可采用业界通用的工艺制造方法，通过在上述淀积有第二高K金属薄膜106的器件表面涂布光刻胶，并执行光刻显影，然后通过刻蚀第二高K金属薄膜106，以图形化第二高K金属薄膜106，将相邻鳍105’之间以及其他部位多余的第二高K金属薄膜106材料去除，并之后去除光刻胶，形成从四周包围鳍105’的第二高K金属图形106’。其中，第二高K金属图形106’含有第一高K金属图形103’。
步骤S09：如图10所示，在上述结构表面淀积第二金属栅薄膜107。
采用业界通用的ALD工艺制造方法，在形成有全包围鳍105’的第二高K金属图形106’的上述结构表面上淀积一层第二金属栅薄膜107。
其中，淀积的第二金属栅薄膜107材料与第一金属栅薄膜102材料相同，例如都可为Ti或者TiAl，其厚度可为1nm～5nm。
步骤S10：如图11所示，图形化第二金属栅薄膜107和第一金属栅薄膜102，形成从四周包围鳍105’和第二高K金属图形106’的金属栅图形107’。
可采用业界通用的工艺制造方法，通过在上述淀积有第二金属栅薄膜107的器件表面涂布光刻胶，并执行光刻显影，然后通过刻蚀第二金属栅薄膜107和第一金属栅薄膜102，以图形化第二金属栅薄膜107和第一金属栅薄膜102，将相邻鳍105’之间以及其他部位多余的第二金属栅薄膜107和第一金属栅薄膜102材料去除，并之后去除光刻胶，形成从四周包围鳍105’和第二高K金属图形106’的金属栅图形107’，并形成基于体硅全包围栅极SOIFinFET的最终结构。其中，金属栅图形107’是由第二金属栅薄膜107和第一金属栅薄膜102经刻蚀后的图形共同组成的金属栅图形。
此外，在完成上述步骤后，可继续执行形成CMOS器件的其他工艺，这些工艺步骤可以采用本领域技术人员所熟悉的方法形成，在此不赘述。
综上所述，本发明通过以体硅为衬底，使形成的栅极结构以全包围的形式从四面有效地控制沟道，相比双栅或者三栅结构，增加了沟道宽度，从而使得沟道的有效面积得到提升；同时，本发明通过键合一单晶硅片，然后减薄到鳍(Fin)所需的高度，在保证所需器件特性的同时，解决了现有技术中SOI FinFET工艺复杂，成本高等问题，可与现有的集成电路平面工艺相兼容，具有成本低，易于实施等优点。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，包括以下步骤：
提供一硅衬底，在所述硅衬底上依次淀积第一介质层薄膜，第一金属栅薄膜和第一高K金属薄膜；
图形化第一高K金属薄膜，形成第一高K金属图形；
在所述硅衬底上沉积覆盖所述第一高K金属图形的侧壁和表面的第二介质层薄膜；
平坦化第二介质层薄膜，使第二介质层薄膜和第一高K金属图形处在同一平面上；
在所述硅衬底上键合覆盖所述第二介质层薄膜的表面和第一高K金属图形的表面的一单晶硅片，并减薄该单晶硅片；
图形化单晶硅片，在对应第一高K金属图形位置上形成鳍的图形，然后去除第二介质层薄膜；
在所述硅衬底上沉积覆盖所述第一金属栅薄膜的表面、所述第一高K金属图形的侧壁、以及所述鳍的侧壁和表面的第二高K金属薄膜；
图形化第二高K金属薄膜，形成从四周包围鳍的第二高K金属图形；
在所述硅衬底上沉积覆盖所述第一金属栅薄膜的表面以及所述第二高K金属薄膜的侧壁和表面淀积第二金属栅薄膜；
图形化第二金属栅薄膜和第一金属栅薄膜，形成从四周包围鳍和第二高K金属图形的金属栅图形。
2.根据权利要求1所述的基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，所述第一介质层薄膜和第二介质层薄膜材料相同。
3.根据权利要求1所述的基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，所述第一介质层薄膜和第二介质层薄膜材料为二氧化硅。
4.根据权利要求1所述的基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，采用低温ALD工艺制造方法淀积所述第一介质层薄膜和第二介质层薄膜，其淀积温度为50～200℃。
5.根据权利要求1所述的基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，所述第一金属栅薄膜和第二金属栅薄膜材料相同。
6.根据权利要求1所述的基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，所述第一金属栅薄膜和第二金属栅薄膜材料为Ti或者TiAl。
7.根据权利要求1所述的基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，所述第一高K金属薄膜和第二高K金属薄膜材料相同。
8.根据权利要求1所述的基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，所述第一高K金属薄膜和第二高K金属薄膜材料为Hf，Hf的氧化物，Zr，Zr的氧化物，Al，Al的氧化物中的至少其中一种。
9.根据权利要求1所述的基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，采用ALD工艺制造方法淀积所述第一高K金属薄膜和第二高K金属薄膜以及第一金属栅薄膜和第二金属栅薄膜。
10.根据权利要求1所述的基于体硅全包围栅极SOIFinFET的制作方法，其特征在于，淀积的第一介质层薄膜和第二介质层薄膜厚度为5nm～20nm；淀积的第一高K金属薄膜和第二高K金属薄膜以及第一金属栅薄膜和第二金属栅薄膜厚度为1nm～5nm；减薄后的单晶硅片厚度为35nm～60nm。
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