JP5270093B2 - ダマシンプロセスにより形成されるトライゲートＦｉｎＦＥＴ - Google Patents
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Description
本発明は、トランジスタ、より詳しくは、電界効果トランジスタ（ＦｉｎＦＥＴ）に関する。
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の増加を要求する。構造的要素を１００ｎｍ未満に減少させることは、従来の方法の限界に挑むこととなる。
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。
このダブルゲートＭＯＳＦＥＴでは、短チャネル効果をコントロールするのに２つのゲートが使用される。
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
このダブルゲートＭＯＳＦＥＴでは、短チャネル効果をコントロールするのに２つのゲートが使用される。
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
本発明の実施形態は、例えばダマシンプロセスを使用して形成される、トライゲートＦｉｎＦＥＴを提供する。トライゲートＦｉｎＦＥＴは、ダブルゲートおよびシングルゲートのデバイスよりも短チャネルを制御することができ、ダブルゲートＦｉｎＦＥＴよりも、同じ領域における駆動電流が高い。
本発明によるダマシンプロセスで形成される金属トライゲートは、ポリシリコン空乏効果（poly depletion effect）およびゲート抵抗を低下させるのに使用することができる。
本発明によるダマシンプロセスで形成される金属トライゲートは、ポリシリコン空乏効果（poly depletion effect）およびゲート抵抗を低下させるのに使用することができる。
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識することができる。本発明の効果および構造は、添付した請求項で特に指摘されるように理解され、達成される。
本発明によれば、上述およびその他の利点の一部は、フィンを形成するステップと、このフィンの第１端部に隣接するソース領域、フィンの第２端部に隣接するドレイン領域を形成するステップとを含む、フィン電界効果トランジスタを形成する方法によって達成される。
この方法は、フィン上に、第１パターンで、第１材料を含んでいるダミーゲートを形成するステップと、このダミーゲートの側面に隣接する絶縁層を形成するステップをさらに含んでいる。
この方法はまた、第１パターンに対応する絶縁層中にトレンチを形成するように、第１材料を除去するステップと、トレンチ中に金属ゲートを形成するステップと、を含んでいる。
この方法は、フィン上に、第１パターンで、第１材料を含んでいるダミーゲートを形成するステップと、このダミーゲートの側面に隣接する絶縁層を形成するステップをさらに含んでいる。
この方法はまた、第１パターンに対応する絶縁層中にトレンチを形成するように、第１材料を除去するステップと、トレンチ中に金属ゲートを形成するステップと、を含んでいる。
本発明の他の態様によれば、トライゲートフィン電界効果トランジスタが提供される。このトライゲートフィン電界効果トランジスタは、複数の表面を含んでおり、かつ、その各端部に隣接して形成されるソース領域およびドレイン領域を有するフィンを含んでいる。このトライゲートフィン電界効果トランジスタはさらに、複数の表面のうち３つの表面上に形成された金属ゲートを含んでいる。
本発明のさらなる実施形態によれば、フィン電界効果トランジスタを形成する方法は、フィンを形成するステップと、このフィンの第１端部に隣接するソース領域およびフィンの第２端部に隣接するドレイン領域を形成するステップとを含む。この方法はさらに、フィン上にダミー酸化膜を形成するステップと、フィンおよびダミー酸化膜上に第１材料の層をたい積するステップと、第１パターンでダミーゲートを形成するように、第１材料の層をエッチングするステップとを含んでいる。この方法はまた、ダミーゲート、ソース領域およびドレイン領域上に絶縁層をたい積するステップと、ダミーゲートの上面が露出するように、絶縁層をプレーナ化するステップと、第１パターンに対応する絶縁層中にトレンチを形成するように、第１材料を除去するステップとを含んでいる。この方法はさらに、トレンチ中に、ゲート絶縁膜を形成するステップと、このトレンチ中に金属ゲートを形成するステップと、を含んでいる。
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良のモードの例として、記載されている。本発明は、この発明内のすべての様々な明白な点における修正例ができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一または類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
本発明の実施形態は、狭いボディのトライゲートＦｉｎＦＥＴを形成するための例示的なダマシンプロセスを提供する。この例示的なダマシンプロセスにおいては、ダミーゲートは、フィン上に形成されており、例えばポリシリコンのような半導体材料から形成することができる。その後、ダミーゲートの周辺のＦｉｎＦＥＴフィン、ソースおよびドレイン領域上に、絶縁層を形成する。その後、ダマシンプロセスを完了すべく、フィンの３つの表面と接続する金属ゲートを、形成したゲートトレンチ中に形成することができる。
図１は、本発明の実施形態に従って形成された、シリコン・オン・インシュレータ（ＳＯＩ）ウェーハ１００の断面図である。
本発明の実施形態のＳＯＩウェーハ１００は、基板１１５上に形成される埋込酸化膜１１０を含み得る。埋込酸化膜１１０上にさらにフィン層１０５を形成することができる。フィン層１０５の厚さは、例えば約５００Åから約２０００Åとすることができ、埋込酸化膜１１０の厚さは、例えば約１０００Åから約３０００Åとすることができる。
フィン層１０５および基板１１５は、ゲルマニウムのような他の半導体材料を使用してもよいが、例えばシリコンを含んでいてもよい。
本発明の実施形態のＳＯＩウェーハ１００は、基板１１５上に形成される埋込酸化膜１１０を含み得る。埋込酸化膜１１０上にさらにフィン層１０５を形成することができる。フィン層１０５の厚さは、例えば約５００Åから約２０００Åとすることができ、埋込酸化膜１１０の厚さは、例えば約１０００Åから約３０００Åとすることができる。
フィン層１０５および基板１１５は、ゲルマニウムのような他の半導体材料を使用してもよいが、例えばシリコンを含んでいてもよい。
図２Ａおよび図２Ｄに示すように、バーティカルフィン２０５は、フィン層１０５から形成することができる。フィン２０５は、例えば１０〜１００ｎｍにわたる幅（ｗ）となるように形成することができる。フィン２０５は、既存のフォトリソグラフィ技術やエッチングプロセスを含んだ従来のプロセスを使用して形成することができるが、これに限られない。
図２Ｂおよび２Ｃに示すように、フィン２０５の形成に続いて、フィン２０５の各端部に隣接してソース領域２１０およびドレイン領域２１５が形成され得る。
ソース領域２１０およびドレイン領域２１５は、例えば、フィン２０５上に半導体材料層をたい積することによって形成することができる。このソース領域２１０およびドレイン領域２１５は、例えば、既存のフォトリソグラフィおよびエッチングプロセスを使用して半導体材料層から形成され得る。しかしながら、ソース領域２１０およびドレイン領域２１５を形成するため、他の既存の技術が利用可能であることが、当業者であれば認識されよう。
ソース領域２１０およびドレイン領域２１５は、例えば、シリコン、ゲルマニウム、またはシリコンゲルマニウム（Si-Ge）のような半導体材料を含み得る。ある実施形態の一例においては、例えば、ｘは略０．７である、SixGe(1-x)を使用することができる。
図２Ｄに示すように、その後、フィン２０５、ソース２１０、およびドレイン２１５の上面に、キャップ２２０が形成され得る。
キャップ２２０は、例えば酸化シリコンのような酸化物を含んでいてよく、例えば、約１５０Åから約７００Åの厚さにすることができる。
ソース領域２１０およびドレイン領域２１５は、例えば、フィン２０５上に半導体材料層をたい積することによって形成することができる。このソース領域２１０およびドレイン領域２１５は、例えば、既存のフォトリソグラフィおよびエッチングプロセスを使用して半導体材料層から形成され得る。しかしながら、ソース領域２１０およびドレイン領域２１５を形成するため、他の既存の技術が利用可能であることが、当業者であれば認識されよう。
ソース領域２１０およびドレイン領域２１５は、例えば、シリコン、ゲルマニウム、またはシリコンゲルマニウム（Si-Ge）のような半導体材料を含み得る。ある実施形態の一例においては、例えば、ｘは略０．７である、SixGe(1-x)を使用することができる。
図２Ｄに示すように、その後、フィン２０５、ソース２１０、およびドレイン２１５の上面に、キャップ２２０が形成され得る。
キャップ２２０は、例えば酸化シリコンのような酸化物を含んでいてよく、例えば、約１５０Åから約７００Åの厚さにすることができる。
ソース領域２１０およびドレイン領域２１５を形成した後、図３Ａに示すように、フィン２０５、ソース２１０およびドレイン２１５上に、犠牲酸化層３０５を形成することができる。犠牲酸化層３０５は、既存の適切なプロセスを使用して、フィン２０５、ソース２１０およびドレイン２１５上に形成され得る。例示的な実施形態のいくつかにおいては、酸化層３０５は、例えば、フィン２０５、ソース２１０及びドレイン２１５上に、約５０Åから約１５０Åにわたる厚さまで熱成長させることができる。
図３Ｂに示すように、キャップ２１０および犠牲酸化層３０５は、フィン２０５の側壁から損傷部を除去すべく、例えば従来のエッチングプロセスのような従来のプロセスを使用して除去することができる。
図３Ｂに示すように、キャップ２１０および犠牲酸化層３０５は、フィン２０５の側壁から損傷部を除去すべく、例えば従来のエッチングプロセスのような従来のプロセスを使用して除去することができる。
図４Ａに示すように、従来のプロセスを使用して、フィン２０５、ソース２１０およびドレイン２１５上にダミー酸化膜４０５が形成される。
ダミー酸化膜４０５は、例えば、フィン２０５、ソース２１０およびドレイン２１５上に熱成長させることができる。ダミー酸化膜４０５は、例えばシリコン酸化物のような酸化物を含んでいてよく、例えば約５０Åから約１５０Åの厚みとすることができる。
さらに図４Ｂに示すように、フィン２０５、ソース２１０およびドレイン２１５上にポリシリコン層４１０を形成することができる。このポリシリコン層４１０の厚みは、例えば約７００Åから約２０００Åの厚みとすることができる。
ポリシリコン層４１０は、続いて行われるゲートリソグラフィを改善するために平坦な表面にするように、例えば化学的機械的研磨（ＣＭＰ）を使用して研磨される。
図５Ａおよび図５Ｂに示すように、従来のパターニングおよびエッチングプロセスのような従来のプロセスを使用して、ダミーゲート５０５は、ポリシリコン層４１０に定義される。
ダミー酸化膜４０５は、例えば、フィン２０５、ソース２１０およびドレイン２１５上に熱成長させることができる。ダミー酸化膜４０５は、例えばシリコン酸化物のような酸化物を含んでいてよく、例えば約５０Åから約１５０Åの厚みとすることができる。
さらに図４Ｂに示すように、フィン２０５、ソース２１０およびドレイン２１５上にポリシリコン層４１０を形成することができる。このポリシリコン層４１０の厚みは、例えば約７００Åから約２０００Åの厚みとすることができる。
ポリシリコン層４１０は、続いて行われるゲートリソグラフィを改善するために平坦な表面にするように、例えば化学的機械的研磨（ＣＭＰ）を使用して研磨される。
図５Ａおよび図５Ｂに示すように、従来のパターニングおよびエッチングプロセスのような従来のプロセスを使用して、ダミーゲート５０５は、ポリシリコン層４１０に定義される。
図６に示すように、例えば従来のたい積プロセスを使用して、ダミーゲート５０５上に絶縁層６０５が形成される。絶縁層６０５は、例えば、テトラエチルオルトシリケート（ＴＥＯＳ；TetraEthylOrthSilicate）を含んでいてよい。絶縁層６０５は、例えば約１０００Åから約２５００Åの厚みとすることができる。
図６に示すように、絶縁層６０５はその後、ダミーゲート５０５の上面を露出させるべく、例えば化学的機械的研磨（ＣＭＰ）を使用して研磨される。
図６に示すように、絶縁層６０５はその後、ダミーゲート５０５の上面を露出させるべく、例えば化学的機械的研磨（ＣＭＰ）を使用して研磨される。
その後、図７に示すように、ゲートトレンチ７０５を残すように、ダミーゲート５０５およびダミー酸化膜４０５を除去することができる。例えば従来のエッチングプロセスを使用して、ダミーゲート５０５およびダミー酸化膜４０５を除去してもよい。
その後、図８に示すように、ゲート絶縁膜７１０をゲートトレンチ７０５中に形成することができる。ゲート絶縁膜７１０は、従来のたい積プロセスを使用して、熱成長またはたい積することができる。
ゲート絶縁膜７１０は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A12O3、HFSiO (x)、ZnS、MgF2、または他の高誘電率（high-k）の誘電材料を含み得る。
その後、図８に示すように、ゲート絶縁膜７１０をゲートトレンチ７０５中に形成することができる。ゲート絶縁膜７１０は、従来のたい積プロセスを使用して、熱成長またはたい積することができる。
ゲート絶縁膜７１０は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A12O3、HFSiO (x)、ZnS、MgF2、または他の高誘電率（high-k）の誘電材料を含み得る。
図９Ａ、図９Ｂ、および図９Ｃに示すように、ゲート絶縁膜７１０上のゲートトレンチ７０５中に、金属ゲート９０５を形成する。
金属ゲート９０５は、例えば従来の金属たい積プロセスを使用して、ゲートトレンチ７０５中に形成され、絶縁層６０５の上面まで研磨される。
金属ゲート９０５は、例えばTaNまたはTiNのような金属材料を含んでいてよいが、他の金属材料を使用することもできる。
図９Ｃに示すように、生成された金属ゲート９０５はフィン２０５の３つの側面全てに配置され、したがって、トライゲートＦｉｎＦＥＴが製造される。
本発明の実施形態によるトライゲートＦｉｎＦＥＴは、ダブルゲートやシングルゲート・デバイスよりも、短チャネルをより制御することができる。トライゲートＦｉｎＦＥＴはまた、同じ領域における駆動電流が、ダブルゲートＦｉｎＦＥＴよりも高い。トライゲートＦｉｎＦＥＴの金属ゲート９０５はまた、ポリシリコン空乏効果およびゲート抵抗を低下させる。
金属ゲート９０５は、例えば従来の金属たい積プロセスを使用して、ゲートトレンチ７０５中に形成され、絶縁層６０５の上面まで研磨される。
金属ゲート９０５は、例えばTaNまたはTiNのような金属材料を含んでいてよいが、他の金属材料を使用することもできる。
図９Ｃに示すように、生成された金属ゲート９０５はフィン２０５の３つの側面全てに配置され、したがって、トライゲートＦｉｎＦＥＴが製造される。
本発明の実施形態によるトライゲートＦｉｎＦＥＴは、ダブルゲートやシングルゲート・デバイスよりも、短チャネルをより制御することができる。トライゲートＦｉｎＦＥＴはまた、同じ領域における駆動電流が、ダブルゲートＦｉｎＦＥＴよりも高い。トライゲートＦｉｎＦＥＴの金属ゲート９０５はまた、ポリシリコン空乏効果およびゲート抵抗を低下させる。
［例示的な、自主停止（self-stopping）ポリシリコン・プレーナ化］
図１０ないし図１３は、本発明の他の実施形態による、プレーナ化の後にＦｉｎＦＥＴゲートが接続されるＦｉｎＦＥＴを形成する、例示的な、自動的に停止するポリシリコンのプレーナ化プロセスを示している。
図１０に示すように、例示的なプロセスは、フィン１００５上に酸化物または窒化物の薄膜をたい積することから開始することができる。
フィン１００５は、図１および図２について上述した、例示的なプロセスに従って形成される。
薄膜は、酸化物または窒化物材料を含んでいてよく、例えば約１５０Åから約７００Åにわたる厚さとすることができる。
酸化物または窒化物の薄膜のたい積に続いて、フィン１００５上にキャップ層１０１０を形成すべく、従来のプロセスを使用してこの薄膜をパターン化し、エッチングすることができる。
その後、例えば従来のたい積プロセスを使用して、ポリシリコン層１０１５をキャップ１０１０およびフィン１００５上に形成することができる。
図１１に示すように、例えば酸化物に対してポリシリコンに高度な選択性を有するＣＭＰプロセスを使用して、ポリシリコン層１０１５をキャップ１０１０の上面までプレーナバックすることができる。キャップ１０１０は、研磨停止として機能し得る。ポリシリコン層１０１５は、ゲート材料として機能し得る。
図１０ないし図１３は、本発明の他の実施形態による、プレーナ化の後にＦｉｎＦＥＴゲートが接続されるＦｉｎＦＥＴを形成する、例示的な、自動的に停止するポリシリコンのプレーナ化プロセスを示している。
図１０に示すように、例示的なプロセスは、フィン１００５上に酸化物または窒化物の薄膜をたい積することから開始することができる。
フィン１００５は、図１および図２について上述した、例示的なプロセスに従って形成される。
薄膜は、酸化物または窒化物材料を含んでいてよく、例えば約１５０Åから約７００Åにわたる厚さとすることができる。
酸化物または窒化物の薄膜のたい積に続いて、フィン１００５上にキャップ層１０１０を形成すべく、従来のプロセスを使用してこの薄膜をパターン化し、エッチングすることができる。
その後、例えば従来のたい積プロセスを使用して、ポリシリコン層１０１５をキャップ１０１０およびフィン１００５上に形成することができる。
図１１に示すように、例えば酸化物に対してポリシリコンに高度な選択性を有するＣＭＰプロセスを使用して、ポリシリコン層１０１５をキャップ１０１０の上面までプレーナバックすることができる。キャップ１０１０は、研磨停止として機能し得る。ポリシリコン層１０１５は、ゲート材料として機能し得る。
その後、図１２に示すように、例えば従来のエッチングプロセスを使用して、キャップ１０１０を除去してよい。
その後、図１３に示すように、従来のたい積プロセスを使用して、均一に薄いポリシリコン層１３０５をフィン１００５上に形成することができる。上述した例示的なプロセスを使用して、フィン１００５上のポリシリコン１３０５の厚さを慎重に制御することができる。ポリシリコン１３０５は、フィン１００５の各端部上に一するゲートを接続することができる。
その後、図１３に示すように、従来のたい積プロセスを使用して、均一に薄いポリシリコン層１３０５をフィン１００５上に形成することができる。上述した例示的なプロセスを使用して、フィン１００５上のポリシリコン１３０５の厚さを慎重に制御することができる。ポリシリコン１３０５は、フィン１００５の各端部上に一するゲートを接続することができる。
前述の明細書において、特定的な材料、構造、化学、プロセス等のような多くの特定的な詳細が記載されたが、本発明の完全な理解を与えるためである。しかし、本発明は本文に具体的に記載された詳細に頼ることなく実施可能である。他の例において、周知のプロセッシング構造は、本発明の趣旨を無駄にあいまいにしないために詳細が記載されていない。本発明を実施する際に従来のフォトリソグラフィ、エッチング、およびたい積技術が利用され得、したがって、そのような技術の詳細は明細書に詳細に記載されていない。
本発明の好適な実施形態および本発明の多様な例のいくつかのみが示され、本開示に記載されている。本発明は多様な他の組み合わせおよび環境において使用可能であり、本文に表された進歩性の趣旨の範囲内で改変が可能である。
Claims (16)
- フィンを形成するステップと、
前記フィンの第１端部に隣接するソース領域および前記フィンの第２端部に隣接するドレイン領域を形成するステップと、
前記フィン、前記ソース領域、および前記ドレイン領域の上面に、酸化物キャップを形成するステップと、
前記酸化物キャップの形成後、前記フィン、前記ソース領域、および前記ドレイン領域上に、犠牲酸化層を形成するステップと、
前記フィンの表面から損傷部を除去するように前記犠牲酸化層を除去するステップと、
前記犠牲酸化層を除去した後に、前記フィン、前記ソース領域および前記ドレイン領域上にダミー酸化膜を形成し、該ダミー酸化膜上に、第１パターンで、第１材料を含んでいるダミーゲートを形成するステップと、
前記ダミーゲート、前記ソース領域および前記ドレイン領域の上に絶縁層を形成し、前記ソース領域および前記ドレイン領域上から前記絶縁層の第２の部分を除去することなく、前記ダミーゲート上から前記絶縁層の第１の部分を除去するために前記絶縁層を研磨するステップと、
前記第１パターンに対応する前記絶縁層中にトレンチを形成するように、前記ダミー酸化膜と前記第１材料を除去するステップと、
前記トレンチ内に露出する前記フィンの表面にゲート絶縁層を形成するステップと、
前記ゲート絶縁層上の前記トレンチ中に金属ゲートを形成するステップと、を含む、
フィン電界効果トランジスタを形成する方法。 - 前記金属ゲートは、前記フィンの少なくとも３つの表面に配置される、請求項１記載の方法。
- 前記フィン電界効果トランジスタは、トライゲートフィン電界効果トランジスタを含む、請求項２記載の方法。
- 前記絶縁層は、テトラエチルオルトシリケートを含む、請求項１記載の方法。
- 前記ゲート絶縁膜は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A12O3、HFSiO(x)ZnS、およびMgF2のうちの少なくとも１つを含む、請求項１記載の方法。
- 前記第１材料はポリシリコンを含む、請求項１記載の方法。
- 前記フィン、前記ソース領域、前記ドレイン領域および前記ダミー酸化膜上にポリシリコン層を形成するステップをさらに含む、請求項１記載の方法。
- 前記ポリシリコン層を研磨するステップをさらに含む、請求項７記載の方法。
- 前記金属ゲートを形成するステップは、前記トレンチを充てんするように、金属材料をたい積するステップを含む、請求項１記載の方法。
- フィンを形成するステップと、
前記フィンの第１端部に隣接するソース領域および前記フィンの第２端部に隣接するドレイン領域を形成するステップと、
前記フィン、ソース領域、およびドレイン領域の上面に、酸化物キャップを形成するステップと、
前記酸化物キャップの形成後に、前記フィン、ソース領域、およびドレイン領域上に、犠牲酸化層を形成するステップと、
前記フィンの表面から損傷部を除去するように、前記犠牲酸化層を除去するステップと、
前記フィン、前記ソース領域および前記ドレイン領域上にダミー酸化膜を形成するステップと、
前記フィンおよび前記ダミー酸化膜上に第１材料の層をたい積するステップと、
第１パターンでダミーゲートを形成するように、前記第１材料の層をエッチングするステップと、
前記ダミーゲート、前記ソース領域および前記ドレイン領域上に絶縁層をたい積するステップと、
前記ソース領域の上面および前記ドレイン領域の上面が露出することなく、前記ダミーゲートの上面が露出するように、前記絶縁層をプレーナ化するステップと、
前記第１パターンに対応する前記絶縁層中にトレンチを形成するように、前記ダミー酸化膜および前記第１材料を除去するステップと、
前記トレンチ内に露出する前記フィンの表面上の前記トレンチ中に、ゲート絶縁膜を形成するステップと、
前記ゲート絶縁層上の前記トレンチ中に金属ゲートを形成するステップと、を含む、
フィン電界効果トランジスタを形成する方法。 - 前記金属ゲートは、前記フィンの少なくとも３つの表面に配置される、請求項１０記載の方法。
- 前記フィン電界効果トランジスタは、トライゲートフィン電界効果トランジスタを含む、請求項１０記載の方法。
- 前記絶縁層は、テトラエチルオルトシリケートを含む、請求項１０記載の方法。
- 前記第１材料は、ポリシリコンを含む、請求項１０記載の方法。
- 金属ゲートを形成するステップは、
前記トレンチを充てんするように金属材料をたい積するステップを含む、請求項１記載の方法。 - 前記犠牲酸化層を形成するステップは、
前記犠牲酸化層を熱成長させるステップを含み、
前記犠牲酸化層を除去するステップは、前記フィンの側壁から損傷部を除去するように前記犠牲酸化層をエッチングするステップを含む、請求項１記載の方法。
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