TWI711076B - 鰭片型場效應電晶體及用於製造其的方法 - Google Patents

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Abstract

本發明實施例提供一種鰭片型場效應電晶體。鰭片型場 效應電晶體中的一個包含基底、絕緣體、第一及第二閘極、開口、第一及第二介電層。基底包含第一及第二半導體鰭片及其間的溝槽。絕緣體配置在溝槽中。第一及第二閘極分別配置在第一及第二半導體鰭片上。開口配置在第一閘極與第二閘極之間。第一介電層配置在開口中以將第一及第二閘極電絕緣，且包含縫隙。第二介電層填充於縫隙中，其中開口在第一及第二閘極延伸的方向上具有第一寬度，縫隙在所述方向上具有第二寬度，且第一寬度與第二寬度的比率大於2。

Description

鰭片型場效應電晶體及用於製造其的方法
本發明實施例是有關於一種鰭片型場效應電晶體。
半導體積體電路(integrated circuit；IC)行業已經歷快速發展。IC材料以及設計的技術進展已生產數代IC，其中每一代具有比前一代小且更複雜的電路。在IC演進過程中，一般來說，增加功能密度(即，每晶片面積的互連裝置的數目)，同時減小幾何圖形大小(即，可使用製程產生的最小元件(或線路))。此按比例縮小製程通常通過增加生產效率和降低相關聯成本來提供益處。
此按比例縮小亦提高了處理及製造IC的複雜度，且對於這些待實現的進展，需要IC處理及製造的類似發展。舉例來說，已經引入例如鰭片型場效應電晶體(fin-type field-effect transistor；FinFET)的三維電晶體以代替平面電晶體。儘管現有FinFET裝置以及形成FinFET裝置的方法已經充分滿足其一般預期目的，但是他們並非在所有方面令人完全滿意。
本發明實施例的鰭片型場效應電晶體包含基底、絕緣體、第一閘極、第二閘極、開口、第一介電層以及第二介電層。所述基底包含第一半導體鰭片、第二半導體鰭片以及第一半導體鰭片與第二半導體鰭片之間的溝槽。所述絕緣體配置在溝槽中。第一閘極配置在第一半導體鰭片上。第二閘極配置在第二半導體鰭片上。開口配置在第一閘極與第二閘極之間。第一介電層配置在開口中以將第一閘極與第二閘極電絕緣，其中第一介電層包含縫隙。第二介電層填充在縫隙中，其中所述開口在第一閘極及第二閘極延伸的方向上具有第一寬度，所述縫隙在所述方向上具有第二寬度，且第一寬度與第二寬度的比率大於2。
S10:步驟
S20:步驟
S30:步驟
S40:步驟
S50:步驟
S60:步驟
S70:步驟
S80:步驟
200、200a:基底
202a:墊層
202a':圖案化墊層
202b:罩幕層
202b':圖案化罩幕層
204:圖案化光阻層
206:溝槽
208a:第一半導體鰭片
208b:第二半導體鰭片
210:絕緣材料
210a:絕緣體
212:介電層
214:虛設閘極帶
214a:第一虛設閘極
214b:第二虛設閘極
215:開口
215a:頂部部分
215b:底部部分
216:間隙壁
216a:間隙壁
216b:間隙壁
217:源極/汲極區
218:第一介電材料
218a:第一介電層
219:氣隙
219a:縫隙
220:閘極介電層
221:第二介電層
222a:第一閘極
222b:第二閘極
BCD:底部臨界尺寸
D1、D2:長度方向
H:高度差
T1、T2、T3、T4、T5:頂表面
TCD:頂部臨界尺寸
SW:側壁
SWA:夾角
W1:第一寬度
W2:第二寬度
圖1說明根據本發明的一些實施例的製造FinFET的方法的流程圖。
圖2A至圖2L為根據本發明的一些實施例的製造FinFET的方法的透視圖。
以下公開內容提供用於實施所提供的標的物的不同特徵 的許多不同實施例或實例。下文描述元件和佈置的特定實例以簡化本公開內容。當然，這些元件和佈置僅為實例且並不希望為限制性的。例如，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵和第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵和第二特徵可不直接接觸的實施例。另外，本發明可能在各個實例中重複參考數位元和/或字母。此重複是出於簡化及清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，例如“在......下”、“在......下方”、“下部”、“在......上方”、“上部”及類似者的空間相對術語為易於描述可用於本文中，以描述如圖中所說明的一個構件或特徵與另一構件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意圖涵蓋在使用或操作中的裝置的不同定向。設備可以其它方式定向(旋轉90度或在其它定向處)，且本文中所使用的空間相關描述詞同樣地可相應地進行解釋。
本發明的實施例描述FinFET的示例性製造方法。在本發明的一些實施例中，FinFET可形成於塊狀矽基底上。又，作為替代方式，FinFET可形成於絕緣體上矽(SOI)基底或絕緣體上鍺(GOI)基底上。並且，根據實施例，矽基底可包含其它導電層或其它半導體元件，諸如電晶體、二極體等。在此情況下，實施例不受限制。
圖1說明根據本發明的一些實施例的製造FinFET的方法 的流程圖。參考圖1，所述方法至少包含步驟S10、步驟S20、步驟S30、步驟S40、步驟S50、步驟S60、步驟S70以及步驟S80。首先，在步驟S10中，圖案化基底以形成第一半導體鰭片、第二半導體鰭片以及第一半導體鰭片與第二半導體鰭片之間的溝槽。隨後，在步驟S20中，於溝槽中形成絕緣體。在步驟S30中，分別於第一半導體鰭片及第二半導體鰭片上形成第一虛設閘極及第二虛設閘極，其中開口形成於第一虛設閘極與第二虛設閘極之間。在步驟S40中，於開口中形成第一介電材料，其中第一介電材料形成有配置在其中的氣隙(formed with an air gap therein)。在步驟S50中，移除第一介電材料的一部分以形成第一介電層，且因此暴露氣隙以在第一介電層中形成縫隙。在步驟S60中，移除第一虛設閘極及第二虛設閘極。在步驟S70中，用第二介電層填充縫隙。其後，在步驟S80中，分別於第一半導體鰭片及第二半導體鰭片上形成第一閘極及第二閘極，其中通過在其中包含第二介電層的第一介電層將第一閘極及第二閘極電絕緣。
圖2A為在製造方法的各個階段中的一個階段處的FinFET的透視圖。在圖1的步驟10中且如圖2A所示，提供基底200。在一些實施例中，基底200包含結晶矽基底(例如，晶片)。取決於設計要求(例如，p型基底或n型基底)，基底200可包含各種摻雜區。在一些實施例中，摻雜區可摻雜有p型及/或n型摻雜劑。例如，摻雜區可摻雜有p型摻雜劑，諸如硼或BF2；n型摻雜劑，諸如磷或砷；及/或其組合。摻雜區可經配置以用於n型 FinFET、p型FinFET或其組合。在替代性實施例中，基底200可由以下各者製成：一些其它合適的元素半導體，諸如鑽石或鍺；合適的化合物半導體，諸如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金型半導體，諸如鍺化矽碳化物、砷化鎵磷化物或磷化銦鎵。
在一些實施例中，墊層202a及罩幕層202b依序形成於基底200上。墊層202a可為(例如)通過熱氧化製程形成的氧化矽薄膜。墊層202a可作為基底200與罩幕層202b之間的黏著層。墊層202a還可作為用於蝕刻罩幕層202b的蝕刻終止層。在至少一個實施例中，罩幕層202b為(例如)通過低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)或電漿增強式化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)形成的氮化矽層。罩幕層202b在後續微影製程期間用作硬罩幕。隨後，具有預定圖案的圖案化光阻層204形成於罩幕層202b上。
圖2B為在製造方法的各個階段中的一個階段處的FinFET的透視圖。在圖1的步驟S10中且如圖2A至圖2B所示，未被圖案化光阻層204覆蓋的罩幕層202b及墊層202a經連續蝕刻以形成圖案化罩幕層202b'及圖案化墊層202a'以暴露底層基底200。隨後，通過使用圖案化罩幕層202b'、圖案化墊層202a'以及圖案化光阻層204作為罩幕，暴露並移除基底200的一部分以形成第一半導體鰭片208a、第二半導體鰭片208b以及第一半導體鰭 片208a與第二半導體鰭片208b之間的溝槽206。在圖案化基底200後，第一半導體鰭片208a及第二半導體鰭片208b被圖案化罩幕層202b'、圖案化墊層202a'以及圖案化光阻層204覆蓋。
第一半導體鰭片208a及第二半導體鰭片208b的寬度(例如)分別小於約30nm。第一半導體鰭片208a及第二半導體鰭片208b的高度範圍分別為約5nm至約500nm。在形成溝槽206及第一半導體鰭片208a以及第二半導體鰭片208b之後，隨後移除圖案化光阻層204。在一些實施例中，可執行清潔製程以移除半導體基底200a及第一半導體鰭片208a以及第二半導體鰭片208b的原生氧化物。可使用稀釋的氫氟(diluted hydrofluoric；DHF)酸或其它合適的清潔溶液來執行清潔製程。
圖2C為在製造方法的各個階段中的一個階段處的FinFET的透視圖。在圖1的步驟S20中且如圖2B至圖2C所示，絕緣材料210形成於基底200a上方以覆蓋第一半導體鰭片208a及第二半導體鰭片208b並填滿溝槽206。除覆蓋第一半導體鰭片208a及第二半導體鰭片208b之外，絕緣材料210進一步覆蓋(例如)圖案化墊層202a'及圖案化罩幕層202b'。絕緣材料210可包含氧化矽、氮化矽、氮氧化矽、旋塗式介電材料或低k介電材料。絕緣材料210可通過高密度電漿化學氣相沉積(high-density-plasma chemical vapor deposition；HDP-CVD)、低氣壓CVD(sub-atmospheric CVD；SACVD)或通過旋塗形成。
圖2D為在製造方法的各個階段中的一個階段處的 FinFET的透視圖。在圖1的步驟S20中且如圖2C至圖2D所示，(例如)執行諸如化學機械研磨製程的研磨製程以移除絕緣材料210、圖案化罩幕層202b'以及圖案化墊層202a'的一部分，直到暴露第一半導體鰭片208a及第二半導體鰭片208b。如圖2D所示，在對絕緣材料210研磨之後，研磨絕緣材料210的頂表面實質上與第一半導體鰭片208a及第二半導體鰭片208b的頂表面T1共面。
圖2E為在製造方法的各個階段中的一個階段處的FinFET的透視圖。在圖1的步驟S20中且如圖2D至圖2E所示，溝槽206中填充的研磨絕緣材料210通過蝕刻製程部分移除以使得絕緣體210a形成於基底200a上且位於第一半導體鰭片208a與第二半導體鰭片208b之間。在一些實施例中，蝕刻製程可為使用氫氟酸(HF)的濕式蝕刻製程或乾式蝕刻製程。絕緣體210a的頂表面T2低於第一半導體鰭片208a及第二半導體鰭片208b的頂表面T1。換句話說，第一半導體鰭片208a及第二半導體鰭片208b從絕緣體210a的頂表面T2突出，且因此暴露第一半導體鰭片208a及第二半導體鰭片208b的側壁SW。第一半導體鰭片208a及第二半導體鰭片208b的頂表面T1與絕緣體210a的頂表面T2之間的高度差為H，且高度差H範圍為約15nm至約50nm。絕緣體210a部分地覆蓋第一半導體鰭片208a及第二半導體鰭片208b的側壁。
圖2F為在製造方法的各個階段中的一個處的FinFET的透視圖。在圖1的步驟S30中且如圖2E至圖2F所示，在形成絕緣體210a之後，(例如)形成介電層212以共形地覆蓋第一半導 體鰭片208a及第二半導體鰭片208b的頂表面T1及側壁SW。在替代性實施例中，介電層212進一步共形地覆蓋絕緣體210a的頂表面T1。在一些實施例中，介電層212可包含氧化矽、氮化矽或氮氧化矽。在一些實施例中，介電層212為厚度在約0.2nm至5nm範圍內的高k介電層。介電層212可由諸如原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、熱氧化或UV臭氧氧化的合適製程形成。
圖2G為在製造方法的各個階段中的一個階段處的FinFET的透視圖。在圖1的步驟S30中且如圖2F至圖2G所示，虛設閘極帶214形成於第一半導體鰭片208a及第二半導體鰭片208b上，其中虛設閘極帶214的長度方向D1不同於第一半導體鰭片208a及第二半導體鰭片208b的長度方向D2。舉例來說，虛設閘極帶214的長度方向D1垂直於第一半導體鰭片208a及第二半導體鰭片208b的長度方向D2。圖2G所示的兩條虛設閘極帶214僅用於說明，在替代性實施例中，可根據實際設計要求形成更多虛設閘極帶214。虛設閘極帶214包含含矽材料，諸如多晶矽、非晶矽或其組合。虛設閘極帶214可通過諸如化學氣相沉積(CVD)或物理氣相沉積(PVD)的合適沉積製程以及諸如化學機械研磨的合適平坦化製程形成。在一些實施例中，虛設閘極帶214的寬度範圍為5nm至50nm。
在一些實施例中，在形成虛設閘極帶214之後，在虛設 閘極帶214的側壁上形成一對間隙壁216。間隙壁216形成於絕緣體210a上且沿虛設閘極帶214的側壁延伸。間隙壁216由諸如氮化矽或SiCON的介電材料形成。間隙壁216可包含單層或多層結構。由於此對間隙壁216通過虛設閘極帶214隔開，因此此對間隙壁216之間的間隙實質上等於虛設閘極帶214的寬度。
圖2H為在製造方法的各個階段中的一個階段處的FinFET的透視圖。在圖1的步驟S30且如圖2G至圖2H所示，移除虛設閘極帶214的一部分以形成開口215，且其餘虛設閘極帶214通過其間的開口215分為第一虛設閘極214a及第二虛設閘極214b。在一些實施例中，形成開口215的同時還移除間隙壁216的一部分，且因此其餘間隙壁216通過其間的開口215分為間隙壁216a及間隙壁216b。在一些實施例中，第一虛設閘極214a及第二虛設閘極214b分別形成於第一半導體鰭片208a及第二半導體鰭片208b上，且開口215配置在絕緣體210a上以及第一虛設閘極214a與第二虛設閘極214b之間。在一些實施例中，沿長度方向D1，開口215的頂部臨界尺寸TCD可不同於開口215的底部臨界尺寸BCD。舉例來說，開口215的頂部臨界尺寸TCD小於開口215的底部臨界尺寸BCD。在一些實施例中，開口215的頂部臨界尺寸TCD及底部臨界尺寸BCD範圍為5nm至500nm。在一些實施例中，開口215的側壁的頂部部分215a為傾斜的，且開口215的側壁的底部部分215b為實質上筆直的。在一些實施例中，頂部部分215a的高度小於底部部分215b的高度。在一些實 施例中，頂部部分215a的高度與底部部分215b的高度的比率為1/3至1/8。在一些實施例中，開口215的側壁與絕緣體210a之間形成的夾角SWA(例如)實質上等於90度。開口215可通過蝕刻製程形成。通過切割虛設閘極帶214形成第一虛設閘極214a及第二虛設閘極214b的製程也被稱作端切製程(end cut process)，且所形成第一虛設閘極214a的末端與所形成第二虛設閘極214b的一個末端相鄰。在一些實施例中，開口215的高寬比大於約3、大於約5、大於約7、大於約10或甚至大於約15。在一些實施例中，開口215的高寬比範圍為7至10。在此，開口的高寬比界定為最長邊與最短邊的比率。在一些實施例中，通過如圖2H所示的形狀作為說明開口215的實例，然而，並無意限制開口215的形狀。
在一些實施例中，源極/汲極區217形成於第一虛設閘極214a及第二虛設閘極214b的兩個相對側處。在一些實施例中，通過使用諸如各向異性蝕刻製程的合適技術移除第一半導體鰭片208a及第二半導體鰭片208b的暴露上部，且因此，凹口(未圖示)形成於絕緣體210a中。在一些實施例中，通過將第一虛設閘極214a、第二虛設閘極214b、間隙壁216a以及間隙壁216b作為蝕刻罩幕來移除第一半導體鰭片208a及第二半導體鰭片208b的暴露上部。也就是說，形成凹口的步驟被視為自對準蝕刻步驟。在一些實施例中，可於凹口形成步驟之後進行加大步驟及/或圓化步驟，因此所得凹口輪廓可具有類鑽石(diamond-like)形狀、類桶(bucket-like)形狀或類似形狀。
此後，通過選擇性地由凹口生長磊晶層而形成源極/汲極區217。確切地說，源極/汲極區217形成於凹口內且沿對應間隙壁110的側壁向上延伸。在一些實施例中，源極/汲極區217包含矽鍺、碳化矽或磷化矽。在一些實施例中，源極/汲極區217包含用於P型FinFET裝置的矽鍺(SiGe)。在替代性實施例中，源極/汲極區217包含用於N型FinFET裝置的碳化矽(SiC)、磷化矽(SiP)、SiCP或SiC/SiP多層結構。在一些實施例中，源極/汲極區217可視情況按需要植入有N型摻雜劑或P型摻雜劑。在一些實施例中，相同側的相鄰源極/汲極區217彼此分開，如圖2H中所示。在替代性實施例中，相同側的相鄰源極/汲極區217相連。在形成源極/汲極區217之後，可通過將源極/汲極區217的頂部部分矽化而形成矽化物區。
圖2I為在製造方法的各個階段中的一個階段處的FinFET的透視圖。在圖1的步驟S40中且如圖2H至圖2I所示，第一介電材料218填充於開口215中且第一介電材料218中形成有氣隙219。在一些實施例中，第一介電材料218形成於基底200a上方以填充開口215且覆蓋第一虛設閘極214a及第二虛設閘極214b。第一介電材料218可包含氧化矽、氮化矽、氮氧化矽或低k介電材料。在其中形成有氣隙219的第一介電材料218可通過化學氣相沉積(CVD)或物理氣相沉積(PVD)形成。在一些實施例中，氣隙219與第一介電材料218同時形成。在一些實施例中，氣隙219的頂表面T3實質上高於第一半導體鰭片208a及第二半導體鰭 片208b的頂表面T1。在一些實施例中，氣隙219的頂表面T3略低於第一虛設閘極214a及第二虛設閘極214b的頂表面。在一些實施例中，在形成第一介電材料218之前，可提前執行一些製程(例如，覆蓋絕緣體210a的介電層的移除製程、鰭片凹進製程、於半導體鰭片上進行應變源極/汲極外延製程、矽化製程等)。省略前述製程的細節。在一些實施例中，如圖2I所示的形狀作為說明氣隙219的實例，然而，並無意限制氣隙219的形狀。舉例來說，氣隙219可為圓形、橢圓形形狀或其它不規則形狀。此外，在圖2I中所示的第一介電材料218中的一個氣隙219僅用於說明，在替代性實施例中，根據實際設計要求可形成兩個或大於兩個氣隙219。
圖2J為在製造方法的各個階段中的一個階段處的FinFET的視圖。在圖1的步驟S50及S60中且如圖2I至圖2J所示，移除第一介電材料218的一部分以形成第一介電層218a，且因此暴露氣隙219以在第一介電層218a中形成縫隙219a。暴露第一虛設閘極214a及第二虛設閘極214b。在一些實施例中，(例如)執行諸如化學機械研磨製程的研磨製程以移除第一介電材料218的一部分、第一虛設閘極214a的一部分以及第二虛設閘極214b的一部分，直到暴露氣隙219、第一虛設閘極214a以及第二虛設閘極214b。在一些實施例中，開口215在第一虛設閘極214a及第二虛設閘極214b的長度方向D1上具有第一寬度W1，縫隙219a在長度方向D1上具有第二寬度W2，且第一寬度W1與第二寬度 W2的比率大於2、大於3、大於4、大於5、大於6、大於7、大於8、大於9、大於10或甚至大於15。在一些實施例中，縫隙219a的第二寬度W2為約10nm，且開口215的第一寬度W1大於100nm。在一些實施例中，縫隙219a的高寬比大於約3、大於5、大於7、大於10、大於12或甚至大於15。在一些實施例中，縫隙219a具有大於10的高寬比。在一些實施例中，在沿長度方向D1移除第一介電材料218的一部分之後，開口215的頂部臨界尺寸TCD實質上等於開口215的底部臨界尺寸BCD。在替代性實施例中，開口215可具有不同於其底部臨界尺寸BCD的頂部臨界尺寸TCD。在一些實施例中，通過如圖2J所示的形狀作為說明縫隙219a的實例，然而，並無意限制縫隙219a的形狀。
隨後，移除其餘第一虛設閘極214a及其餘第二虛設閘極214b。在一些實施例中，(例如)通過蝕刻製程移除第一虛設閘極214a及第二虛設閘極214b。通過恰當地選擇蝕刻劑，在未明顯損害第一介電層218a及介電層212的情況下移除第一虛設閘極214a及第二虛設閘極214b。
圖2K為在製造方法的各個階段中的一個階段處的FinFET的視圖。在圖1的步驟S70中且如圖2J至圖2K所示，第二介電層221填充縫隙219a。在一些實施例中，第二介電層221通過原子層沉積或其它合適方法形成。第二介電層221的材料不同於第一介電層218a的材料。在一些實施例中，第二介電層221可包含介電常數大於約10的高k材料。在一些實施例中，高k材 料包含金屬氧化物，例如，ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其組合或合適的材料。在替代性實施例中，第二介電層221可視情況包含矽酸鹽，例如，HfSiO、LaSiO、AlSiO、其組合或合適的材料。在一些實施例中，第二介電層221的頂表面T4實質上與第一介電層218a的頂表面T5共同。在一些實施例中，第一介電層218a包圍第二介電層221。
在一些實施例中，閘極介電層220形成於覆蓋第一半導體鰭片208a及第二半導體鰭片208b的介電層212、絕緣體210a及第一介電層218a的側壁SW上方。在一些實施例中，閘極介電層220與第二介電層221同時形成。在一些實施例中，閘極介電層220可包含介電常數大於約10的高k材料。在一些實施例中，高k材料包含金屬氧化物，例如，ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其組合或合適的材料。在替代性實施例中，閘極介電層220可視情況包含矽酸鹽，例如，HfSiO、LaSiO、AlSiO、其組合或合適的材料。在一些實施例中，閘極介電層220具有在約5nm至50nm範圍內的厚度。閘極介電層220(例如)比介電層212厚。
圖2L為在製造方法的各個階段中的一個階段處的FinFET的視圖。在圖1的步驟S80中且如圖2K至圖2L所示，形成第一閘極222a及第二閘極222b以覆蓋閘極介電層220。閘極介 電層220配置在第一閘極222a及第一半導體鰭片208a之間與第二閘極222b及第二半導體鰭片208b之間。在一些實施例中，第一閘極222a及第二閘極222b可包含單層或多層結構。在一些實施例中，第一閘極222a及第二閘極222b可包含金屬，諸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi，具有與基底材料相容的功函數的其它導電材料或其組合。在一些實施例中，第一閘極222a及第二閘極222b的厚度(例如)在約30nm至約60nm的範圍內。第一閘極222a及第二閘極222b可通過諸如ALD、CVD、PVD、電鍍或其組合的合適製程形成。
在一些實施例中，第一閘極222a的寬度範圍為5nm至50nm，且第二閘極222b的寬度範圍為5nm至50nm。與第一閘極222a重疊且由其覆蓋的第一半導體鰭片208a的部分作為FinFET的通道；且與第二閘極222b重疊且由其覆蓋的第二半導體鰭片208b的部分作為FinFET的通道。在一些實施例中，第一閘極222a與第二閘極222b之間的一個縫隙219a僅用於說明，在替代性實施例中，根據實際設計要求可在第一閘極222a與第二閘極222b之間形成兩個或大於兩個縫隙219a。因此，更多第二介電層221可填充第一閘極222a與第二閘極222b之間的縫隙219a，且第二介電層221可具有相同材料或不同材料。
在一些實施例中，第一介電層形成有至少一個縫隙，且第二介電層填充所述縫隙，其中第一介電層及第二介電層具有不同材料。因此，形成於第一閘極與第二閘極之間的開口中的介電 材料(諸如第一介電層及第二介電層)一起提供第一閘極及第二閘極的良好絕緣。故，可基於形成於開口中且填充縫隙的材料調節第一閘極與第二閘極之間的開口的尺寸。此外，防止線端橋接缺點(line-end bridge defect)及洩漏(leakage)，且增強FinFET的產生及可靠性。
根據本發明的一些實施例，提供了一種鰭片型場效應電晶體(FinFET)。FinFET包含基底、絕緣體、第一閘極、第二閘極、開口、第一介電層以及第二介電層。所述基底包含第一半導體鰭片、第二半導體鰭片以及第一半導體鰭片與第二半導體鰭片之間的溝槽。所述絕緣體配置在溝槽中。第一閘極配置在第一半導體鰭片上。第二閘極配置在第二半導體鰭片上。開口配置在第一閘極與第二閘極之間。第一介電層配置在開口中以將第一閘極與第二閘極電絕緣，其中第一介電層包含縫隙。第二介電層填充在縫隙中，其中所述開口在第一閘極及第二閘極延伸的方向上具有第一寬度，所述縫隙在所述方向上具有第二寬度，且第一寬度與第二寬度的比率大於2。
根據本發明的替代性實施例，提供了一種鰭片型場效應電晶體(FinFET)。FinFET包含基底、絕緣體、第一閘極、第二閘極、開口、第一介電層以及第二介電層。基底包含第一半導體鰭片、第二半導體鰭片以及第一半導體鰭片與第二半導體鰭片之間的溝槽。所述絕緣體配置在溝槽中。第一閘極配置在第一半導體鰭片上。第二閘極配置在第二半導體鰭片上。開口配置在第一 閘極與第二閘極之間。第一介電層配置在開口中以將第一閘極與第二閘極電絕緣，其中第一介電層包含縫隙。第二介電層填充於所述縫隙中，其中所述縫隙具有大於10的高寬比。
根據本發明的另一替代性實施例，提供一種用於製造鰭片型場效應電晶體(FinFET)的方法。圖案化基底以形成第一半導體鰭片、第二半導體鰭片以及第一半導體鰭片與第二半導體鰭片之間的溝槽。絕緣體形成於溝槽中。第一虛設閘極及第二虛設閘極分別形成於第一半導體鰭片及第二半導體鰭片上，其中開口形成於第一虛設閘極與第二虛設閘極之間。第一介電材料形成於開口中，其中所述第一介電材料形成有配置在其中的氣隙。移除第一介電材料的一部分以形成第一介電層，且因此暴露所述氣隙以在第一介電層中形成縫隙。移除第一虛設閘極及第二虛設閘極。形成第二介電層以填充所述縫隙。第一閘極及第二閘極分別形成於第一半導體鰭片及第二半導體鰭片上，其中通過在其中包含第二介電層的第一介電層將第一閘極及第二閘極電絕緣。
在根據本發明的實施例的FinFET中，其中所述第二介電層的頂表面實質上與所述第一介電層的頂表面共面。
在根據本發明的實施例的FinFET中，其中所述開口的頂部臨界尺寸實質上等於所述開口的底部臨界尺寸。
在根據本發明的實施例的FinFET中，其進一步包括第三介電層，所述第三介電層配置在所述第一半導體鰭片與所述第一閘極之間、所述第二半導體鰭片與所述第二閘極之間以及所述第 一介電層的側壁上。
在根據本發明的實施例的FinFET中，其進一步包括第四介電層，所述第四介電層配置在所述第一半導體鰭片與所述第三介電層之間以及所述第二半導體鰭片與所述第三介電層之間。
在根據本發明的實施例的FinFET中，其中所述第二介電層的材料與所述第三介電層的材料相同。
在根據本發明的實施例的FinFET中，其中所述第二介電層的頂表面實質上與所述第一介電層的頂表面共面。
在根據本發明的實施例的FinFET中，其中所述開口在所述第一閘極及所述第二閘極延伸的方向上具有第一寬度，所述縫隙在所述方向上具有第二寬度，且所述第一寬度與所述第二寬度的比率大於2。
在根據本發明的實施例的FinFET中，其中所述開口的頂部臨界尺寸實質上等於所述開口的底部臨界尺寸。
在根據本發明的實施例的FinFET中，其進一步包括第三介電層，所述第三介電層配置在所述第一半導體鰭片與所述第一閘極之間、所述第二半導體鰭片與所述第二閘極之間以及所述第一介電層的側壁上。
在根據本發明的實施例的FinFET中，其進一步包括第四介電層，所述第四介電層配置在所述第一半導體鰭片與所述第二介電層之間以及所述第二半導體鰭片與所述第二介電層之間。
在根據本發明的實施例的FinFET中，其中所述第二介電 層的材料與所述第三介電層的材料相同。
在根據本發明的實施例的用於製造FinFET的方法中，其中形成所述第一虛設閘極及第二虛設閘極包括：在所述基底上形成虛設閘極帶以覆蓋所述絕緣體、所述第一半導體鰭片以及所述第二半導體鰭片；以及移除所述虛設閘極帶的一部分以形成所述第一虛設閘極、所述第二虛設閘極以及其間的所述開口。
在根據本發明的實施例的用於製造FinFET的方法中，其中在其中具有所述氣隙的所述第一介電材料形成於所述開口中，所述開口具有小於底部臨界尺寸的頂部臨界尺寸。
在根據本發明的實施例的用於製造FinFET的方法中，其中所述氣隙的頂表面高於所述第一半導體鰭片及所述第二半導體鰭片的頂表面。
在根據本發明的實施例的用於製造FinFET的方法中，其中所述第二介電層通過原子層沉積形成。
在根據本發明的實施例的用於製造FinFET的方法中，其進一步包括形成第三介電層，所述第三介電層配置在所述第一半導體鰭片與所述第二介電層之間以及所述第二半導體鰭片與所述第二介電層之間。在根據本發明的實施例的用於製造FinFET的方法中，其中所述第三介電層與所述第二介電層同時形成。
前文概述若干實施例的特徵，使得所屬領域的技術人員可更好地理解本發明的各方面。所屬領域的技術人員應瞭解，其可易於使用本發明作為設計或修改用於實現本文中所引入的實施 例的相同目的和/或獲得相同優勢的其它製程和結構的基礎。所屬領域的技術人員還應認識到，此類等效構造並不脫離本發明的精神和範圍，且其可在不脫離本發明的精神和範圍的情況下在本文中進行各種改變、替代和更改。
200a:基底
208a:第一半導體鰭片
208b:第二半導體鰭片
210a:絕緣體
212:介電層
215:開口
216a:間隙壁
216b:間隙壁
217:源極/汲極區
218a:第一介電層
219a:縫隙
220:閘極介電層
221:第二介電層
222a:第一閘極
222b:第二閘極
BCD:底部臨界尺寸
DD1、D2:長度方向
T4、T5:頂表面
TCD:頂部臨界尺寸
SWA:夾角
W1:第一寬度
W2:第二寬度

Claims (10)

  1. 一種鰭片型場效應電晶體，包括：基底，其包括第一半導體鰭片、第二半導體鰭片以及所述第一半導體鰭片與所述第二半導體鰭片之間的溝槽；絕緣體，其配置在所述溝槽中；第一閘極，其配置在所述第一半導體鰭片上；第二閘極，其配置在所述第二半導體鰭片上，其中所述第一閘極及所述第二閘極的頂表面位於所述絕緣體的頂表面上方；開口，其配置在所述第一閘極與所述第二閘極之間且位於所述絕緣體上方；第一介電層，其配置在所述開口中以將所述第一閘極與所述第二閘極電絕緣，其中所述第一介電層包括縫隙；以及第二介電層，其填充在所述縫隙中，其中所述開口在所述第一閘極及所述第二閘極延伸的方向上具有第一寬度，所述縫隙在所述方向上具有第二寬度，且所述第一寬度與所述第二寬度的比率大於2。
  2. 如申請專利範圍第1項所述的鰭片型場效應電晶體，其中所述第二介電層的頂表面實質上與所述第一介電層的頂表面共面。
  3. 如申請專利範圍第1項所述的鰭片型場效應電晶體，其中所述開口的頂部臨界尺寸實質上等於所述開口的底部臨界尺寸。
  4. 如申請專利範圍第1項所述的鰭片型場效應電晶體，進一步包括第三介電層，所述第三介電層配置在所述第一半導體鰭片與所述第一閘極之間、所述第二半導體鰭片與所述第二閘極之間以及所述第一介電層的側壁上。
  5. 如申請專利範圍第4項所述的鰭片型場效應電晶體，進一步包括第四介電層，所述第四介電層配置在所述第一半導體鰭片與所述第三介電層之間以及所述第二半導體鰭片與所述第三介電層之間。
  6. 一種鰭片型場效應電晶體，包括：基底，包含第一半導體鰭片、第二半導體鰭片以及所述第一半導體鰭片與所述第二半導體鰭片之間的溝槽，其中所述第一半導體鰭片在第一方向上延伸且在實質上垂直於所述第一方向的第二方向上具有一高度；絕緣體，配置在所述溝槽中；第一閘極，配置在所述第一半導體鰭片上；第二閘極，配置在所述第二半導體鰭片上；開口，配置在所述第一閘極與所述第二閘極之間且位於所述絕緣體之上；第一介電層，配置在所述開口中以將所述第一閘極與所述第二閘極電絕緣，其中所述第一介電層包含縫隙；以及 第二介電層，填充於所述縫隙中，其中所述縫隙具有大於10的高寬比，其中所述第一介電層位於所述第二介電層中的所述絕緣體的上方且與所述第二介電層中的所述絕緣體部分重疊。
  7. 一種用於製造鰭片型場效應電晶體的方法，包括：圖案化基底以形成第一半導體鰭片、第二半導體鰭片以及第一半導體鰭片與第二半導體鰭片之間的溝槽，其中所述第一半導體鰭片在第一方向上延伸且在實質上垂直於所述第一方向的第二方向上具有一高；於所述溝槽中形成絕緣體；分別於所述第一半導體鰭片及所述第二半導體鰭片上形成第一虛設閘極及第二虛設閘極，其中開口形成於所述第一虛設閘極與所述第二虛設閘極之間且位於所述絕緣體之上；於所述開口中形成第一介電材料，其中所述第一介電材料形成有配置在其中的氣隙；移除所述第一介電材料的一部分以形成第一介電層，且因此暴露所述氣隙以在所述第一介電層中形成縫隙；移除所述第一虛設閘極及所述第二虛設閘極；形成第二介電層以填充所述縫隙，其中所述第一介電層的底部位於所述第二介電層的底部下方，所述第一介電層位於所述第二介電層中的所述絕緣體的上方且與所述第二介電層中的所述絕緣體部分重疊；以及 分別於所述第一半導體鰭片及所述第二半導體鰭片上形成第一閘極及第二閘極，其中通過在其中包含所述第二介電層的所述第一介電層將所述第一閘極及所述第二閘極電絕緣。
  8. 一種用於製造鰭片型場效應電晶體的方法，包括：形成第一半導體鰭片、第二半導體鰭片以及所述第一半導體鰭片與所述第二半導體鰭片之間的絕緣體；於所述絕緣體上形成第一虛設閘極、第二虛設閘極以及所述第一虛設閘極與所述第二虛設閘極之間的開口，其中所述第一虛設閘極與所述第二虛設閘極分別與所述第一半導體鰭片的一部分及所述第二半導體鰭片的一部分交叉；於所述開口中形成第一介電材料，其中所述第一介電材料包括配置在其中的氣隙；移除所述第一介電材料的一部分以暴露所述氣隙，且因此形成具有縫隙於其中的第一介電層；移除所述第一虛設閘極及所述第二虛設閘極；形成第二介電層以填充所述縫隙；以及形成分別與所述第一半導體鰭片的一部分及所述第二半導體鰭片的一部分交叉的第一閘極及第二閘極，其中通過在其中包含所述第二介電層的所述第一介電層將所述第一閘極及所述第二閘極電絕緣。
  9. 一種用於製造鰭片型場效應電晶體的方法，包括： 形成第一半導體鰭片、第二半導體鰭片以及所述第一半導體鰭片與所述第二半導體鰭片之間的絕緣體；於所述絕緣體上形成虛設閘極帶，以與所述第一半導體鰭片的一部分及所述第二半導體鰭片的一部分交叉；移除所述虛設閘極帶的一部分以形成開口，其中所述開口配置於所述第一半導體鰭片與所述第二半導體鰭片之間，且所述開口的頂部臨界尺寸小於所述開口的底部臨界尺寸；於所述開口中填充第一介電材料，其中在所述開口中填充所述第一介電材料的期間的同時，氣隙形成於所述第一介電材料中；移除所述第一介電材料的一部分以暴露所述氣隙，且因此形成具有縫隙於其中的第一介電層；移除剩餘的所述虛設閘極帶；形成第二介電層以填充所述縫隙；以及形成分別與所述第一半導體鰭片的一部分及所述第二半導體鰭片的一部分交叉的第一閘極及第二閘極，其中通過在其中包含所述第二介電層的所述第一介電層將所述第一閘極及所述第二閘極電絕緣。
  10. 一種用於製造鰭片型場效應電晶體的方法，包括：圖案化基底以形成第一半導體鰭片、第二半導體鰭片以及第一半導體鰭片與第二半導體鰭片之間的溝槽，其中所述第一半導體鰭片在第一方向上延伸且在實質上垂直於所述第一方向的第二方向上具有一高度； 於所述溝槽中形成絕緣體；分別於所述第一半導體鰭片及所述第二半導體鰭片上形成第一虛設閘極及第二虛設閘極，其中開口形成於所述第一虛設閘極與所述第二虛設閘極之間的所述絕緣體上；於所述開口中形成第一介電材料，其中所述第一介電材料形成有配置在其中的氣隙；移除所述第一介電材料的一部分以形成第一介電層，且因此暴露所述氣隙以在所述第一介電層中形成縫隙；移除所述第一虛設閘極及所述第二虛設閘極；形成第二介電層以填充所述縫隙，其中所述第一介電層的底部位於所述第二介電層的底部下方，所述第一介電層位於所述第二介電層中的所述絕緣體的上方且與所述第二介電層中的所述絕緣體部分重疊；以及分別於所述第一半導體鰭片及所述第二半導體鰭片上形成第一閘極及第二閘極，其中通過在其中包含所述第二介電層的所述第一介電層將所述第一閘極及所述第二閘極電絕緣。
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