CN106711217B - 鳍式场效应晶体管及其制造方法 - Google Patents

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Abstract

本发明实施例提供了一种包括衬底、多个隔离件、栅极堆叠件和应变材料部分的FinFET。衬底包括位于其上的至少两个鳍。隔离件设置在衬底上，位于鳍之间的每个隔离件包括凹槽轮廓。栅极堆叠件设置在鳍的部分上方和隔离件上方。应变材料部分覆盖由栅极堆叠件暴露的鳍。此外，提供了一种用于制造FinFET的方法。本发明实施例涉及鳍式场效应晶体管及其制造方法。

Description

鳍式场效应晶体管及其制造方法
技术领域
本发明实施例涉及鳍式场效应晶体管及其制造方法。
背景技术
随着半导体器件的尺寸不断缩小，已经开发出诸如鳍式场效应晶体管(FinFET)的三维多栅极结构以代替平面互补金属氧化物半导体(CMOS)器件。FinFET的结构性特征是从衬底的表面垂直延伸的硅基膜，并且包裹环绕由鳍形成的导电沟道的栅极进一步提供了对沟道的更好的电控制。源极/漏极(S/D)的轮廓对于器件性能是至关重要的。
发明内容
根据本发明的一些实施例，提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，在所述衬底上具有至少两个鳍；多个隔离件，设置在所述衬底上，位于所述鳍之间的每个所述隔离件包括凹槽轮廓；栅极堆叠件，设置在所述鳍的部分上方和所述隔离件上方；以及应变材料部分，覆盖由所述栅极堆叠件暴露的所述鳍。
根据本发明的另一些实施例，还提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，包括至少两个鳍，每个所述鳍具有凹进部分；多个隔离件，设置在所述衬底上以隔离所述鳍，每个所述隔离件包括第一突出部分和第二突出部分以形成凹槽轮廓，并且所述第一突出部分和所述第二突出部分之间的高度差小于3nm；栅极堆叠件，设置在所述鳍的部分上方和所述隔离件上方；以及应变材料部分，填充所述鳍的凹进部分并且覆盖由所述栅极堆叠件暴露的所述鳍。
根据本发明的又一些实施例，还提供了一种制造鳍式场效应晶体管(FinFET)的方法，包括：提供衬底；图案化所述衬底以形成至少两个鳍和多个沟槽；在所述衬底上形成绝缘材料以覆盖所述鳍和填充所述沟槽；去除所述绝缘材料的部分以在所述沟槽中形成多个隔离件，并且每个所述隔离件包括凹槽轮廓；在所述鳍的部分上方和所述隔离件的部分上方形成栅极堆叠件；以及在由所述栅极堆叠件暴露的所述鳍上方形成应变材料部分。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。
图1是根据一些实施例的示出制造FinFET的方法的流程图。
图2A至图2H是根据一些实施例的用于制造FinFET的方法的透视图。
图3A至图3H是根据一些实施例的用于制造FinFET的方法的截面图。
图4是根据一些实施例的图3H的放大图。
图5是根据一些实施例的示出FinFET的截面图。
图6是根据一些实施例的FinFET的透视图。
图7是根据一些实施例的FinFET的截面图。
图8是根据一些实施例的示出FinFET的截面图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
本发明的实施例描述了FinFET的示例性制造工艺和由该工艺制造的FinFET。在本发明的特定实施例中，FinFET可以形成在硅衬底上。此外，FinFET可以形成在绝缘体上硅(SOI)衬底上或者可选地绝缘体上锗(GOI)衬底上作为可选方式。此外，根据一些实施例，硅衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。该实施例不限定在该上下文中。
参考图1，示出的是根据本发明的一些实施例的示出制造FinFET的方法的流程图。该方法至少包括步骤S10，步骤S12，步骤S14和步骤S16。首先，在步骤S10中，在衬底上形成至少两个鳍。然后，在步骤S12中，在衬底上形成多个隔离件并且每个隔离件位于鳍之间并且具有凹槽轮廓。例如，隔离件是浅沟槽隔离(STI)结构以绝缘或隔离鳍。此后，在步骤S14中，栅极堆叠件形成在鳍的部分上方以及隔离件的部分上方；在步骤S16中，形成应变材料部分以覆盖通过栅极堆叠件暴露的鳍。如图1所示，在形成栅极堆叠件后，形成应变材料部分。然而，栅极堆叠件(步骤S14)和应变材料(步骤S16)的形成顺序不限制于本发明。
图2A是在制造方法的多个阶段之一的FinFET的透视图，和图3A是沿着图2A的线I-I’截取的FinFET的截面图。在图1中的步骤S10中，并且如图2A和图3A所示，提供衬底200。在一个实施例中，该衬底200包括晶体硅衬底(例如，晶圆)。根据设计要求(例如，p型衬底或n型衬底)，该衬底200可以包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可掺杂p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷和/或其组合。掺杂区可配置为用于n型FinFET，或者可选地配置为用于P型FinFET。在一些可选实施例中，该衬底200可以由一些其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟、或磷化铟；或合适的合金半导体材料，诸如碳化硅锗，磷砷化镓或磷铟化镓制成。
在一个实施例中，在衬底200上依次形成衬垫层202a和掩模层202b。例如，衬垫层202a可以是通过热氧化工艺由氧化硅薄膜形成的。衬垫层202a可以作为衬底200和掩模层202b之间的粘合层，衬垫层202a还可以作为用于蚀刻掩模层202b的蚀刻停止层。在至少一个实施例中，例如，掩模层202b是由氮化硅层通过低压化学汽相沉积(LPCVD)和等离子增强化学汽相沉积(PECVD)形成的。掩模层202b在随后的光刻工艺中用作硬掩模。具有预定图案的图案化的光刻胶层204形成在掩模层202b上。
图2B是在制造方法的多个阶段之一的FinFET的透视图，和图3B是沿着图2B的线I-I’截取的FinFET的截面图。在图1中的步骤S10中，并且如图2A-2B和图3A-3B所示，依次蚀刻未被图案化的光刻胶层204覆盖的掩模层202b和衬垫层202a以形成图案化的掩模层202b’和图案化的衬垫层202a’以暴露下面的衬底200。通过使用图案化的掩模层202b’、图案化的衬垫层202a’和图案化的光刻胶层204作为掩模，衬底200的部分暴露和被蚀刻以形成沟槽206和鳍208。鳍208由图案化的掩模层202b’、图案化的衬垫层202a’和图案化的光刻胶层204覆盖。两个邻近的沟槽206被间距间隔开。例如，沟槽206之间的间距可小于约30纳米。换句话说，两个相邻的沟槽206被相应的鳍208间隔开。在形成沟槽206和鳍208后，然后去除图案化的光刻胶层204。在一个实施例中，可以实施清洗工艺以去除衬底200a和鳍208的本征氧化物。可以使用稀释的氢氟酸(DHF)或其他合适的清洗溶液来实施清洗工艺。
图2C是在制造方法的多个阶段之一的FinFET的透视图，和图3C是沿着图2C的线I-I’截取的FinFET的截面图。在图1中的步骤S12中，并且如图2B-2C和图3B-3C所示，在衬底200a上方形成绝缘材料210以覆盖鳍208并且填充沟槽206。除了鳍208之外，绝缘材料210进一步覆盖图案化的衬垫层202a’和图案化的掩模层202b’。绝缘材料210可包括氧化硅、氮化硅、氮氧化硅，旋涂介电材料或低k介电材料。可通过高密度等离子体化学汽相沉积(HDP-CVD)，次大气压CVD(SACVD)或旋转形成绝缘材料210。
图2D是在制造方法的多个阶段之一的FinFET的透视图，和图3D是沿着图2D的线I-I’截取的FinFET的截面图。在图1中的步骤S12中，并且如图2C-2D和图3C-3D所示，例如，实施化学机械抛光工艺，以去除绝缘材料210的部分、图案化的掩模层202b’和图案化的衬垫层202a’直到暴露鳍208。如图2D和3D所示，在抛光绝缘材料210之后，抛光的绝缘材料210的顶面与鳍208的顶面T2基本共面。
图2E是在制造方法的多个阶段之一的FinFET的透视图，和图3E是沿着图2E的线I-I’截取的FinFET的截面图。在图1中的步骤S12中，并且如图2D-2E和图3D-3E所示，通过蚀刻工艺部分地去除填充在沟槽206中的抛光的绝缘材料210，从而使得隔离件210a形成在衬底200a上方并且每个隔离件210a位于两个邻近的鳍208之间。在一个实施例中，位于两个邻近的鳍208之间的隔离件210a包括第一突出部分211a和第二突出部分211b以形成凹槽轮廓。隔离件210a的凹槽轮廓也可以称为含笑曲线轮廓。隔离件210a的具有含笑曲线的顶面T1低于鳍208的顶面T2。第一突出部分211a具有高度H1，第二突出部分211b具有高度H2，并且高度H1和高度H2之间的高度差小于3nm。也就是，第一突出部分211a和第二突出部分211b之间的高度差小于3nm。
在一些实施例中，用于形成隔离件210a的蚀刻工艺可以是湿蚀刻或干蚀刻工艺。在一个实施例中，实施湿蚀刻工艺以形成隔离件210a，和蚀刻剂可以包括氢氟酸(HF)，过氧化氢，或其他合适的蚀刻剂。在另一个实施例中，实施干蚀刻工艺以形成隔离件210a，和蚀刻气体可以包括NF3，氢氟酸或其他合适的蚀刻气体。
图2F是在制造方法的多个阶段之一的FinFET的透视图，和图3F是沿着图2F的线I-I’截取的FinFET的截面图。在图1中的步骤S14中，并且如图2E-2F和图3E-3F所示，在鳍208的部分和隔离件210a的部分上方形成栅极堆叠件212。在一个实施例中，例如，栅极堆叠件212的延伸方向D1垂直于鳍208的延伸方向D2以覆盖鳍208的中间部分M(如图3F中所示)。上述中间部分M可以用作三栅极FinFET的沟道。栅极堆叠件212包括栅极介电层212a和设置在栅极介电层212a上方的栅电极层212b。栅极介电层212a设置在鳍208的部分上方以及隔离件210a的部分上方。
栅极电介质212a形成为覆盖鳍208的中间部分M。在一些实施例中，该栅极介电层212a可以包括氧化硅、氮化硅、氧氮化硅，或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li,Be,Mg,Ca,Sr,Sc,Y,Zr,Hf,Al,La,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,Yb,Lu的氧化物和/或它们的混合物。在一个实施例中，该栅极介电层212a是具有在从约10埃至约30埃的范围内的厚度的高k介电层。可以使用诸如原子层沉积(ALD)，化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化，或它们的组合的适当的工艺形成栅极介电层212a。栅极介电层212a可以进一步包括界面层(未示出)以降低栅极介电层212a和鳍208之间的损坏。界面层可以包括氧化硅。
然后，在栅极介电层212a上形成栅电极层212b。在一些实施例中，栅电极层212b可以包括单层或多层结构。在一些实施例中，栅电极层212b可包括多晶硅或金属，诸如Al,Cu,W,Ti,Ta,TiN,TiAl,TiAlN,TaN,NiSi,CoSi,具有与衬底材料可兼容的功函数的其他导电材料或它们的组合。在一些实施例中，栅电极层212b包括含硅材料，诸如多晶硅、非晶硅或它们的组合，并且在形成应变材料214之前形成。在一些实施例中，栅电极层212b的厚度在从约30nm至约60nm的范围内。可以使用诸如ALD、CVD、PVD、电镀、或它们的组合的合适的工艺形成栅电极层212b。
此外，栅极堆叠件212还包括设置在栅极介电层212a和栅电极层212b的侧壁上的一对间隔件212c。该对间隔件212c可以进一步覆盖鳍208的部分。间隔件212c是由介电材料形成的，诸如氮化硅或SiCON。间隔件212c可以包括单层或多层结构。在后文中，将鳍208的未被栅极堆叠件212覆盖的部分称为暴露部分E。
图2G是在制造方法的多个阶段之一的FinFET的透视图，和图3G是沿着图2G的线II-II’截取的FinFET的截面图。在图1中的步骤S16中，并且如图2F-2G和图3F-3G所示，去除以及凹进鳍208的暴露部分以形成凹进部分R。例如，通过各向异性蚀刻、各向同性蚀刻或它们的组合去除暴露部分E。在一些实施例中，鳍208的暴露部分E凹进为低于隔离件210a的顶面T1。凹进部分R的深度小于隔离件210a的厚度。换句话说，不完全去除鳍208的暴露部分。如图2G和图3G所示，当凹进鳍208的暴露部分E时，鳍208的被栅极堆叠件212覆盖的部分没有被去除。鳍208的被栅极堆叠件212覆盖的部分暴露于栅极堆叠件212的侧壁。
图2H是在制造方法的多个阶段之一的FinFET的透视图，和图3H是沿着图2H的线II-II’截取的FinFET的截面图。在图1中的步骤S16中，并且如图2G-2H和图3G-3H所示，在鳍208的凹进部分R上方选择性生长应变材料部分214，并且应变材料部分214延伸超出隔离件210a的顶面T1以使鳍208应变或者对鳍208施加应力。如图2H和图3H所示，应变材料部分214包括设置在栅极堆叠件212的一侧处的源极和设置在栅极堆叠件212的另一侧处的漏极。源极覆盖鳍208的第一端并且漏极覆盖鳍208的第二端。在一个实施例中，通过LPCVD工艺外延生长诸如碳化硅(SiC)的应变材料214以形成n型FinFET的源极和漏极。在另一个实施例中，通过LPCVD工艺外延生长诸如硅锗(SiGe)的应变材料214以形成p型FinFET的源极和漏极。
图4是根据一些实施例的图3H的放大图。如图3H和图4中所示，位于两个邻近的鳍208之间的隔离件210a包括第一突出部分211a和第二突出部分211b以形成凹槽轮廓。第一突出部分211a和第二突出部分211b之间的高度差小于3nm。在这种情况下，鳍208的高度H3小于第一突出部分211a的高度H1或第二突出部分211b的高度H2。此外，根据一些实施例，隔离件210a的凹槽轮廓具有大于2nm的深度D1。深度D1是从隔离件210a的凹槽轮廓的底部至第一突出部分211a的顶部或第二突出部分211b的顶部的距离。从鳍208的顶部至第一突出部分211a的顶部或第二突出部分211b的顶部的距离D2在从5纳米到7纳米的范围内。此外，第一突出部分211a和第二突出部分211b分别具有从0.5nm至5nm的半极大处全宽度W。半极大处全宽度W是从鳍208的顶部至第一突出部分211a的顶部或第二突出部分211b的顶部的最大值的一半的宽度。第一突出部分211a或第二突出部分211b的两个侧面的两条切线之间的夹角θ在从1°到50°的范围内，并且在一些实施例中，夹角θ可以在从10°至50°的范围内。
在本发明的FinFET中，第一突出部分211a和第二突出部分211b之间的高度差小于3nm，并且因此隔离件210a的凹槽轮廓是对称的。当在形成隔离件210a之后生长应变材料部分214时，具有对称的凹槽轮廓的隔离件210a有助于应变材料部分214具有对称轮廓。具有对称轮廓的应变材料部分214可以改进FinFET器件的性能和成品率。
图5根据一些实施例的示出FinFET的截面图。图5所示的FinFET器件是一种改进的实施例。更具体地，在图2H和图3H所示的FinFET中，应变材料部分214包括覆盖鳍208的第一端的源极和覆盖鳍208的第二端的漏极，并且覆盖鳍208的第一端的源极彼此隔离以形成多个源极图案，并且覆盖鳍208的第二端的漏极也彼此隔离以形成多个漏极图案。在图5的FinFET中，应变材料部分214包括覆盖鳍208的第一端的源极和覆盖鳍208的第二端的漏极，覆盖鳍208的第一端的源极彼此连接以形成单个源极图案，和覆盖鳍208的第二端的漏极也彼此连接以形成单个漏极图案。
图6是FinFET的透视图，和图7是沿着图6的线II-II’截取的FinFET的截面图。在实施例中，FinFET的制造步骤包括实施与在图2A-2F和3A-3F中示出的步骤类似的工艺步骤。因此，所形成的隔离件210a也具有凹槽轮廓。在形成鳍208、隔离件210a和栅极堆叠件212之后，在鳍208上方选择性地生长应变材料部分214，并且如图6和图7所示，应变材料部分214延伸超出隔离件210a的顶面T1。在一个实施例中，通过LPCVD工艺外延生长诸如碳化硅(SiC)的应变材料部分214以形成n型FinFET的源极和漏极。在另一实施例中，通过LPCVD工艺外延生长诸如硅锗(SiGe)的应变材料部分214以形成p型FinFET的源极和漏极。在这种情况下，由于鳍208不形成为具有凹槽部分，所以鳍208的顶部高于隔离件210a的顶面T1。
根据一些实施例，在形成应变材料部分214之前，实施预外延工艺。预外延工艺还可调整隔离件210a的轮廓以具有对称的凹槽轮廓。在实施例中，利用干蚀刻或湿蚀刻实施预外延工艺。
图8是根据一些实施例的示出FinFET的截面图。图8中示出的FinFET是对应于图6和图7中示出的实施例的改进的实施例。具体地，在图6和图7所示的FinFET中，应变材料部分214包括覆盖鳍208的第一端的源极和覆盖鳍208的第二端的漏极，并且覆盖鳍208的第一端的源极彼此隔离以形成多个源极图案，并且覆盖鳍208的第二端的漏极也彼此隔离以形成多个漏极图案。在图8的FinFET中，应变材料部分214包括覆盖鳍208的第一端的源极和覆盖鳍208的第二端的漏极，覆盖鳍208的第一端的源极彼此连接以形成单个源极图案，和覆盖鳍208的第二端的漏极也彼此连接以形成单个漏极图案。
根据本发明的一些实施例，FinFET包括衬底，多个隔离件，栅极堆叠件和应变材料部分。衬底包括位于其上的至少两个鳍。隔离件设置在衬底上，位于鳍之间的每个隔离件包括凹槽轮廓。栅极堆叠件设置在鳍的部分上方和隔离件上方。应变材料部分覆盖由栅极堆叠件暴露的鳍。
根据本发明的一些实施例，FinFET包括衬底，多个隔离件，栅极堆叠件和应变材料部分。衬底上包括至少两个鳍。位于衬底上的每个鳍具有凹进部分。隔离件设置在衬底上。每个隔离件包括第一突出部分和第二突出部分以形成凹槽轮廓，并且第一突出部分和第二突出部分之间的高度差小于3nm。栅极堆叠件设置在鳍的部分上方和隔离件上方。应变材料部分填充鳍的凹进部分并且覆盖由栅极堆叠件暴露的鳍。
根据本发明的一些实施例，一种制造FinFET的方法包括至少以下步骤。提供衬底，和图案化衬底以形成至少两个鳍和多个沟槽。在衬底上形成绝缘材料以覆盖鳍和填充沟槽。去除绝缘材料的部分以在沟槽中形成多个隔离件，并且每个隔离件包括凹槽轮廓。在鳍的部分上方和隔离件的部分上方形成栅极堆叠件。在由栅极堆叠件暴露的鳍上方形成应变材料部分。
根据本发明的一些实施例，提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，在所述衬底上具有至少两个鳍；多个隔离件，设置在所述衬底上，位于所述鳍之间的每个所述隔离件包括凹槽轮廓；栅极堆叠件，设置在所述鳍的部分上方和所述隔离件上方；以及应变材料部分，覆盖由所述栅极堆叠件暴露的所述鳍。
在上述晶体管中，具有凹槽轮廓的每个所述隔离件包括第一突出部分和第二突出部分，并且所述第一突出部分和所述第二突出部分之间的高度差小于3nm。
在上述晶体管中，所述第一突出部分和所述第二突出部分分别具有介于0.5nm至5nm的范围内的半极大处全宽度。
在上述晶体管中，每个所述鳍的高度都小于每个所述隔离件的所述第一突出部分的高度或所述第二突出部分的高度。
在上述晶体管中，每个所述鳍的高度都大于每个所述隔离件的第一顶部的高度或第二顶部的高度。
在上述晶体管中，每个所述隔离件的凹槽轮廓的深度大于2nm。
在上述晶体管中，所述应变材料部分包括覆盖所述鳍的第一端的至少两个源极和覆盖所述鳍的第二端的至少两个漏极，所述第一端和所述第二端由所述栅极堆叠件暴露，覆盖所述鳍的第一端的源极彼此分离，和覆盖所述鳍的第二端的漏极彼此分离。
在上述晶体管中，所述应变材料部分包括覆盖所述鳍的第一端的至少两个源极和覆盖所述鳍的第二端的至少两个漏极，所述第一端和所述第二端由所述栅极堆叠件暴露，覆盖所述鳍的第一端的源极彼此连接，和覆盖所述鳍的第二端的漏极彼此连接。
根据本发明的另一些实施例，还提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，包括至少两个鳍，每个所述鳍具有凹进部分；多个隔离件，设置在所述衬底上以隔离所述鳍，每个所述隔离件包括第一突出部分和第二突出部分以形成凹槽轮廓，并且所述第一突出部分和所述第二突出部分之间的高度差小于3nm；栅极堆叠件，设置在所述鳍的部分上方和所述隔离件上方；以及应变材料部分，填充所述鳍的凹进部分并且覆盖由所述栅极堆叠件暴露的所述鳍。
在上述晶体管中，所述第一突出部分和所述第二突出部分分别具有介于0.5nm至5nm的范围内的半极大处全宽度。
在上述晶体管中，每个所述隔离件的凹槽轮廓的深度大于2nm。
在上述晶体管中，所述应变材料部分包括覆盖所述鳍的第一端的至少两个源极和覆盖所述鳍的第二端的至少两个漏极，所述第一端和所述第二端由所述栅极堆叠件暴露，覆盖所述鳍的第一端的源极彼此分离，和覆盖所述鳍的第二端的漏极彼此分离。
在上述晶体管中，所述应变材料部分包括覆盖所述鳍的第一端的至少两个源极和覆盖所述鳍的第二端的至少两个漏极，所述第一端和所述第二端由所述栅极堆叠件暴露，覆盖所述鳍的第一端的源极彼此连接，和覆盖所述鳍的第二端的漏极彼此连接。
根据本发明的又一些实施例，还提供了一种制造鳍式场效应晶体管(FinFET)的方法，包括：提供衬底；图案化所述衬底以形成至少两个鳍和多个沟槽；在所述衬底上形成绝缘材料以覆盖所述鳍和填充所述沟槽；去除所述绝缘材料的部分以在所述沟槽中形成多个隔离件，并且每个所述隔离件包括凹槽轮廓；在所述鳍的部分上方和所述隔离件的部分上方形成栅极堆叠件；以及在由所述栅极堆叠件暴露的所述鳍上方形成应变材料部分。
在上述方法中，每个所述隔离件的凹槽轮廓包括第一突出部分和第二突出部分，并且所述第一突出部分和所述第二突出部分之间的高度差小于3nm。
在上述方法中，通过实施蚀刻工艺形成具有凹槽轮廓的每个所述隔离件。
在上述方法中，利用干蚀刻或湿蚀刻实施所述蚀刻工艺。
在上述方法中，通过外延工艺形成所述应变材料，并且通过实施预外延工艺形成具有所述凹槽轮廓的每个所述隔离件。
在上述方法中，利用干蚀刻或湿蚀刻实施所述预外延工艺。
在上述方法中，还包括：在形成所述栅极堆叠件之后，部分地去除所述鳍以形成凹进部分，并且所述应变材料部分填充所述鳍的凹进部分。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种鳍式场效应晶体管(FinFET)，包括：
衬底，在所述衬底上具有至少两个鳍；
多个隔离件，设置在所述衬底上，位于所述鳍之间的每个所述隔离件包括凹槽轮廓，其中，所述凹槽轮廓为含笑曲线轮廓，具有含笑曲线轮廓的每个所述隔离件包括第一突出部分和第二突出部分，分别具有光滑过渡的顶部和底部，所述底部比所述光滑过渡的顶部更宽，所述光滑过渡的顶部的最高点在竖直方向上的投影与所述鳍隔开；
栅极堆叠件，设置在所述鳍的部分上方和所述隔离件上方，其中，所述隔离件从所述鳍的第一端连续延伸横跨所述栅极堆叠件并且延伸至所述鳍的与所述第一端相对的第二端，并且其中，所述隔离件的所述含笑曲线轮廓的位于所述栅极堆叠件正下方的所述第一突出部分和所述第二突出部分均通过所述栅极堆叠件与所述鳍间隔开，并且在所述第一突出部分和所述第二突出部分与相应的所述鳍之间的位置，所述栅极堆叠件与相应的所述鳍直接接触；以及
应变材料部分，覆盖由所述栅极堆叠件暴露的所述鳍，
所述凹槽轮廓是对称的，以使得所述凹槽轮廓的所述第一突出部分的所述顶部的两侧光滑过度侧面，分别与所述凹槽轮廓的所述第二突出部分的所述顶部的两侧光滑过度侧面对称，所述顶部的与所述应变材料部分接触的侧面相对于所述鳍的侧面偏离，所述应变材料部分的由所述隔离件围绕的部分的横向尺寸沿远离所述鳍的方向逐渐增大，
其中，所述应变材料部分的由所述隔离件围绕的部分由所述多个隔离件中的第一隔离件和与所述第一隔离件相邻的第二隔离件的相应突出部分限定，所述相应突出部分朝向远离所述鳍的方向偏移并且所述应变材料部分的在所述相应突出部分的顶部之间的宽度大于所述鳍的宽度。
2.根据权利要求1所述的晶体管，其中，所述第一突出部分和所述第二突出部分之间的高度差小于3nm。
3.根据权利要求2所述的晶体管，其中，所述第一突出部分和所述第二突出部分分别具有介于0.5nm至5nm的范围内的半极大处全宽度。
4.根据权利要求2所述的晶体管，其中，每个所述鳍的高度都小于每个所述隔离件的所述第一突出部分的高度或所述第二突出部分的高度。
5.根据权利要求2所述的晶体管，其中，每个所述鳍的高度都大于每个所述隔离件的第一突出部分的高度或第二突出部分的高度。
6.根据权利要求1所述的晶体管，其中，每个所述隔离件的凹槽轮廓的深度大于2nm。
7.根据权利要求1所述的晶体管，其中，所述应变材料部分包括覆盖所述鳍的第一端的至少两个源极和覆盖所述鳍的第二端的至少两个漏极，所述第一端和所述第二端由所述栅极堆叠件暴露，覆盖所述鳍的第一端的源极彼此分离，和覆盖所述鳍的第二端的漏极彼此分离。
8.根据权利要求1所述的晶体管，其中，所述应变材料部分包括覆盖所述鳍的第一端的至少两个源极和覆盖所述鳍的第二端的至少两个漏极，所述第一端和所述第二端由所述栅极堆叠件暴露，覆盖所述鳍的第一端的源极彼此连接，和覆盖所述鳍的第二端的漏极彼此连接。
9.一种鳍式场效应晶体管(FinFET)，包括：
衬底，包括至少两个鳍，每个所述鳍具有凹进部分；
多个隔离件，设置在所述衬底上以隔离所述鳍，每个所述隔离件包括第一突出部分和第二突出部分以形成为含笑曲线轮廓的凹槽轮廓，并且所述第一突出部分和所述第二突出部分之间的高度差小于3nm，并且所述第一突出部分和所述第二突出部分分别具有光滑过渡的顶部和底部，所述底部比所述光滑过渡的顶部更宽，所述光滑过渡的顶部的最高点在竖直方向上的投影与所述鳍隔开；
栅极堆叠件，设置在所述鳍的部分上方和所述隔离件上方，其中，所述隔离件从所述鳍的第一端连续延伸横跨所述栅极堆叠件并且延伸至所述鳍的与所述第一端相对的第二端，并且其中，所述隔离件的所述含笑曲线轮廓的位于所述栅极堆叠件正下方的所述第一突出部分和所述第二突出部分均通过所述栅极堆叠件与所述鳍间隔开，并且在所述第一突出部分和所述第二突出部分与相应的所述鳍之间的位置，所述栅极堆叠件与相应的所述鳍直接接触；以及
应变材料部分，填充所述鳍的凹进部分并且覆盖由所述栅极堆叠件暴露的所述鳍，
所述凹槽轮廓是对称的，以使得所述凹槽轮廓的所述第一突出部分的所述顶部的两侧光滑过度侧面，分别与所述凹槽轮廓的所述第二突出部分的所述顶部的两侧光滑过度侧面对称，所述顶部的与所述应变材料部分接触的侧面相对于所述鳍的侧面偏离，所述应变材料部分的由所述隔离件围绕的部分的横向尺寸沿远离所述鳍的方向逐渐增大，
其中，所述应变材料部分的由所述隔离件围绕的部分由所述多个隔离件中的第一隔离件和与所述第一隔离件相邻的第二隔离件的相应突出部分限定，所述相应突出部分朝向远离所述鳍的方向偏移并且所述应变材料部分的在所述相应突出部分的顶部之间的宽度大于所述鳍的宽度。
10.根据权利要求9所述的晶体管，其中，所述第一突出部分和所述第二突出部分分别具有介于0.5nm至5nm的范围内的半极大处全宽度。
11.根据权利要求9所述的晶体管，其中，每个所述隔离件的凹槽轮廓的深度大于2nm。
12.根据权利要求9所述的晶体管，其中，所述应变材料部分包括覆盖所述鳍的第一端的至少两个源极和覆盖所述鳍的第二端的至少两个漏极，所述第一端和所述第二端由所述栅极堆叠件暴露，覆盖所述鳍的第一端的源极彼此分离，和覆盖所述鳍的第二端的漏极彼此分离。
13.根据权利要求9所述的晶体管，其中，所述应变材料部分包括覆盖所述鳍的第一端的至少两个源极和覆盖所述鳍的第二端的至少两个漏极，所述第一端和所述第二端由所述栅极堆叠件暴露，覆盖所述鳍的第一端的源极彼此连接，和覆盖所述鳍的第二端的漏极彼此连接。
14.一种制造鳍式场效应晶体管(FinFET)的方法，包括：
提供衬底；
图案化所述衬底以形成至少两个鳍和多个沟槽；
在所述衬底上形成绝缘材料以覆盖所述鳍和填充所述沟槽；
去除所述绝缘材料的部分以在所述沟槽中形成多个隔离件，并且每个所述隔离件包括凹槽轮廓，其中，所述凹槽轮廓为含笑曲线轮廓，具有含笑曲线轮廓的每个所述隔离件包括第一突出部分和第二突出部分，分别具有光滑过渡的顶部和底部，所述底部比所述光滑过渡的顶部更宽，所述光滑过渡的顶部的最高点在竖直方向上的投影与所述鳍隔开；
在所述鳍的部分上方和所述隔离件的部分上方形成栅极堆叠件，其中，所述隔离件从所述鳍的第一端连续延伸横跨所述栅极堆叠件并且延伸至所述鳍的与所述第一端相对的第二端，并且其中，所述隔离件的所述含笑曲线轮廓的位于所述栅极堆叠件正下方的所述第一突出部分和所述第二突出部分均通过所述栅极堆叠件与所述鳍间隔开，并且在所述第一突出部分和所述第二突出部分与相应的所述鳍之间的位置，所述栅极堆叠件与相应的所述鳍直接接触；
去除所述鳍的未由所述栅极堆叠件覆盖的部分以形成凹进部分，其中，所述凹进部分的深度小于所述隔离件的厚度，并且形成的所述凹进部分的顶部宽度大于所述鳍的宽度；以及
在由所述栅极堆叠件暴露的所述鳍上方形成应变材料部分，
所述凹槽轮廓是对称的，以使得所述凹槽轮廓的所述第一突出部分的所述顶部的两侧光滑过度侧面，分别与所述凹槽轮廓的所述第二突出部分的所述顶部的两侧光滑过度侧面对称，所述顶部的与所述应变材料部分接触的侧面相对于所述鳍的侧面偏离，所述应变材料部分的由所述隔离件围绕的部分的横向尺寸沿远离所述鳍的方向逐渐增大。
15.根据权利要求14所述的方法，其中，所述第一突出部分和所述第二突出部分之间的高度差小于3nm。
16.根据权利要求14所述的方法，其中，通过实施蚀刻工艺形成具有凹槽轮廓的每个所述隔离件。
17.根据权利要求16所述的方法，其中，利用干蚀刻或湿蚀刻实施所述蚀刻工艺。
18.根据权利要求14所述的方法，其中，通过外延工艺形成所述应变材料，并且在所述外延工艺之前通过实施预外延工艺形成具有所述凹槽轮廓的每个所述隔离件。
19.根据权利要求18所述的方法，其中，利用干蚀刻或湿蚀刻实施所述预外延工艺。
20.根据权利要求14所述的方法，还包括：在形成所述栅极堆叠件之后，部分地去除所述鳍以形成凹进部分，并且所述应变材料部分填充所述鳍的凹进部分。
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