WO2013029311A1 - 半导体器件及其制造方法 - Google Patents

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WO2013029311A1
WO2013029311A1 PCT/CN2011/082413 CN2011082413W WO2013029311A1 WO 2013029311 A1 WO2013029311 A1 WO 2013029311A1 CN 2011082413 W CN2011082413 W CN 2011082413W WO 2013029311 A1 WO2013029311 A1 WO 2013029311A1
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fin
layer
semiconductor layer
semiconductor
top surface
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PCT/CN2011/082413
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Inventor
朱慧珑
尹海洲
骆志炯
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中国科学院微电子研究所
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
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    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the present invention relates to the field of semiconductors, and more particularly to a semiconductor device having different device sizes and a method of fabricating the same. Background technique
  • FIG. 1 A perspective view of a prior art FinFET device is shown in FIG.
  • the FinFET includes: a bulk Si semiconductor layer 100; fins 101 formed on the bulk Si semiconductor layer 100; across the gate stack 102 on the fins 101, the gate stack 102 includes, for example, a gate dielectric layer and a gate.
  • An electrode layer (not shown); and an isolation layer (e.g., SiO 2 ) 103.
  • the FinFET under the control of the gate electrode, in the fin 101, specifically on the three sides of the cymbal 101 (left and right in the figure) A conductive channel is created in the side and top side. That is, the portion of the fin 101 under the gate electrode serves as a channel region, and the source and drain regions are respectively located on both sides of the channel region.
  • a FinFET is formed on a bulk semiconductor layer, but a FinFET can also be formed on other forms of a substrate such as a semiconductor-on-insulator (S0I) substrate.
  • the FinFET shown in Fig. 1 is also referred to as a 3-gate FET because it can generate a channel on all three sides of the fin 101.
  • a gate FET is formed by providing an isolation layer (for example, nitride or the like) between the top wall of the fin 101 and the gate stack 102, and the top surface of the fin 101 is not controlled by the gate electrode so that no trench is formed. Road.
  • FinFETs provide improved performance over conventional metal oxide semiconductor field effect transistors (MOSFETs), they present some design challenges.
  • MOSFETs metal oxide semiconductor field effect transistors
  • conventional MOSFETs have essentially no limitations on device width, while FinFETs typically have fins of the same height. This is because the physical width of the fins in different FinFETs needs to be consistent in order to facilitate lithographic patterning of the fins.
  • the conventional MOSFET provides two parameters: the width W of the channel and the length L; and the FinFET provides only one parameter: the length L of the FinFET, because the height of the fin is fixed. Therefore, the channel width is fixed. Therefore, for a given transistor length L (which defines the ratio of the on current to the off current), The conduction current flow from a single fin is fixed.
  • transistors with different on-currents are often required in high performance integrated circuits.
  • One way to change the on current is to change the drive capability of the corresponding device by changing the height of the fins. Since only the size in the vertical direction is changed, the layout area is not increased.
  • fins of different heights can be formed on the semiconductor layer, thereby forming devices having different sizes.
  • a semiconductor device comprising: a semiconductor layer; a first fin formed by patterning the semiconductor layer, the first fin having a first top surface and a first bottom surface; a second fin formed by patterning the semiconductor layer, the second fin having a second top surface and a second bottom surface; wherein the first top surface and the second top surface are flat, the A bottom surface and a second bottom surface are connected to the semiconductor layer, and a height of the second fin is higher than a height of the first fin.
  • the semiconductor device further includes a gate stack formed across the respective fins.
  • the gate stack and the semiconductor layer are separated from each other by an isolation layer.
  • a hard mask layer is further formed between the top of the fin and the gate stack.
  • the patterning step comprises: pairing the half in the first area and the second area A conductor layer is patterned to form a portion of the first fin and the second fin, respectively; and the semiconductor layer is further patterned in the second region to form a remaining portion of the second fin .
  • the step of forming a gate stack across the respective fins is further included.
  • the step of forming a gate stack includes: forming an isolation layer on each side of the first fin and the second fin on the semiconductor layer; crossing the first fin and the first layer on the isolation layer The second fins sequentially form a gate dielectric layer and a gate electrode layer; and the gate electrode layer is patterned to form a gate stack.
  • the gate dielectric layer is also patterned in the step of forming the gate stack.
  • a success function adjustment layer is also formed between the gate dielectric layer and the gate electrode layer, and the work function adjustment layer is also patterned in the step of forming the gate stack.
  • the patterning step uses a hard mask layer as a patterning mask.
  • FIG. 1 A perspective view of a prior art FinFET device is shown in FIG. 1
  • FIGS. 3 to 10 illustrate various process steps of a method of fabricating a semiconductor device in accordance with an embodiment of the present invention. detailed description
  • the semiconductor device of the present invention includes a semiconductor layer (e.g., a bulk Si layer) in which a plurality of fins having different heights are formed in the semiconductor layer.
  • a semiconductor layer e.g., a bulk Si layer
  • fins of different heights are formed by selective patterning in a semiconductor layer. According to actual needs, it is also possible to make two or more fins have the same height.
  • fins having different heights can be formed, channels having different widths are provided, and thus devices having different driving capabilities are provided.
  • the semiconductor device includes a semiconductor layer 1 and first fins Fin-1 and second fins Fin-1 formed by patterning the semiconductor layer 1, first fins Fin-1 and second fins Fin-2 has different heights.
  • the height of the second fin Fin-2 is higher than the height of the second fin Fin-1.
  • a hard mask layer 200 is also shown on top of the first fin Fin-1 and the second fin Fin-2. Those skilled in the art will appreciate that such a hard mask layer may not be present.
  • the first fin Fin-1 has a first top surface and a first bottom surface
  • the second fin Fin-2 has a second top surface and a second bottom surface. Since the first fin Fin 1 and the second fin Fin-2 are formed by patterning the same semiconductor layer 1, their top surfaces (ie, the first top surface and the second top surface) are flat (corresponding to the semiconductor layer) 1 top surface before the composition).
  • the bottom surfaces of the first fin Fin 1 and the second fin Fin-2 i.e., the first bottom surface and the second bottom surface
  • the term "connected to” means that the fin is in direct contact with the semiconductor layer, and no other material layer exists.
  • the fin may penetrate the entire semiconductor layer (i.e., the semiconductor layer of the entire thickness is used to form the fin of the thickness).
  • the bottom surface of the fin coincides with the bottom surface of the semiconductor layer.
  • this case is also considered to be that the fins are "connected" to the semiconductor layer, Because there are no other layers of material between the fins and the semiconductor layer.
  • the finally formed device can have good heat dissipation performance.
  • the height of the fin refers to the height of the top surface of the fin from the bottom surface thereof.
  • the height of the first fin Fin-1 is the height of the first top surface from the first bottom surface
  • the height of the second fin Fin-2 is the height of the second top surface from the second bottom surface.
  • fins having different heights are formed in the same semiconductor layer by selectively patterning different regions of the semiconductor layer with different etching depths.
  • the two highly different fins Fin-1 and Fin-2 can be used to form different devices, such as but not limited to forming p-type FETs and n-type FETs, respectively, to more effectively control threshold voltages of different devices. And improve the performance of the device.
  • the semiconductor device also includes a gate stack 500 (which may include a gate dielectric layer 5, a work function adjustment layer 6 and a gate electrode layer 7, see Fig. 10) across the respective fins.
  • the gate stack 500 and the semiconductor layer 1 are separated from each other by the isolation layer 4-1/2.
  • the respective gate stack of each device can be electrically isolated from each other as designed.
  • 3 to 10 illustrate various process steps of a method of fabricating a semiconductor device in accordance with an embodiment of the present invention.
  • the Si-based material will be described as an example, but it should be understood that the present invention is not limited to the Si-based material, but can be applied to other various semiconductor materials.
  • the semiconductor layer 1 may be, for example, a semiconductor substrate of a bulk semiconductor material or a semiconductor layer on a substrate such as a SOI substrate or the like.
  • the semiconductor layer 1 may include various semiconductor materials such as Si, Ge, SiGe or III-V compound semiconductor materials and the like.
  • An oxide (e.g., silicon oxide) layer 2 and a nitride (e.g., silicon nitride) layer 3 are sequentially deposited on the semiconductor layer 1.
  • the oxide layer is about 2-5 nm thick and the nitride layer is about 10-50 nm thick.
  • the oxide layer and the nitride layer are then used as the hard mask layer 200.
  • a patterned photoresist PR is formed on the nitride layer.
  • the patterned photoresist G is located in the area where the fins are to be formed.
  • the hard mask layer 200 is patterned. Specifically, the nitride layer 3 is etched by reactive ion etching (RIE) using the patterned photoresist PR as a mask. This etching stops at the oxide layer 2. Then, the oxide layer 2 is further etched, such as RIE, which stops at the semiconductor layer 1 to form a patterned hard mask layer. 200-1 and 200-2. Finally, the photoresist PR is removed.
  • RIE reactive ion etching
  • the semiconductor layer 1 is patterned such as RIE by using the patterned hard mask layers 200 1 and 200-2 as masks, thereby forming first fins having the same height in the semiconductor layer 1.
  • the etch process depth can be controlled by RIE process parameters such as ion energy, etch time, etc., depending on device design requirements, thereby controlling the height of the resulting fins.
  • the left side region (“first region”) is covered by a protective layer such as a photoresist PR, and the semiconductor layer 1 of the right region (“second region”) is continued to be patterned as RIE , to form the remaining portion of the second fin Fin-2.
  • the etch process depth can also be controlled according to device design requirements by RIE process parameters such as ion energy, etching time, etc., thereby further controlling the height of the second fin.
  • the protective layer PR is removed to obtain a structure as shown in FIG.
  • the first fin Fin-1 is included in the first region, and the first fin is formed in the semiconductor layer 1 and has a hard mask layer 200-1 at the top;
  • the second fin Fin-2 which is also formed in the semiconductor layer 1, but has a higher height and has a hard mask layer 200-2 on the top. It should be noted here that the hard mask layer 200 1/2 can be removed in subsequent processing.
  • fins having different heights are formed in the same semiconductor layer by selectively patterning different regions of the semiconductor layer with different etching depths.
  • an isolation layer is formed on both sides of the fin on the semiconductor layer.
  • an oxide layer 4 such as a high density plasma (HDP) oxide (e.g., SiO 2 ) is deposited over the entire structure.
  • the bottom of the oxide layer 4 is thick, while the portion on the side of the fin is thin.
  • the oxide layer 4 is isotropically etched back to expose both sides of the fin, thereby forming an isolation layer 4-1 on each side of the first fin and the second fin. /2.
  • HDP high density plasma
  • a gate stack is formed.
  • the gate dielectric layer 5 and the gate electrode layer 7 are sequentially formed across the fins, for example, by deposition.
  • the gate dielectric layer 5 is a 2-k nm thick high-k gate dielectric such as Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , La 2 O 3 , Zr0 2 , LaAlO, etc.
  • the gate electrode layer 7 may include polysilicon or a metal gate electrode such as Ti, Co, Ni, Al, W, or the like.
  • a work function adjusting layer 6 is further formed between the gate dielectric layer 5 and the gate electrode layer 7.
  • the work function adjusting layer may include, for example, TiN, TiAlN, TaN, TaAIN, TaC, or the like.
  • the gate electrode layer 7, the work function adjusting layer 6 (and optionally the gate dielectric layer 5) may be patterned (eg, RIE etched) such that the respective gate stacks are electrically insulated, thereby obtaining the gate stack 500. -1/2.
  • the gate dielectric layer 5 is not patterned; however, the present invention is not limited thereto, and the gate dielectric layer 5 may be patterned.
  • the source/drain regions, metal interconnections, and the like can be fabricated as in the conventional process to complete the final device.
  • the perspective view of the device is similar to the perspective view in Figure 2 (the specific structure of the gate stack is not shown in Figure 2).
  • the semiconductor layer is patterned such that the remaining portion of the semiconductor layer in the first region is recessed to a certain depth relative to the fin portion (herein referred to as "first depth")
  • the remaining portion of the semiconductor layer in the second region is recessed to a depth relative to the fin portion (herein referred to as "second depth”).
  • fins having different heights may be provided in the first region and the second region, wherein the height of the fins Corresponding to the first depth and the second depth, respectively.

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Abstract

一种半导体器件及其制造方法。半导体器件包括：半导体层（1），对半导体层（1）构图儿形成的第一鳍片（Fin-1）,对半导体层（1）构图而形成的第二鳍片(Fin-2），第一鳍片（Fin-1）与第二鳍片（Fin-2）的顶面持平，底面接于半导体层（1），且第二鳍片（Fin-2）的高度高于第一鳍片（Fin-1）的高度。如此能够在同一晶片上集成具有不同尺寸的多个半导体器件，缩短工艺流程并降低制造成本，提供具有不同驱动能力的器件。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体领域， 更具体地，涉及一种具有不同器件尺寸 的半导体器件及其制造方法。 背景技术
鳍式场效应晶体管（FinFET)由于对短沟道效应的良好控制而倍 受关注。 图 1中示出了现有的 FinFET器件的透视图。 如图 1所示， 该 FinFET包括： 体 Si半导体层 100; 在体 Si半导体层 100上形成 的鳍片 101 ; 跨于鳍片 101上的栅堆叠 102, 栅堆叠 102例如包括栅 介质层和栅电极层（未示出）；以及隔离层（如 Si02) 103ο在该 FinFET 中， 在栅电极的控制下， 在鳍片 101中具体地在鲭片 101的三个侧面 (图中左、 右侧面以及顶面） 中产生导电沟道。 也即， 鳍片 101位于 栅电极之下的部分充当沟道区， 源、 漏区则分别位于沟道区两侧。
在图 1的示例中， FinFET形成于体半导体层上， 但是 FinFET也 可以形成于其他形式的衬底如绝缘体上半导体（S0I)衬底上。 另外， 图 1所示的 FinFET由于在鳍片 101的三个侧面上均能产生沟道， 从 而也称作 3栅 FET。 例如， 通过在鳍片 101的顶壁与栅堆叠 102之间 设置隔离层 （例如氮化物等） 来形成 2栅 FET， 此时鳍片 101的顶面 没有受到栅电极的控制从而不会产生沟道。
尽管 FinFET 相对于常规金属氧化物半导体场效应晶体管 (M0SFET)提供了改进的性能， 但是也带来了一些设计挑战。 具体来 说， 常规 M0SFET对于器件宽度基本上无限制， 而 FinFET通常具有相 同高度的鳍片。 这是因为为了便于鳍片的光刻构图， 不同 FinFET中 鳍片的物理宽度需要保持一致。
换言之， 为了控制晶体管的导通电流和截止电流， 常规 M0SFET 提供两个参数： 沟道的宽度 W和长度 L; 而 FinFET仅提供一个参数： FinFET的长度 L，这是因为鳍片的高度是固定的，因此沟道宽度固定。 因此， 对于给定的晶体管长度 L (定义了导通电流与截止电流之比）， 来自单个鳍片的导通电流量是固定的。
然而， 在高性能集成电路中经常需要具有不同导通电流的晶体 管。一种改变导通电流的方式是通过改变鳍片的高度来改变相应器件 的驱动能力。 由于只改变了垂直方向上的尺寸， 从而不会增加布局面 积。
但是， 目前尚不存在有效改变鳍片高度的手段。 因此， 需要一种 新的半导体制造工艺，使其能够在同一晶片上集成具有不同器件尺寸 或鳍片高度的多个半导体器件。 发明内容
本发明的目的是提供一种新的半导体器件结构及其制造方法。根 据本发明， 能够在半导体层上分别形成不同高度的鳍片， 进而形成具 有不同尺寸的器件。
根据本发明的一个方面， 提供了一种半导体器件， 其包括： 半导 体层； 对所述半导体层构图而形成的第一鳍片， 所述第一鳍片具有第 一顶面和第一底面； 对所述半导体层构图而形成的第二鳍片， 所述第 二鳍片具有第二顶面和第二底面； 其中，所述第一顶面与所述第二顶 面持平， 所述第一底面和第二底面接于所述半导体层， 且所述第二鳍 片的高度高于所述第一鳍片的高度。
可选的， 所述半导体器件还包括跨于相应鳍片上形成的栅堆叠。 优选的， 所述栅堆叠与半导体层之间通过隔离层相互隔开。 优选的， 在所述鳍片的顶部和栅堆叠之间还形成有硬掩膜层。 根据本发明的另一个方面， 提供了一种制造半导体器件的方法， 该方法包括： 提供半导体层； 以及在半导体层的第一区域和第二区域 对所述半导体层进行构图以分别形成第一鳍片和第二鳍片； 其中， 所 述第一鳍片具有第一顶面和第一底面，所述第二鳍片具有第二顶面和 第二底面，所述第一顶面与所述第二顶面持平， 所述第一底面和第二 底面接于所述半导体层，且所述第二鳍片的高度高于所述第一鳍片的 高度。
其中， 所述构图步骤包括： 在所述第一区域和第二区域对所述半 导体层进行构图，以分别形成所述第一鳍片以及所述第二鰭片的一部 分； 以及在所述第二区域对所述半导体层继续构图， 以形成所述第二 鳍片的其余部分。
可选的， 还包括跨于相应鳍片形成栅堆叠的步骤。
其中， 形成栅堆叠的步骤包括： 在所述半导体层上所述第一鳍片 和第二鳍片各自的两侧形成隔离层；在所述隔离层上跨于所述第一鳍 片和第二鳍片依次形成栅介质层和栅电极层；以及对栅电极层进行构 图， 以形成栅堆叠。
其中， 在形成栅堆叠的步骤中还对栅介质层进行构图。
其中， 还在栅介质层与栅电极层之间形成功函数调节层， 以及在 形成栅堆叠的步骤中还对所述功函数调节层进行构图。
其中， 所述构图步骤使用硬掩膜层作为构图掩膜。
如上所述， 根据本发明的半导体器件及其制造方法， 通过在同一 半导体层上分别进行不同深度的刻蚀工艺， 形成多个不同高度的鳍 片， 从而提供了具有不同宽度的沟道且因此具有不同驱动能力的器 件。 附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其 他目的、 特征和优点将更为清楚， 在附图中：
图 1中示出了现有的 FinFET器件的透视图；
图 2示出了根据本发明实施例的半导体器件的示意透视图； 图 3-图 10示出了根据本发明实施例的半导体器件制造方法的各 工艺步骤。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。但是应该理 解， 这些描述只是示例性的， 而并非要限制本发明的范围。 此外， 在 以下说明中， 省略了对公知结构和技术的描述， 以避免不必要地混淆 本发明的概念。 在附图中示出了根据本发明的半导体器件的各种结构图及截面 图。这些图并非是按比例绘制的， 其中为了清楚的目的而放大了某些 细节, 并且可能省略了某些细节。 图中所示出的各种区域、层的形状 以及它们之间的相对大小、位置关系仅是示例性的， 实际中可能由于 制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需 可以另外设计具有不同形状、 大小、 相对位置的区域 /层。
本发明的半导体器件包括半导体层（如体 Si层）， 在该半导体层 中接于该半导体层形成若干具有不同高度的鳍片。
本发明中，通过在半导体层中进行选择性构图而形成不同高度的 鳍片。根据实际需要，也可以使得某两个或多个鳍片具有相同的高度。
本发明中， 由于可以形成具有不同高度的鳍片， 从而提供具有不 同宽度的沟道， 并因此提供具有不同驱动能力的器件。
图 2 示出了根据本发明实施例的一示例性半导体器件的示意透 视图。 如图 2所示， 该半导体器件包括半导体层 1以及对半导体层 1 构图而形成的第一鳍片 Fin- 1和第二鳍片 Fin-2， 第一鳍片 Fin- 1和 第二鳍片 Fin- 2具有不同的高度。在该实施例中， 第二鳍片 Fin-2的 高度高于第二鳍片 Fin- 1的高度。在图 2中，在第一鳍片 Fin- 1和第 二鳍片 Fin- 2的顶部上还示出了硬掩膜层 200。 本领域技术人员应当 理解， 可以不存在这种硬掩膜层。
在此，第一鳍片 Fin- 1具有第一顶面和第一底面，第二鳍片 Fin - 2 具有第二顶面和第二底面。由于第一鳍片 Fin 1和第二鳍片 Fin-2由 相同的半导体层 1构图而形成， 因此它们的顶面（即， 第一顶面和第 二顶面）相持平（对应于半导体层 1构图之前的顶面）。在本发明中， 第一鳍片 Fin 1和第二鳍片 Fin-2的底面（即，第一底面和第二底面） 接于半导体层 1。
在此， 所述的 "接于"是指鳍片与半导体层之间直接接触， 并不 存在其他材料层。存在这样一种情况： 在半导体层之下另外还存在其 他层如衬底时， 鰭片可以贯穿整个半导体层（即， 利用整个厚度的半 导体层来形成该厚度的鳍片）。 这时， 该鳍片的底面与半导体层的底 面相重合。在本公开中，将这种情况也认为是鳍片"接于"半导体层， 因为鳍片与半导体层之间并不存在其他材料层。
在本发明中， 由于鳍片的底面接于半导体层， 因此最终形成的器 件可以具有良好的散热性能。
在此， 鳍片的高度是指鳍片的顶面距其底面的高度。 具体地， 第 一鳍片 Fin- 1的高度是第一顶面距第一底面的高度， 第二鳍片 Fin - 2 的高度是第二顶面距第二底面的高度。在本发明中， 通过对半导体层 的不同区域分别进行不同刻蚀深度的选择性构图，从而在同一半导体 层中形成了具有不同高度的鳍片 （确定器件的沟道宽度）。
这两个高度不同的鳍片 Fin- 1和 Fin- 2可以用于形成不同的器 件， 例如但不限于用于分别形成 p型 FET和 n型 FET， 从而更为有效 地控制不同器件的阈值电压， 并改善器件的性能。
该半导体器件还包括跨于相应鳍片上的栅堆叠 500 (可以包括栅 介质层 5、 功函数调节层 6和栅电极层 7， 参见图 10)。 栅堆叠 500 与半导体层 1之间通过隔离层 4-1/2而相互隔开。如图 2所示， 每个 器件各自的栅堆叠可以按照设计而彼此电隔离。
图 3-图 10示出了根据本发明实施例的半导体器件制造方法的各 工艺步骤。在以下， 以 Si基材料为例进行描述， 但是应该理解的是， 本发明并不限于 Si基材料， 而是可以应用于其他各种半导体材料。
如图 3所示， 首先提供半导体层 1。该半导体层 1 例如可以是体 半导体材料的半导体衬底，或者是位于衬底如 S0I衬底等上的半导体 层。 半导体层 1可以包括各种半导体材料如 Si、 Ge、 SiGe或 III - V 族化合物半导体材料等。在半导体层 1上依次淀积形成氧化物（如氧 化硅） 层 2和氮化物 （如氮化硅） 层 3。 例如， 氧化物层约为 2-5nm 厚， 氮化物层约为 10- 50nm厚。该氧化物层和氮化物层在随后用作硬 掩膜层 200。 另外， 在氮化物层上形成构图的光刻胶 PR。 该构图的光 刻胶 PR位于将要形成鳍片的区域。
接下来， 如图 4所示， 对硬掩膜层 200进行构图。 具体地， 利用 构图的光刻胶 PR作为掩膜， 对氮化物层 3进行刻蚀如反应离子刻蚀 (RIE)。 该刻蚀停止于氧化物层 2。 然后， 继续对氧化物层 2进行刻 蚀如 RIE， 该刻蚀停止于半导体层 1， 从而形成构图后的硬掩膜层 200-1和 200-2。 最后去除光刻胶 PR。
接下来， 如图 5所示， 利用构图的硬掩膜层 200 1和 200- 2作为 掩膜， 对半导体层 1进行构图如 RIE， 从而在该半导体层 1中形成具 有相同高度的第一鳍片 Fin_l和第二鰭片 Fin-2的一部分。例如， 可 以通过 RIE工艺参数如离子能量、刻蚀时间等， 根据器件设计要求来 控制刻蚀深度， 从而控制得到的鳍片的高度。
然后， 如图 6所示， 通过保护层例如光刻胶 PR， 覆盖左侧区域 ("第一区域")， 并继续对右侧区域 （"第二区域"） 的半导体层 1进 行构图如 RIE, 以形成所述第二鳍片 Fin- 2的其余部分。 刻蚀后， 第 二鳍片 Fin- 2的高度变得比第一鳍片 Fin- 1更高。这里， 同样可以通 过 RIE工艺参数如离子能量、刻蚀时间等， 根据器件设计要求来控制 刻蚀深度， 从而进一步控制第二鳍片的高度。
最后， 去除保护层 PR， 得到如图 7所示的结构。 如图 7所示， 在第一区域中包括第一鳍片 Fin- 1，该第一鳍片形成在半导体层 1中， 且顶部具有硬掩膜层 200- 1; 在第二区域中包括第二鳍片 Fin- 2, 该 第二鳍片也形成在半导体层 1中，但具有更高的高度， 且其顶部具有 硬掩膜层 200-2。 在此需要指出的是， 硬掩膜层 200 1/2可以在随后 的处理中予以去除。
可以看到， 在本发明中， 通过对半导体层的不同区域分别进行不 同刻蚀深度的选择性构图，在同一半导体层中形成了具有不同高度的 鳍片。
接下来，如图 7和 8所示，在半导体层上在鳍片两侧形成隔离层。 具体地， 首先如图 7所示， 在整个结构上淀积一层氧化物层 4, 如高 密度等离子（HDP)氧化物（例如 Si02)。 该氧化物层 4的底部厚， 而 位于鳍片侧面上的部分薄。然后， 如图 8所示， 对氧化物层 4进行各 向同性回蚀， 以露出鳍片的两个侧面， 从而在第一鳍片和第二鳍片各 自的两侧形成隔离层 4-1/2。
然后， 如图 9和 10所示， 形成栅堆叠。 具体地， 如图 9所示， 横跨鳍片， 例如通过淀积依次形成栅介质层 5和栅电极层 7。 例如， 栅介质层 5为 2- 4nm厚的高 k栅介质，如 Hf02、HfSiO、HfSiON、HfTaO、 HfTiO、 HfZrO、 A1203、 La203、 Zr02、 LaAlO等； 栅电极层 7可以包括 多晶硅或金属栅电极， 如 Ti 、 Co、 Ni、 Al、 W等。 优选地， 在栅介 质层 5与栅电极层 7之间还形成有功函数调节层 6。 功函数调节层例 如可以包括 TiN、 TiAlN、 TaN、 TaAIN, TaC等。
接着， 如图 10所示， 进行构图形成最终的栅堆叠。 具体地， 可 以对栅电极层 7、 功函数调节层 6 (以及， 可选地对栅介质层 5) 进 行构图 （如 RIE刻蚀）， 使得各个栅堆叠之间电气绝缘， 从而得到栅 堆叠 500-1/2。 在图 10所示的示例中， 并未对栅介质层 5进行构图； 但是本发明不限于此， 也可以对栅介质层 5进行构图。
在此之后， 可以同常规工艺中一样， 制作源 /漏区、金属互连等， 完成最终的器件。
这样， 就得到了根据本发明的半导体器件。该器件的透视图类似 于图 2中的透视图 （图 2中没有示出栅堆叠的具体结构）。
可以看到， 根据本发明的实施例， 通过对半导体层进行构图， 使 得在第一区域中半导体层的其余部分相对于鳍片部分下凹一定深度 (在此， 称为 "第一深度")， 在第二区域中半导体层的其余部分相对 于鳍片部分下凹一定深度（在此， 称为 "第二深度")。 通过使得第一 区域和第二区域中下凹的深度不同（即， 第一深度不等于第二深度）， 可以在第一区域和第二区域提供具有不同高度的鳍片，其中鳍片的高 度分别对应于第一深度和第二深度。
在本发明的实施例中， 虽然仅示例性的显示了 2 个鳍片的实施 例， 但本发明的显然可以适用于更多数目鳍片的情形。 此时， 只需要 按照本发明的制造方法， 相应的调整刻蚀深度和增加刻蚀步骤即可， 在此不再赘述。
在以上的描述中， 对于各层的构图、刻蚀等技术细节并没有做出 详细的说明。但是本领域技术人员应当理解， 可以通过现有技术中的 各种手段来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法并不完全相同的方 法。尽管以上分别描述了各个实施例， 但是并不意味着这些实施例中 的有利特征不能结合使用。 应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明 或解释本发明的原理， 而不构成对本发明的限制。 因此， 在不偏离本 发明的精神和范围的情况下所做的任何修改、 等同替换、 改进等， 均 应包含在本发明的保护范围之内。此外， 本发明所附权利要求旨在涵 盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内 的全部变化和修改例。

Claims

权 利 要 求
1. 一种半导体器件， 包括：
半导体层；
对所述半导体层构图而形成的第一鳍片，所述第一鳍片具有第一 顶面和第一底面；
对所述半导体层构图而形成的第二鳍片，所述第二鳍片具有第二 顶面和第二底面；
其中， 所述第一顶面与所述第二顶面持平，所述第一底面和第二 底面接于所述半导体层，且所述第二鳍片的高度高于所述第一鳍片的 高度。
2.根据权利要求 1所述的半导体器件，还包括跨于相应鳍片上形 成的栅堆叠。
3.根据权利要求 2所述的半导体器件，所述栅堆叠与半导体层之 间通过隔离层相互隔开。
4.根据权利要求 2所述的半导体器件，在所述鳍片的顶部和栅堆 叠之间还形成有硬掩膜层。
5.—种制造半导体器件的方法， 该方法包括：
提供半导体层； 以及
在半导体层的第一区域和第二区域对所述半导体层进行构图以 分别形成第一鳍片和第二鳍片；
其中， 所述第一鳍片具有第一顶面和第一底面， 所述第二鳍片具 有第二顶面和第二底面， 所述第一顶面与所述第二顶面持平， 所述第 一底面和第二底面接于所述半导体层，且所述第二鳍片的高度高于所 述第一鳍片的高度。
6.根据权利要求 5述的方法， 其中所述构图步骤包括： 在所述第一区域和第二区域对所述半导体层进行构图，以分别形 成所述第一鳍片以及所述第二鳍片的一部分； 以及
在所述第二区域对所述半导体层继续构图，以形成所述第二鳍片 的其余部分。
7.根据权利要求 5述的方法，还包括跨于相应鳍片形成栅堆叠的 步骤。
8.根据权利要求 7述的方法， 其中， 形成栅堆叠的步骤包括： 在所述半导体层上所述第一鳍片和第二鳍片各自的两侧形成隔 ί¾层；
在所述隔离层上跨于所述第一鳍片和第二鳍片依次形成栅介质 层和栅电极层； 以及
对栅电极层进行构图， 以形成栅堆叠。
9.根据权利要求 8述的方法， 其中， 在形成栅堆叠的步骤中还对 栅介质层进行构图。
10.根据权利要求 8述的方法， 其中， 还在栅介质层与栅电极层 之间形成功函数调节层， 以及
在形成栅堆叠的步骤中还对所述功函数调节层进行构图。
11.根据权利要求 5述的方法， 其中， 所述构图步骤使用硬掩膜 层作为构图掩膜。
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