TW202147512A - 形成半導體裝置的方法 - Google Patents

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朱龍琨
黃懋霖
徐崇威
余佳霓
江國誠
王志豪
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Abstract

一種形成半導體裝置的方法，包括：提供結構，結構具有基板、第一和第二通道層在基板上，以及第一和第二閘極介電層分別在第一和第二通道層上；在第一閘極介電層上形成第一偶極圖案，第一偶極圖案具有第一偶極材料，第一偶極材料具有第一導電型；在第二閘極介電層上形成第二偶極圖案，第二偶極圖案具有第二偶極材料，第二偶極材料具有與第一導電型相反的第二導電型；以及退火結構使第一偶極圖案的元素驅入至第一閘極介電層中以及使第二偶極圖案的元素驅入至第二閘極介電層中。

Description

形成半導體裝置的方法
本發明實施例係有關於一種半導體裝置及其形成方法，且特別關於一種多閘極裝置及其形成方法。
電子產業對更小以及更快速的電子裝置的需求不斷增長，這些裝置可以同時支援更多數量日益複合以及複雜的功能。為了滿足這些需求，積體電路（IC）產業具有製造低成本、高性能以及低功耗IC的趨勢。迄今為止，通過減小IC尺寸（例如，最小的IC部件尺寸），在很大程度上實現了這些目標，從而提高生產效率並降低相關成本。然而，這種微縮化也增加IC製造製程的複雜性。因此，要實現IC裝置及其性能的持續進步，需要IC製造製程及技術方面的相似進步。
進步的一個領域是如何為CMOS裝置提供多個臨界電壓（threshold voltages, Vt），以提高電晶體的性能，同時降低其他電晶體的功耗。詳細而言，對於包括奈米線裝置和奈米片裝置的多閘極裝置，例如鰭式場效電晶體（FinFET）、全繞式閘極（GAA）裝置以及其他類型的多閘極裝置，提供多個Vt一直是一項挑戰。原因之一是因為這些裝置非常小，並沒有太多的空間單獨使用不同的功函數金屬調整它們的Vt。因此，儘管現有的CMOS裝置（詳細而言，多閘極裝置）以及用於製造這種裝置的方法通常已經足以滿足其預期目的，但是它們並非在全部的方面都令人滿意。
本發明一些實施例提供一種形成半導體裝置的方法，包括：提供結構，結構具有基板、第一通道層和第二通道層在基板上，以及第一閘極介電層和第二閘極介電層分別在第一通道層和第二通道層上；在第一閘極介電層上形成第一偶極圖案，第一偶極圖案具有第一偶極材料，第一偶極材料具有第一導電型；在第二閘極介電層上形成第二偶極圖案，第二偶極圖案具有第二偶極材料，第二偶極材料具有與第一導電型相反的第二導電型；以及退火結構使第一偶極圖案的元素驅入至第一閘極介電層中以及使第二偶極圖案的元素驅入至第二閘極介電層中。
本發明另一些實施例提供一種形成半導體裝置的方法，包括：提供結構，結構具有基板、第一通道層和第二通道層在基板上，以及第一閘極介電層和第二閘極介電層分別在第一通道層和第二通道層上，第一閘極介電層和第二閘極介電層包括高介電常數介電材料；在第一閘極介電層上形成第一偶極圖案，第一偶極圖案具有n型偶極材料；在第二閘極介電層上形成第二偶極圖案，第二偶極圖案具有p型偶極材料；退火結構使第一偶極圖案的元素驅入至第一閘極介電層中以及使第二偶極圖案的元素驅入至第二閘極介電層中；以及在第一閘極介電層上形成n型功函數金屬層，並在第二閘極介電層上形成p型功函數金屬層。
本發明又一些實施例提供一種半導體裝置，包括：基板；第一n型電晶體以及第二n型電晶體，在基板上；以及第一p型電晶體以及第二p型電晶體，在基板上，其中第一n型電晶體包括第一通道層，高介電常數介電層的第一部份在第一通道層上，n型功函數金屬層的第一部份在高介電常數介電層的第一部份上，其中第二n型電晶體包括第二通道層，高介電常數介電層的第二部份在第二通道層上，n型功函數金屬層的第二部份在高介電常數介電層的第二部份上，其中高介電常數介電層的第二部份比高介電常數介電層的第一部份包含更多數量的n型偶極材料，其中第一p型電晶體包括第三通道層，高介電常數介電層的第三部份在第三通道層上，p型功函數金屬層的第一部份在高介電常數介電層的第三部份上，其中第二p型電晶體包括第四通道層，高介電常數介電層的第四部份在第四通道層上，p型功函數金屬層的第二部份在高介電常數介電層的第四部份上，其中高介電常數介電層的第四部份比高介電常數介電層的第三部份包含更多數量的p型偶極材料。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或裝置的期望特性。此外，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。為了簡單和清楚起見，可以按不同比例任意繪製各種部件。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。再者，用語「大約」、「近似」等類似用語描述數字或數字範圍時，該用語意欲涵蓋的數值是在合理範圍內包含所描述的數字，例如在所描述的數字之+/- 10%之內，或本發明所屬技術領域中具有通常知識者理解的其他數值。例如，用語「大約5奈米」涵蓋從4.5奈米至5.5奈米的尺寸範圍。
本揭露一般來說關於積體電路（IC）裝置，並且更詳細而言關於具有n型金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistors, MOSFETs）以及p型MOSFETs兩者的IC裝置。換句話說，IC裝置為互補式金屬氧化物半導體（complementary metal-oxide-semiconductor, CMOS）裝置。在一些方面，本揭露關於調整CMOS裝置的臨界電壓（Vt），藉由將不同類型的偶極材料結合（incorporate）到各別裝置的閘極介電層中以提供n型MOSFET（或NMOSFET）裝置多個Vt，並且提供p型MOSFET（或PMOSFET）裝置多個Vt。例如，本揭露的一些實施例將n型偶極材料結合到NMOSFET的閘極介電層中以進一步降低其臨界電壓，並且將p型偶極材料結合到PMOSFET的閘極介電層中以進一步降低其臨界 電壓。有益處地，通過結合偶極材料，NMOSFETs以及PMOSFETs兩者都可以提供標準臨界電壓以及降低的臨界電壓。可以通過使用不同的功函數金屬進一步調整臨界電壓。因此，本揭露可以用於靈活地調整用於CMOS裝置的臨界電壓。此外，將偶極材料結合到閘極介電層中通常不會增加CMOS裝置的尺寸。本揭露可以應用於多閘極CMOS裝置，例如FinFET、全繞式（gate-all-around, GAA）CMOS裝置以及平面CMOS裝置。
第1圖根據本揭露的各個方面，係用於製造CMOS裝置的方法100的流程圖。在一些實施例中，方法100製造包括p型GAA電晶體和n型GAA電晶體的多閘極裝置。以下簡要描述方法100。
在操作102中，提供初始結構。初始結構包括用於製造至少四個電晶體的四個裝置區。第一裝置區包括第一通道半導體層（或第一通道層），其懸置在第一導電類型的第一對源極/汲極（S/D）部件之間。第二裝置區包括第二通道半導體層（或第二通道層），其懸置在第一導電類型的第二對源極/汲極（S/D）部件之間。第三裝置區包括第三通道半導體層（或第三通道層），其懸置在第二導電類型的第三對源極/汲極（S/D）部件之間。第四裝置區包括第四通道半導體層（或第四通道層），其懸置在第二導電類型的第四對源極/汲極（S/D）部件之間。在一個實施例中，第一導電類型是n型並且第二導電類型是p型。在一個替代實施例中，第一導電類型是p型並且第二導電類型是n型。第一至第四通道層在閘極溝槽中露出，其閘極溝槽係由去除虛設閘極所致。在操作104中，在閘極溝槽中並在第一至第四通道層的周圍形成閘極介電層。閘極介電層可以包括界面層以及高介電常數介電層。閘極介電層部份地填充鄰近通道層之間的間隙。在操作106中，在第二裝置區中的閘極介電層上方形成第一偶極圖案。在操作108中，在第四裝置區中的閘極介電層上方形成第二偶極圖案。在操作110中，對結構進行退火，使第一偶極圖案以及第二偶極圖案的偶極元素擴散到在其下方各別的閘極介電層中。因此，第二裝置區提供比第一裝置區更低的Vt，並且第四裝置區提供比第三裝置區更低的Vt。
在操作112中，可以可選地（optionally）去除第一和第二偶極圖案。在操作114中，在第一和第二裝置區中形成第一導電類型的功函數金屬層，以進一步調整裝置中的Vt。在操作116中，在第三和第四裝置區中形成第二導電類型的功函數金屬層，以進一步調整裝置中的Vt。在操作118中，方法100執行進一步的步驟，例如形成塊體金屬層以及接觸件。本揭露也涵蓋了額外的製程。可以在方法100之前、期間和之後提供額外的步驟，並且對於方法100額外的實施例，可以移動、替換或取消所描述的一些步驟。以下討論示出可以根據方法100製造的CMOS積體電路裝置的各種實施例。
第2A圖根據本揭露的各個方面，係部份的CMOS裝置200在相關於第1圖中的方法100的一製造階段的示意俯視圖。第2B-14B圖根據本揭露的各個方面，係部份的CMOS裝置200在相關於第1圖中的方法100的各種製造階段的示意剖面圖。
在一些實施例中，裝置200為多閘極裝置，並且可以被包括在微處理器、記憶體及/或其他IC裝置中。在一些實施例中，裝置200是IC晶片、晶片上系統（system on chip, SoC）的一部份，其包括各種被動和主動微電子裝置，例如：電阻、電容、電感、二極體、p型場效電晶體（p-type field effect transistors, PFETs）、n型場效電晶體（n-type field effect transistors, NFETs）、金屬氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistors, MOSFETs）、互補式金屬氧化物半導體（complementary metal-oxide semiconductor, CMOS）電晶體、雙極性接面電晶體（bipolar junction transistors, BJTs）、橫向擴散MOS（laterally diffused MOS, LDMOS）電晶體、高壓電晶體、高頻電晶體、其他合適的組件或其組合。在一些實施例中，多閘極裝置200被包括在非揮發性記憶體（non-volatile memory）中，例如：非揮發性隨機存取記憶體（non-volatile random access memory, NVRAM）、快閃記憶體（flash memory）、電性可抹除程式化唯讀記憶體（electrically erasable programmable read only memory, EEPROM）、可抹除程式化唯讀記憶體（erasable programmable read-only memory, EPROM）、其他合適的記憶體類型或其組合。為了清楚起見，第2A-14B圖被簡化以更好地理解本揭露的發明構思。可以在裝置200中添加額外的部件，並且在裝置200的其他實施例中可以替換、修改或消除以下描述的一些部件。以下將結合方法100的實施例描述裝置200的製造。
方法100（第1圖）在操作102處提供CMOS裝置200的初始結構，其部份結構顯示於第2A-2C圖中。詳細而言，第2A圖示出CMOS裝置200包括四個電晶體200A、200B、200C以及200D，其中電晶體200A和200B為第一導電類型，而電晶體200C和200D為與第一導電類型相反的第二導電類型。例如，電晶體200A和200B為n型電晶體，並且電晶體200C和200D為p型電晶體，反之亦然。電晶體200A包括主動區204A以及大抵垂直於主動區204A的閘極區206A。主動區204A包括一對源極/汲極區以及在一對源極/汲極區之間的通道區。閘極區206A與溝道區契合（engage）。相似地，電晶體200B包括主動區204B和閘極區206B、電晶體200C包括主動區204C和閘極區206C以及電晶體200D包括主動區204D和閘極區206D。第2B圖根據一個實施例，繪示裝置200的剖面圖，其可以是分別沿著第2A圖的A1-A1、B1-B1、C1-C1以及D1-D1線的裝置200A、200B、200C或200D的剖面圖。第2C圖根據一個實施例，繪示裝置200的剖面圖，其可以是分別沿著第2A圖的A2-A2、B2-B2、C2-C2以及D2-D2線的裝置200A、200B、200C或200D的剖面圖。第2B和2C圖所示的實施例為奈米線FET，其通道層215為奈米線的形狀。為了清楚起見，裝置200A、200B、200C和200D被示為具有相同的配置，以更好地理解本揭露的發明構思。在各種實施例中，裝置200A、200B、200C和200D可以具有不同的配置。例如，可以具有不同數量的通道及/或通道層215可以具有不同的形狀或尺寸。在另一個示例中，裝置200A、200B、200C和200D中的任何一個可以是FinFET、奈米線FET、奈米片FET或平面FET。
參照第2B-2C圖，裝置200包括基板（例如，晶圓）202。在所描繪的實施例中，基板202包括矽。替代地或額外地，基板202包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽（silicon carbide）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）以及/或銻化銦（InSb）；合金半導體，例如矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）以及/或磷砷化鎵銦（GaInAsP）；或其組合。替代地，基板202是絕緣體上半導體基板，例如絕緣體上矽（silicon-on-insulator, SOI）基板、絕緣體上矽鍺（silicon germanium-on-insulator, SGOI）基板或絕緣體上鍺（germanium-on-insulator, GOI）基板。
每個電晶體200A-200D進一步包括一對源極/汲極部件260。對於n型電晶體，源極/汲極部件260為n型。對於p型電晶體，源極/汲極部件260為p型。可以通過磊晶成長半導體材料（例如，Si、SiGe）以填充裝置200中的溝槽來形成源極/汲極部件260，例如，使用CVD沉積技術（例如，氣相磊晶）、分子束磊晶、其他合適的磊晶成長製程或其組合。源極/汲極部件260摻雜有適當的n型摻質及/或p型摻質。例如，對於n型電晶體，源極/汲極部件260可以包括矽，並且摻雜有碳、磷、砷、其他n型摻質或其組合；並且對於p型電晶體，源極/汲極部件260可以包括矽鍺或鍺，並且摻雜有硼、其他p型摻質或其組合。
每個電晶體200A-200D進一步包括懸置在基板202上方並連接一對源極/汲極部件260的半導體層215堆疊。半導體層215堆疊用作各別電晶體的電晶體通道。因此，半導體層215也被稱為通道層215。通道層215在閘極溝槽275中露出，這是由於去除各別閘極區206A、206B、206C和206D（第2A圖）之中的虛設閘極所致。通道層215可以包括單晶矽。替代地，通道層215可以包括鍺、矽鍺或其他合適的半導體材料。最初，通道層215形成為半導體層堆疊的一部份，上述半導體層堆疊包括通道層215和不同材料的其他半導體層。可以使用一種或多種微影製程將半導體層堆疊圖案化為在基板202上方突出的鰭片形狀，上述微影製程包括雙重圖案化或多重圖案化製程。在形成閘極溝槽275之後，選擇性地蝕刻半導體層堆疊以去除其他半導體層，保留通道層215懸置在基板202上方並且在各別源極/汲極部件260之間。通道層215通過間隙277彼此分開並且與基板202分開。
在一些實施例中，每個通道層215具有奈米尺寸。例如，在一些實施例中，每個通道層215可以具有大約10奈米至大約300奈米的長度（沿著“x”方向）、大約10奈米至大約80奈米的寬度（沿著“y”方向）以及大約4奈米至大約8奈米的高度（沿著“z”方向）。在一些實施例中，通道層215之間的垂直間隔（沿著“z”方向）可以為大約6奈米至大約15奈米。因此，通道層215可以被稱為“奈米線”，通常指以允許金屬閘極物理接觸通道層的至少兩側的方式懸置的通道層，並且在GAA電晶體中，將允許金屬閘極物理接觸通道層的至少四個側面（即，圍繞通道層）。在一些實施例中，通道層215可以是圓柱形（例如，奈米線）、矩形（例如，奈米棒）、片狀（例如，奈米片）等或具有其他合適的形狀。
裝置200進一步包括隔離部件230以隔離各種區域，例如各種摻雜區域204A和204B。隔離部件230包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料（例如，包括矽、氧、氮、碳或其他合適的隔離成分）或其組合。隔離部件230可以包括不同的結構，例如淺溝槽隔離（shallow trench isolation, STI）結構、深溝槽隔離（deep trench isolation, DTI）結構及/或局部矽氧化（local oxidation of silicon, LOCOS）結構。隔離部件230可以包括多層絕緣材料。
裝置200還包括鄰近源極/汲極部件260的閘極間隔物247。閘極間隔物247可以包括矽、氧、碳、氮、其他合適的材料或其組合（例如，氧化矽、氮化矽、氮氧化矽（SiON）、碳化矽、氮碳化矽（SiCN）、碳氧化矽（SiOC）、碳氮氧化矽（SiOCN））。在一些實施例中，閘極間隔物247包括多層結構，例如包括氮化矽的第一介電層和包括氧化矽的第二介電層。裝置200進一步包括內部間隔物255，內部間隔物255垂直地在鄰近的通道層215之間，並且鄰近源極/汲極部件260。內部間隔物255可以包括介電材料，上述介電材料包括矽、氧、碳、氮、其他合適的材料或其組合（例如，氧化矽、氮化矽、氮氧化矽、碳化矽或碳氮氧化矽）。在一些實施例中，內部間隔物255包括低介電常數介電材料。閘極間隔物247和內部間隔物255可以通過沉積（例如，CVD、PVD、ALD等）以及蝕刻製程（例如，乾式蝕刻）形成。閘極溝槽275設置在相對的閘極間隔物247以及相對的內部間隔物255之間。
裝置200進一步包括位於隔離部件230、磊晶源極/汲極部件260以及閘極間隔物247上方的接觸蝕刻停止層（contact etch stop layer, CESL）268。CESL 268包括矽以及氮，例如氮化矽或氮氧化矽。可以通過例如CVD的沉積製程或其他合適的方法形成CESL 268。裝置200進一步包括在CESL 268之上的層間介電（inter-level dielectric, ILD）層270。ILD層270包括介電材料，介電材料包括例如氧化矽、氮化矽、氮氧化矽、TEOS形成的氧化物、PSG、BPSG、低介電常數介電材料、其他合適的介電材料或其組合。可以通過例如CVD、流動式CVD（flowable CVD, FCVD）等的沉積製程或其他合適的方法形成ILD層270。
第2D圖根據另一實施例，繪示裝置200的剖面圖，其可以是分別沿著第2A圖的A1-A1、B1-B1、C1-C1以及D1-D1線的裝置200A、200B、200C或200D的剖面圖。第2E圖根據另一實施例，繪示裝置200的剖面圖，其可以是分別沿著第2A圖的A2-A2、B2-B2、C2-C2以及D2-D2線的裝置200A、200B、200C或200D的剖面圖。在第2D和2E圖所示的實施例中，通道層215為鰭形而不是多個堆疊層。因此，它也被稱為鰭片215。鰭片215從基板202延伸並穿過隔離部件230。鰭片215連接一對源極/汲極部件260。在一些實施例中，鰭片215可具有大約40奈米至大約70奈米的高度（沿著“z”方向）以及大約4奈米至大約8奈米的寬度（沿著“y”方向）。在此實施例中，電晶體200A、200B、200C以及200D為FinFET。在以下的討論中，電晶體200A、200B、200C以及200D為奈米線FET，如第2B和2C圖所示。然而，它們也可以是如第2D和2E圖所示的FinFET，並且方法100可以相似地應用於其實施例或第2B-2E圖中未示出的其他類型的電晶體。
方法100（第1圖）在通道層215的表面上形成閘極介電層279，閘極介電層279在閘極溝槽275中露出，如第3圖所示，第3圖繪示分別沿著第2A圖的A2-A2、B2-B2、C2-C2和D2-D2線的裝置200A、200B、200C和200D的剖面圖。參照第3圖，在所描繪的實施例中，閘極介電層279包括在通道層215上方的界面層280，以及在界面層280上方的高介電常數介電層282。此外，界面層280和高介電常數介電層282部份填充間隙277。在一些實施例中，界面層280及/或高介電常數介電層282也設置在基板202、隔離部件230及/或閘極間隔物247上。界面層280包括介電材料，例如SiO2 、HfSiO、SiON、其他含矽介電材料、其他合適的介電材料或其組合。高介電常數介電層282包括高介電常數介電材料，例如HfO2 、HfSiO、HfSiO4 、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO、ZrO2 、ZrSiO2 、AlO、AlSiO、Al2 O3 、TiO、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 （BTO）、（Ba、Sr）TiO3 （BST）、Si3 N4 、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）合金、其他合適的高介電常數介電材料或其組合。高介電常數介電材料通常是指具有高介電常數的介電材料，例如，介電常數大於氧化矽的介電常數（介電常數≈3.9）。界面層280可以通過本揭露所述的任何製程形成，例如熱氧化、化學氧化、ALD、CVD、其他合適的製程或其組合。在一些實施例中，界面層280具有約0.5奈米至約3奈米的厚度。高介電常數介電層282可以通過本揭露所述的任何製程形成，例如ALD、CVD、PVD、基於氧化的沉積製程、其他合適的製程或其組合。在一些實施例中，高介電常數介電層282具有約1奈米至約3奈米的厚度。在替代的實施例中，閘極介電層279可以包括額外的介電層，或可以省略界面層280。
在操作106，方法100（第1圖）在電晶體200B中並在閘極介電層279上方形成偶極圖案410。其可以涉及各種製程，例如沉積、微影以及蝕刻。在操作106的各種步驟中，第4A、4B、4C以及4D圖繪示操作106的實施例，第4A、4B、4C以及4D圖繪示分別沿著第2A圖的A2-A2、B2-B2、C2-C2以及D2-D2線的裝置200A、200B、200C以及200D的剖面圖。
參照第4A圖，方法100在電晶體200A、200B、200C和200D中的閘極介電層279上方沉積偶極層410。偶極層410包括用於在電晶體200B的閘極介電層279中形成偶極的介電材料。介電材料可以是具有一個或多個偶極元素的氧化物、氮化物或另一種化合物。在一些實施例中，偶極元素可以是鑭（La）、釔（Y）、鍶（Sr）、鋁（Al）、鈦（Ti）、鈮（Nb）、鉺（Er）、鈧（Sc）或其他合適的化學元素。可以例如通過退火製程將偶極元素從偶極層410驅入到閘極介電層279中。在本實施例中，選擇偶極元素以降低電晶體200B的臨界電壓。在電晶體200B是n型電晶體的實施例中，偶極元素可以是鑭、釔、鍶或一些其他化學元素，並且偶極層410可以包括偶極元素的氧化物或氮化物。例如，偶極層410可以包括La2 O3 、Y2 O3 、SrO、LaN、YN、Sr3 N2 或其他合適的材料。在電晶體200B是p型電晶體的實施例中，偶極元素可以是鋁、鈦、鈮或鈧或一些其他化學元素，並且偶極層410可以包括偶極元素的氧化物或氮化物。例如，偶極層410可以包括Al2 O3 、TiO2 、氧化鈮（例如、Nb2 O5 ）、AlN、TiN、NbN或其他合適的材料。在各種實施例中，偶極層410可以通過ALD、CVD或其他合適的方法沉積。此外，在各種實施例中，偶極層410被沉積以具有大約0.5奈米或小於大約1奈米的大抵均勻的厚度。在第4A圖所示的實施例中，偶極層410被沉積以圍繞每個通道層215，上述通道層215懸置在基板202上方，偶極層410也被沉積在通道層215的表面上，上述通道層215設置在基板202上。在電晶體200A至200D為FinFETs的實施例中（示例請參照第2D和2E圖），偶極層410被沉積在鰭片215的頂表面和側壁表面上。
參照第4B圖，方法100形成蝕刻遮罩290，蝕刻遮罩290覆蓋電晶體200B並露出電晶體200A、200C和200D。遮罩290包括與偶極層410的材料不同的材料，以在蝕刻偶極層410的期間實現蝕刻選擇性。例如，遮罩290可以包括抗蝕材料（因此可以被稱為圖案化的抗蝕層及/或圖案化的光阻層）。在一些實施例中，遮罩290具有多層結構，例如設置在抗反射塗層（anti-reflective coating, ARC）層上方的光阻層。只要可以在蝕刻偶極層410的期間實現蝕刻選擇性，本揭露也涵蓋用於遮罩290的其他材料。在一些實施例中，操作106包括微影製程，微影製程包括在裝置200上形成光阻層（例如，通過旋轉塗佈）、執行預曝光烘烤製程、使用光遮罩執行曝光製程、執行曝光後烘烤製程以及在顯影劑溶液中顯影曝光的光阻層。在顯影之後，圖案化的光阻層（例如，圖案化的遮罩290）包括與光遮罩對應的光阻圖案，圖案化的光阻層覆蓋電晶體200B並露出電晶體200A、200C和200D。替代地，可以通過其他方法實施或替代曝光製程，例如無遮罩微影、電子束寫入、離子束寫入或其組合。
在具有蝕刻遮罩290的情況下，操作106隨後蝕刻偶極層410，並將其從電晶體200A、200C和200D中去除，如第4C圖所示。通過蝕刻遮罩290保護電晶體200B中的偶極層410免於蝕刻製程。蝕刻製程完全去除電晶體200A、200C和200D中在通道層215周圍以及位於通道層215與基板202之間的偶極層410，從而露出電晶體200A、200C和200D中的高介電常數介電層282。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程或反應離子蝕刻製程，其相對於高介電常數介電層282，對於偶極層410具有高蝕刻選擇性。在一些實施例中，蝕刻製程是濕式蝕刻製程，相對於高介電常數介電層282，其使用對於偶極層410具有高蝕刻選擇性的蝕刻溶液。例如，蝕刻選擇性可以為大約10至大約100或可以大於100。控制蝕刻製程的參數（例如蝕刻溫度、蝕刻溶液濃度、蝕刻時間、其他合適的濕式蝕刻參數或其組合）以確保完全去除電晶體200A、200C和200D中的偶極層410。例如，調整蝕刻時間（即，偶極層410暴露於濕式蝕刻溶液多久的時間）以完全去除偶極層410，而最小地（至沒有）蝕刻高介電常數介電層282。在一些實施例中，進一步相對於遮罩290，蝕刻溶液具有對偶極層410的蝕刻選擇性。在一些實施例中，蝕刻製程部份蝕刻遮罩290。
在蝕刻製程之後，在方法100（第1圖）的操作106中，例如通過光阻剝離製程或其他合適的製程去除遮罩290。參照第4D圖，僅保留在電晶體200B中的偶極層410，並成為偶極圖案410。偶極層410不存在於電晶體200A、200C和200D中。
在操作108中，方法100（第1圖）在電晶體200D中並在閘極介電層279上方形成偶極圖案420。相似於操作106，操作108可以涉及各種製程，例如沉積、微影以及蝕刻。在操作108的各種步驟中，第5A、5B、5C以及5D圖繪示操作108的實施例，第5A、5B、5C以及5D圖繪示分別沿著第2A圖的A2-A2、B2-B2、C2-C2以及D2-D2線的裝置200A、200B、200C以及200D的剖面圖。操作108的許多方面相似於操作106。
參照第5A圖，方法100在電晶體200A、200C和200D中的閘極介電層279上方以及在電晶體200B中的偶極圖案410上方沉積偶極層420。偶極層420包括用於在電晶體200D的閘極介電層279中形成偶極的介電材料。介電材料可以是具有一個或多個偶極元素的氧化物、氮化物或另一種化合物。在一些實施例中，偶極元素可以是鑭（La）、釔（Y）、鍶（Sr）、鋁（Al）、鈦（Ti）、鈮（Nb）、鉺（Er）、鈧（Sc）或其他合適的化學元素。可以例如通過退火製程將偶極元素從偶極層420驅入到閘極介電層279中。在本實施例中，選擇偶極元素以降低電晶體200D的臨界電壓。在電晶體200D是n型電晶體的實施例中，偶極元素可以是鑭、釔、鍶或一些其他化學元素，並且偶極層420可以包括偶極元素的氧化物或氮化物。例如，偶極層420可以包括La2 O3 、Y2 O3 、SrO、LaN、YN、Sr3 N2 或其他合適的材料。在電晶體200D是p型電晶體的實施例中，偶極元素可以是鋁、鈦、鈮或鈧或一些其他化學元素，並且偶極層420可以包括偶極元素的氧化物或氮化物。例如，偶極層420可以包括Al2 O3 、TiO2 、氧化鈮（例如、Nb2 O5 ）、AlN、TiN、NbN或其他合適的材料。在本實施例中，偶極層420和偶極圖案410用於相反導電類型的電晶體。例如，偶極圖案410用於n型電晶體，並且偶極層420用於p型電晶體，反之亦然。在各種實施例中，偶極層420可以通過ALD、CVD或其他合適的方法沉積。此外，在各種實施例中，偶極層420被沉積以具有大約0.5奈米或小於大約1奈米的大抵均勻的厚度。在第5A圖所示的實施例中，偶極層420被沉積以圍繞每個通道層215，上述通道層215懸置在基板202上方，偶極層420也被沉積在通道層215的表面上，上述通道層215設置在基板202上。在電晶體200A至200D為FinFETs的實施例中（示例請參照第2D和2E圖），偶極層420被沉積在鰭片215的頂表面和側壁表面上。
參照第5B圖，方法100形成蝕刻遮罩292，蝕刻遮罩292覆蓋電晶體200D並露出電晶體200A、200B和200C。遮罩292包括與偶極層420的材料不同的材料，以在蝕刻偶極層420的期間實現蝕刻選擇性。例如，遮罩292可以包括光阻材料或設置在抗反射塗層（ARC）層上方的光阻層。操作108可以使用微影製程創建遮罩292，相似於關於遮罩290所討論的製程。
在具有蝕刻遮罩292的情況下，操作108隨後蝕刻偶極層420，並將其從電晶體200A、200B和200C中去除，如第5C圖所示。通過蝕刻遮罩292保護電晶體200D中的偶極層420免於蝕刻製程。蝕刻製程完全去除電晶體200A、200B和200C中在通道層215周圍以及位於通道層215與基板202之間的偶極層420，從而露出電晶體200A和200C中的高介電常數介電層282以及電晶體200B中的偶極圖案410。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程或反應離子蝕刻製程，其相對於高介電常數介電層282以及偶極圖案410，對於偶極層420具有高蝕刻選擇性。在一些實施例中，進一步相對於遮罩292，蝕刻溶液具有對偶極層420的蝕刻選擇性。在一些實施例中，蝕刻製程部份蝕刻遮罩292。
在蝕刻製程之後，在方法100（第1圖）的操作108中，例如通過光阻剝離製程或其他合適的製程去除遮罩292。參照第5D圖，僅保留在電晶體200D中的偶極層420，並成為偶極圖案420。偶極層420不存在於電晶體200A、200B和200C中。
在操作110中，方法100（第1圖）對裝置200執行偶極驅入製程，使得偶極圖案410和420的偶極材料被驅入至電晶體200B和200D的閘極介電層279中。在本實施例中，偶極驅入製程為退火製程，例如快速熱退火（rapid thermal annealing, RTA）、毫秒退火（millisecond annealing, MSA）、微秒退火（microsecond annealing, μSA）或其他合適的退火製程。在本實施例中，將退火溫度控制在約500℃至約900℃的範圍內，例如約600℃至約800℃。選擇上述溫度使其不會不利地影響裝置200的現有結構和部件，並且仍足以使偶極元素從偶極圖案410和420遷移（或擴散）到其下方的各別閘極介電層中。在本實施例中，界面層280和高介電常數介電層282的厚度被設計為使得偶極材料可以有效地滲透穿過這些層或至少穿過高介電常數介電層282。例如，界面層280可以具有大約0.7奈米至大約1.5奈米的厚度，而高介電常數介電層282可以具有大約1.2奈米至大約2.5奈米的厚度。在偶極驅入製程之後，電晶體200B和200D中的高介電常數介電層282分別變為高介電常數介電層282b和282d；電晶體200B和200D中的界面層280分別變成界面層280b和280d。在將偶極材料結合至其中之後，高介電常數介電層282b和282d變得不同於高介電常數介電層282。此外，在一些實施例中，界面層280b和280d變得不同於界面層280，因為偶極材料也被驅入其中。如第6圖所示，電晶體200B的閘極介電層279b現在不同於電晶體200A的閘極介電層279；並且電晶體200D的閘極介電層279d現在不同於電晶體200C的閘極介電層279。
在操作112，方法100（第1圖）通過應用一種或多種蝕刻製程從裝置200去除偶極圖案410和420。所得的結構如第7圖所示。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程或反應離子蝕刻製程，其相對於高介電常數介電層282，對於偶極圖案410和420具有高蝕刻選擇性。操作112是可選的（optional），並且在一些實施例中可以省略。當省略操作112時，偶極圖案410和420分別保留在電晶體200B和200D中。
在操作114，方法100（第1圖）在電晶體200A和200B之上形成功函數金屬層430，如第8A圖所示。功函數金屬層430被設計為為電晶體200A和200B的類型提供適當的功函數。在電晶體200A和200B是n型電晶體的實施例中，功函數金屬層430包括n型功函數金屬，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數材料或其組合。在電晶體200A和200B是p型電晶體的實施例中，功函數金屬層430包括p型功函數金屬，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、其他p型功函數材料或其組合。在一些實施例中，功函數金屬層430具有約2奈米至約5奈米的厚度。
操作114可以包括各種製程，例如沉積、微影以及蝕刻。例如，可以在電晶體200A、200B、200C以及200D上方沉積功函數金屬層430。然後，形成蝕刻遮罩覆蓋電晶體200A以及200B並且露出電晶體200C以及200D。隨後，使用一種或多種蝕刻製程從電晶體200C以及200D去除功函數金屬層430。最後，去除蝕刻遮罩。
參照第8A圖，電晶體200A和200B具有相同的導電類型（即，均為n型或p型），並且具有相同的功函數金屬層430。然而，如先前所討論，閘極介電層279b（280b/282b）包括比閘極介電層279更多數量的偶極材料。因此，電晶體200B具有比電晶體200A低的臨界電壓。
第8B圖繪示裝置200的實施例，其中偶極圖案410保留在裝置中（即，省略關於偶極圖案410的操作112）。偶極圖案410設置在高介電常數介電層282b和功函數金屬層430之間。
在操作116，方法100（第1圖）在電晶體200C和200D之上形成功函數金屬層440，如第9A圖所示。功函數金屬層440被設計為為電晶體200C和200D的類型提供適當的功函數。在電晶體200C和200D是n型電晶體的實施例中，功函數金屬層440包括n型功函數金屬，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數材料或其組合。在電晶體200C和200D是p型電晶體的實施例中，功函數金屬層440包括p型功函數金屬，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、其他p型功函數材料或其組合。在一些實施例中，功函數金屬層440具有約2奈米至約5奈米的厚度。在本實施例中，功函數金屬層430和440具有不同的導電類型（即，一個用於n型而另一個用於p型）。
操作116可以包括各種製程，例如沉積、微影以及蝕刻。例如，可以在電晶體200A、200B、200C以及200D上方沉積功函數金屬層440。然後，形成蝕刻遮罩覆蓋電晶體200C以及200D並且露出電晶體200A以及200B。隨後，使用一種或多種蝕刻製程從電晶體200A以及200B去除功函數金屬層434。最後，去除蝕刻遮罩。
參照第9A圖，電晶體200C和200D具有相同的導電類型（即，均為n型或p型），並且具有相同的功函數金屬層440。然而，如先前所討論，閘極介電層279d（280d/282d）包括比閘極介電層279更多數量的偶極材料。因此，電晶體200D具有比電晶體200C低的臨界電壓。
第9B圖繪示裝置200的實施例，其中偶極圖案420保留在裝置中（即，省略關於偶極圖案420的操作112）。偶極圖案420設置在高介電常數介電層282d和功函數金屬層440之間。
在操作118中，方法100（第1圖）對裝置200執行進一步的製造。例如，可以在功函數金屬層430和440上方形成塊體金屬層350，如第10A和10B圖所示。第10A圖繪示在此製造階段分別沿著第2A圖的A1-A1、B1-B1、C1-C1和D1-D1線的電晶體200A、200B、200C和200D；並且第10B圖繪示在此製造階段分別沿著第2A圖的A2-A2、B2-B2、C2-C2和D2-D2線的電晶體200A、200B、200C和200D。例如，CVD製程或PVD製程沉積塊體金屬層350，使其填充閘極溝槽275的任何剩餘部份（參照第2B和2C圖）。塊體金屬層350包括合適的導電材料，例如Al、W及/或Cu。塊體金屬層350可以額外地或共同地包括其他金屬、金屬氧化物、金屬氮化物、其他合適的材料或其組合。在一些實施例中，在形成塊體金屬層350之前，可選地（例如，通過ALD）在功函數層430及/或440上方形成阻擋層（未示出），從而將塊體金屬層350設置在阻擋層上。在沉積塊體金屬層350之後，可以執行平坦化製程以從裝置200去除多餘的閘極材料。例如，執行CMP製程直到到達（露出）ILD層270的頂表面。方法100可以執行其他操作，例如：形成電性連接至S/D部件260的S/D接觸件；形成電性連接至塊體金屬層350的閘極導孔；以及形成將電晶體200A、200B、200C和200D連接至裝置200的各個部份以形成完整IC的多層互連結構。電晶體200A和200B具有相同的導電類型，並且電晶體200B具有比電晶體200A更低的Vt。電晶體200C和200D具有相同的導電類型，並且電晶體200D具有比電晶體200C低的Vt。電晶體200A和200B的導電類型與電晶體200C和200D的導電類型相反。在一實施例中，電晶體200A和200B是n型電晶體，並且電晶體200C和200D是p型電晶體。在替代實施例中，電晶體200A和200B是p型電晶體，並且電晶體200C和200D是n型電晶體。
第11A和11B圖分別繪示裝置200B和200D沿著第2A圖的B2-B2和D2-D2線的剖面圖。第11A圖繪示電晶體200B的實施例，其中偶極圖案410保留在裝置中。如圖所示，偶極圖案410被設置為與高介電常數介電層282b接觸，功函數金屬層430被設置為與偶極圖案410接觸，並且塊體金屬層350被設置在功函數金屬層430上方。第11B圖繪示電晶體200D的實施例，其中偶極圖案420保留在裝置中。如圖所示，偶極圖案420被設置為與高介電常數介電層282d接觸，功函數金屬層440被設置為與偶極圖案420接觸，並且塊體金屬層350被設置在功函數金屬層440上方。
在方法100的替代實施例中，第12A、12B、12C、12D以及12E圖繪示分別沿著第2A圖的A2-A2、B2-B2、C2-C2以及D2-D2線的裝置200A、200B、200C或200D的剖面圖。參照第12A圖，在將偶極層420沉積在電晶體200A、200B、200C和200D上之後，操作108形成遮罩292，如第12A圖所示。遮罩292覆蓋電晶體200B和200D兩者並且露出電晶體200A和200C。以上討論了遮罩292的材料和形成製程。然後，操作108從電晶體200A和200C去除偶極層420，如第12B圖所示。隨後，操作108去除遮罩292，如第12C圖所示。現在，電晶體200A和200C不具有偶極圖案410和420，電晶體200D包括偶極圖案420但不包括偶極圖案410，並且電晶體200B包括偶極圖案410和420。在操作110，方法100執行退火製程，退火製程將偶極元素從偶極圖案410和420驅入到相應的閘極介電層279中（第12D圖）。對於電晶體200B，由於偶極圖案410與閘極介電層279接觸，所以其支配（dominate）了偶極元素的結合。換句話說，閘極介電層279b結合大部份（mostly）來自偶極圖案410的偶極元素。對於電晶體200D，閘極介電層279d結合來自偶極圖案420的偶極元素。在操作114、116和118，方法100形成功函數金屬層430和440以及塊體金屬層350（第12E圖）。詳細而言，第12E圖繪示其中省略操作112並將偶極圖案410和420保留在電晶體200B和200D中的實施例。
第13A和13B圖繪示沿著第2A圖的B1-B1線的部份電晶體200B的兩個實施例。第13A圖中的實施例不包括偶極圖案410，而第13B圖中的實施例包括偶極圖案410。兩個實施例的其他方面是相同的。如圖所示，電晶體200B包括角落電晶體部份（或角落電晶體）Tr1以及中心電晶體部份（或中心電晶體）Tr2。
第14A和14B圖繪示沿著第2A圖的D1-D1線的部份電晶體200D的兩個實施例。第14A圖中的實施例不包括偶極圖案420，而第14B圖中的實施例包括偶極圖案420。兩個實施例的其他方面是相同的。如圖所示，電晶體200D包括角落電晶體部份（或角落電晶體）Tr3以及中心電晶體部份（或中心電晶體）Tr4。
電晶體Tr1和Tr2的臨界電壓可以根據結合在其中的偶極元素的數量而不同。因此，電晶體Tr1和Tr2可以在略微不同的時間開啟。詳細而言，每單位面積，角落電晶體Tr1一般來說比中心電晶體Tr2結合更多數量的偶極元素。原因之一是高介電常數介電層282在角落部份比在中心部份厚。例如，其對角線尺寸t1大於其垂直尺寸t2。因此，在角落部份比在中心部份有更多的偶極元素。相似地，電晶體Tr3和Tr4的臨界電壓以及開啟時間可以根據結合在其中的偶極元素的數量而不同。在將n型偶極元素結合到p型電晶體中或將p型偶極元素結合到n型電晶體中的方法中，角落電晶體Tr1和Tr3分別比中心電晶體Tr2和Tr4經歷更高的臨界電壓和更長的開啟時間，其對裝置性能產生不利影響。相反地，本實施例將n型偶極元素結合到n型電晶體中，並且將p型偶極元素結合到p型電晶體中。因此，角落電晶體Tr1和Tr3分別比中心電晶體Tr2和Tr4經歷更低的臨界電壓和更短的開啟時間，其可以改善裝置性能。
儘管不旨在限制，但是本揭露的一個或多個實施例為半導體裝置及其形成方法提供許多益處。例如，本揭露的實施例提供一種用於將偶極元素分別結合到n型和p型電晶體的閘極介電層中的製程。其製程不僅在電晶體中提供多個臨界電壓，並且降低每種類型的電晶體的臨界電壓。例如，其可以提供具有標準臨界電壓的n型電晶體、具有降低的臨界電壓的另一n型電晶體、具有標準臨界電壓的p型電晶體以及具有降低的臨界電壓的另一p型電晶體。此外，具有降低的臨界電壓的電晶體中的角落電晶體部份具有甚至更低的臨界電壓，從而具有更好的裝置性能。本實施例可以容易地整合到現有的CMOS製造製程中。
根據本揭露的一些實施例，提供一種形成半導體裝置的方法，包括：提供結構，結構具有基板、第一通道層和第二通道層在基板上，以及第一閘極介電層和第二閘極介電層分別在第一通道層和第二通道層上；在第一閘極介電層上形成第一偶極圖案，第一偶極圖案具有第一偶極材料，第一偶極材料具有第一導電型；在第二閘極介電層上形成第二偶極圖案，第二偶極圖案具有第二偶極材料，第二偶極材料具有與第一導電型相反的第二導電型；以及退火結構使第一偶極圖案的元素驅入至第一閘極介電層中以及使第二偶極圖案的元素驅入至第二閘極介電層中。
在一些實施例中，形成第一偶極圖案的步驟包括：在第一以及第二閘極介電層兩者上沉積第一偶極層，第一偶極層具有第一偶極材料；形成蝕刻遮罩覆蓋位於第一閘極介電層上的第一偶極層，並且露出位於第二閘極介電層上的第一偶極層；通過蝕刻遮罩蝕刻第一偶極層；以及去除蝕刻遮罩，其中保留在第一閘極介電層上的第一偶極層的部份成為第一偶極圖案。
在一些實施例中，形成第二偶極圖案的步驟包括：在第一偶極圖案以及第二閘極介電層兩者上沉積第二偶極層，第二偶極層具有第二偶極材料；形成蝕刻遮罩覆蓋位於第二閘極介電層上的第二偶極層；通過蝕刻遮罩蝕刻第二偶極層；以及去除蝕刻遮罩，其中保留在第二閘極介電層上的第二偶極層的第一部份成為第二偶極圖案。
在一些實施例中，蝕刻遮罩露出位於第一偶極圖案上的第二偶極層的第二部份，並且通過蝕刻遮罩蝕刻第二偶極層去除第二偶極層的第二部份。
在一些實施例中，蝕刻遮罩也覆蓋位於第一偶極圖案上的第二偶極層的第二部份，並且在去除蝕刻遮罩之後，保留第二偶極層的第二部份。
在一些實施例中，第一導電型為n型並且第二導電型為p型。
在一些實施例中，第一導電型為p型並且第二導電型為n型。
在一些實施例中，更包括：在退火結構之後，在第一閘極介電層上形成第一功函數金屬層，並且在第二閘極介電層上形成第二功函數金屬層。
在一些實施例中，更包括：在退火結構之後並且在形成第一功函數金屬層以及第二功函數金屬層之前，從結構去除第一偶極圖案以及第二偶極圖案。
根據本揭露的另一些實施例，提供一種形成半導體裝置的方法，包括：提供結構，結構具有基板、第一通道層和第二通道層在基板上，以及第一閘極介電層和第二閘極介電層分別在第一通道層和第二通道層上，第一閘極介電層和第二閘極介電層包括高介電常數介電材料；在第一閘極介電層上形成第一偶極圖案，第一偶極圖案具有n型偶極材料；在第二閘極介電層上形成第二偶極圖案，第二偶極圖案具有p型偶極材料；退火結構使第一偶極圖案的元素驅入至第一閘極介電層中以及使第二偶極圖案的元素驅入至第二閘極介電層中；以及在第一閘極介電層上形成n型功函數金屬層，並在第二閘極介電層上形成p型功函數金屬層。
在另一些實施例中，更包括：在退火之後並且在形成n型功函數金屬層以及p型功函數金屬層之前，去除第一偶極圖案以及第二偶極圖案。
在另一些實施例中，n型偶極材料包括鑭、釔或鍶。
在另一些實施例中，p型偶極材料包括鋁、鈦、鈮或鈧。
在另一些實施例中，在形成第二偶極圖案之後執行形成第一偶極圖案的步驟，且形成第一偶極圖案的步驟包括在第二偶極圖案上形成n型偶極材料的層。
在另一些實施例中，在退火結構的期間，n型偶極材料的層保留在第二偶極圖案上。
在另一些實施例中，在形成第一偶極圖案之後執行形成第二偶極圖案的步驟，且形成第二偶極圖案的步驟包括在第一偶極圖案上形成p型偶極材料的層。
在另一些實施例中，在退火結構的期間，p型偶極材料的層保留在第一偶極圖案上。
根據本揭露的又一些實施例，提供一種半導體裝置，包括：基板；第一n型電晶體以及第二n型電晶體，在基板上；以及第一p型電晶體以及第二p型電晶體，在基板上，其中第一n型電晶體包括第一通道層，高介電常數介電層的第一部份在第一通道層上，n型功函數金屬層的第一部份在高介電常數介電層的第一部份上，其中第二n型電晶體包括第二通道層，高介電常數介電層的第二部份在第二通道層上，n型功函數金屬層的第二部份在高介電常數介電層的第二部份上，其中高介電常數介電層的第二部份比高介電常數介電層的第一部份包含更多數量的n型偶極材料，其中第一p型電晶體包括第三通道層，高介電常數介電層的第三部份在第三通道層上，p型功函數金屬層的第一部份在高介電常數介電層的第三部份上，其中第二p型電晶體包括第四通道層，高介電常數介電層的第四部份在第四通道層上，p型功函數金屬層的第二部份在高介電常數介電層的第四部份上，其中高介電常數介電層的第四部份比高介電常數介電層的第三部份包含更多數量的p型偶極材料。
在又一些實施例中，n型偶極材料包括鑭、釔或鍶。
在又一些實施例中，p型偶極材料包括鋁、鈦、鈮或鈧。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102:操作 104:操作 106:操作 108:操作 110:操作 112:操作 114:操作 116:操作 118:操作 200:裝置 202:基板 215:半導體層/通道層/鰭片 230:隔離部件 247:閘極間隔物 255:內部間隔物 260:源極/汲極部件 268:接觸蝕刻停止層 270:層間介電層 275:溝槽 277:間隙 279:閘極介電層 280:界面層 282:高介電常數介電層 290:遮罩 292:遮罩 350:塊體金屬層 410:偶極圖案/偶極層 420:偶極圖案/偶極層 430:功函數金屬層 440:功函數金屬層 200A:電晶體 200B:電晶體 200C:電晶體 200D:電晶體 204A:主動區 204B:主動區 204C:主動區 204D:主動區 206A:閘極區 206B:閘極區 206C:閘極區 206D:閘極區 279b:閘極介電層 279d:閘極介電層 280b:界面層 280d:界面層 282b:高介電常數介電層 282d:高介電常數介電層 t1:尺寸 t2:尺寸 Tr1:電晶體 Tr2:電晶體 Tr3:電晶體 Tr4:電晶體 A1-A1:線 A2-A2:線 B1-B1:線 B2-B2:線 C1-C1:線 C2-C2:線 D1-D1:線 D2-D2:線
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1圖根據本揭露的各個方面，係用於製造CMOS裝置的方法的流程圖。 第2A圖根據本揭露的各個方面，係部份的CMOS裝置的示意俯視圖。 第2B以及2C圖根據本揭露的一些實施例，係第2A圖中部份的CMOS裝置的示意剖面圖。 第2D以及2E圖根據本揭露的另一些實施例，係第2A圖中部份的CMOS裝置的示意剖面圖。 第3、4A、4B、4C、4D、5A、5B、5C、5D、6、7、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、12C、12D、12E、13A、13B、14A以及14B圖根據本揭露的各個方面，係第2A圖中部份的CMOS裝置在各個製造階段（例如相關於第1圖中的方法）的示意剖面圖。
202:基板
215:半導體層/通道層/鰭片
230:隔離部件
280:界面層
282:高介電常數介電層
350:塊體金屬層
410:偶極圖案/偶極層
420:偶極圖案/偶極層
430:功函數金屬層
440:功函數金屬層
200A:電晶體
200B:電晶體
200C:電晶體
200D:電晶體
280b:界面層
280d:界面層
282b:高介電常數介電層
282d:高介電常數介電層

Claims (1)

  1. 一種形成半導體裝置的方法，包括： 提供一結構，該結構具有一基板、一第一通道層和一第二通道層在該基板上，以及一第一閘極介電層和一第二閘極介電層分別在該第一通道層和該第二通道層上； 在該第一閘極介電層上形成一第一偶極圖案，該第一偶極圖案具有一第一偶極材料，該第一偶極材料具有一第一導電型； 在該第二閘極介電層上形成一第二偶極圖案，該第二偶極圖案具有一第二偶極材料，該第二偶極材料具有與該第一導電型相反的一第二導電型；以及 退火該結構使該第一偶極圖案的多個元素驅入至該第一閘極介電層中以及使該第二偶極圖案的多個元素驅入至該第二閘極介電層中。
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