KR101164973B1 - 반도체 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 문턱전압 및 평탄 대역 전압을 안정화 및 소자의 신뢰성을 확보할 수 있는 반도체 장치 및 그의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 고유전절연막을 포함한 다층구조의 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 다이폴캡핑층을 형성하는 단계; 상기 다이폴캡핑층 상에 금속게이트막 및 폴리실리콘막을 적층하는 단계; 및 상기 폴리실리콘막, 금속게이트막, 다이폴캡핑층 및 게이트절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치 듀얼 게이트 및 그의 제조 방법에 관한 것이다.
기술의 발전과 함께 소자의 집적성능이 논리 소자의 경우 2년마다 2배로 증가하여 노드 크기가 45nm이하로 줄어들었으며, 디램(DRAM)의 경우에도 디자인 룰 즉, 셀 크기가 100nm이하로 감소하고 있다. 나노 크기의 소자가 요구되는 원인은 산업 패턴이 계속적으로 높은 직접도와 빠른 구동 속도 능력과 낮은 파워 소비를 요구하는 제품이 필요시 되기 때문이다.
DRAM 및 논리 소자의 게이트 소자의 크기가 감소할 경우, 채널 폭의 한계 때문에 충분한 드레인 전류를 얻는 것이 중요한 과제로 대두되고 있다. 또한, 게이트 절연막의 두께 감소로 인한 오프 전류(Off-current)의 증가로 인해 소자의 동작에 악영향이 우려되기 때문에 누설 전류를 감소시키는 방법이 요구되고 있다.
따라서, 보다 높은 유전 상수를 갖는 게이트 물질을 게이트 절연막으로 사용하는 연구가 진행되고 있으며, 유전 상수가 3.9보다 크고 고온에서의 열적 안정성이 훌륭한 다기능성 특성을 갖춘 물질로 하프늄 실리케이트, 산화질화하프늄실리콘, 산화하프늄 등이 게이트 절연막으로 사용되고 있다.
그러나, 하프늄 기반의 유전체를 사용하여 NMOS 및 PMOS소자를 제조할 경우 문턱 전압이 변동되는 문제점이 있으며, 문턱 전압 변동은 하프늄 기반의 게이트 유전체와 폴리실리콘 계면에서의 상호 작용에 의해서 폴리 실리콘의 페르미 준위가 전도대(Conduction band) 바로 아래 피닝(Pinning)되어 발생한다. 이를, 페르미 준위 피닝(Fermi level pinning)이라 하며, 문턱 전압 변동을 발생시킨다. 특히, PMOS소자에서의 문턱 전압과 평탄 대역 전압의 변동 현상이 상기 원인 때문에 NMOS소자보다 크게 나타난다.
NMOS소자에서 고유전율 게이트를 게이트 절연막으로 사용함에 있어서 문턱 전압 변동을 억제하기 위해서 낮은 일함수를 갖는 금속 게이트가 요구되지만, 낮은 일함수를 갖는 금속 게이트의 열적 열화에 따른 안정성 확보와 듀얼 메탈의 사용에 따른 공정 복잡화를 피하기 위해서 NMOS의 게이트 전도체로 폴리실리콘을 사용한다.
그러나, 폴리실리콘과 게이트 유전체의 계면에 생성되는 규화물 반응은 상기의 구조에 나쁜 영향을 미치기 때문에 바람직하지 않다.
PMOS소자의 경우, 고유전율 게이트 유전체를 게이트 절연막으로 사용함에 있어서 큰 문턱 전압 변동은 TiAlN과 같은 높은 일함수를 갖는 금속 게이트를 게이트 유전체 상부에 사용하여 상당히 제어가 가능하다. TiAlN은 TiN에 비해 고온에서 더 안정한 내산화특성을 보이며 산화성 분위기에서 산화되지 않고 전기적 전도성을 유지한다.
하지만, 700℃이상에서 TiAlN은 산화가 진행되기 시작하며, 막 내에 존재하는 Al은 산화반응 형성이 될 수 있는 층으로 확산한다. Al은 하부층 게이트 산화물에 존재하는 산소와 산화 반응을 야기할 수 있으며, 또한 금속 게이트 원소들이 게이트 산화물 및 기판 층으로의 확산을 통한 트랩(Trap)을 생성할 수 있다. 또한, 게이트 산화물과 금속 게이트 간의 상호 반응에 의해 게이트 산화물의 유전체 특성 및 금속 게이트의 일함수의 특성 및 모빌리티 열화가 발생한다.
실제 게이트 소자는 소스-드레인 형성시 1000℃ 열처리 공정을 받게 되는데, 높은 일함수를 갖는 TiAlN과 같은 금속 게이트와 게이트 산화물의 상호 작용은 불가피 하다. 그로인해, 고유전체 게이트 산화물과 높은 일함수를 갖는 금속 게이트 적층을 포함하는 PMOS 소자에 대해 문턱 전압 및 평탄 대역 전압의 안정성을 유지하면서 두 층간의 상호작용을 방지할 수 있는 방법 및 구조가 요구된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 문턱전압 및 평탄 대역 전압을 안정화 및 소자의 신뢰성을 확보 할 수 있는 반도체 장치 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 제조방법은 기판상에 고유전절연막을 포함한 다층구조의 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 다이폴캡핑층을 형성하는 단계; 상기 다이폴캡핑층 상에 금속게이트막 및 폴리실리콘막을 적층하는 단계; 및 상기 폴리실리콘막, 금속게이트막, 다이폴캡핑층 및 게이트절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 기판이 PMOS인 경우, 상기 다이폴캡핑층은 P형 다이폴캡핑층으로 형성하고, 상기 기판이 NMOS인 경우, 상기 다이폴캡핑층은 N형 다이폴캡핑층으로 형성하는 것을 특징으로 한다.
또한, 상기 다이폴캡핑층은 금속절연막을 포함하되, 상기 다이폴캡핑층은 알루미늄산화막(Al2O3), 알루미늄산화질화막(AlON) 및 알루미늄질화막(AlN)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 NMOS영역과 PMOS영역을 갖는 기판 상에 고유전절연막을 포함한 다층구조의 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 NMOS영역과 PMOS영역에 각각 두께가 다른 다이폴캡핑층을 형성하는 단계; 상기 PMOS영역의 다이폴캡핑층 상에 금속게이트막을 형성하는 단계; 상기 NMOS영역의 다이폴캡핑층과 상기 PMOS영역의 금속게이트막 상에 폴리실리콘막을 형성하는 단계; 및 패터닝을 통해 상기 NMOS영역 및 PMOS영역에 각각 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 NMOS영역의 다이폴캡핑층 두께는 상기 PMOS영역의 다이폴캡핑층 두께보다 얇도록 형성하되, 상기 NMOS영역의 다이폴캡핑층은 다이폴 임계 두께 이하로 형성하고, 상기 NMOS영역의 다이폴캡핑층은 적어도 0.3nm이하로 형성하며, 상기 PMOS영역의 다이폴캡핑층은 0.5nm 내지 1.5nm의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 금속게이트막은 티타늄질화막, 티타늄알루미늄질화막, 탄탈륨질화막, 티타늄실리콘질화막, 탄탈륨실리콘질화막, 탄탈륨티타늄질화막, 티타늄실리사이드막 및 하프늄질화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막을 포함하는 것을 특징으로 한다.
또한, 상기 다이폴캡핑층을 형성하는 단계는, 상기 NMOS영역 및 PMOS영역의 게이트절연막 상에 제1다이폴캡핑층을 형성하는 단계; 상기 NMOS영역의 제1다이폴캡핑층을 선택적으로 제거하는 단계; 및 상기 NMOS영역의 게이트절연막 상에 상기 제1다이폴캡핑층보다 두께가 얇은 제2다이폴캡핑층을 성장시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 다이폴캡핑층을 형성하는 단계는, 상기 NMOS영역 및 PMOS영역의 게이트절연막 상에 다이폴캡핑층을 형성하는 단계; 및 상기 NMOS영역의 다이폴캡핑층을 일정 두께 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치는 기판상의 고유전절연막을 포함한 다층구조를 갖는 게이트절연막; 상기 게이트절연막 상에 형성된 다이폴캡핑층; 상기 다이폴캡핑층 상에 형성된 금속게이트막; 및 상기 금속게이트막 상에 형성된 폴리실리콘막이 적층된 게이트 패턴을 포함하는 것을 특징으로 한다.
특히, 상기 기판은 PMOS영역인 것을 특징으로 한다.
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상술한 본 발명의 실시예에 따른 반도체 장치 및 그의 제조 방법은 PMOS영역에 P형 다이폴캡핑층을 형성하여 문턱전압 조절 및 평탄 대역 전압을 안정화하여 소자의 신뢰성을 확보하는 효과가 있다.
또한, PMOS영역 및 NMOS영역에 각각 다른 두께의 다이폴캡핑층을 형성하여 PMOS영역에서는 문턱전압을 조절하고, NMOS영역에서는 계면반응을 방지하는 효과가 있다.
또한, PMOS영역에서 금속게이트막과 게이트절연막 간의 상호 반응 및 확산 방지, NMOS영역에서 폴리실리콘게이트와 게이트절연막의 계면에 실리사이드 형성을 방지하는 효과가 있다.
도 1은 본 발명의 제1실시예에 따른 반도체 장치를 설명하기 위한 단면도,
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 4는 본 발명의 제2실시예에 따른 반도체 장치를 설명하기 위한 단면도,
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 4는 본 발명의 제2실시예에 따른 반도체 장치를 설명하기 위한 단면도,
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 1은 본 발명의 제1실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(10)에 소자분리막(11)이 형성된다. 그리고, NMOS영역과 PMOS영역의 기판(10) 상에 각각 게이트 패턴이 형성된다.
NMOS영역의 게이트 패턴은 게이트절연막(12), 제1다이폴캡핑층(13A)보다 두께가 얇은 제2다이폴캡핑층(13B) 및 폴리실리콘게이트(17B)의 적층구조로 형성되고, PMOS영역의 게이트 패턴은 게이트절연막(12), 제1다이폴캡핑층(13A), 금속게이트막(15A) 및 폴리실리콘게이트(17A)의 적층구조로 형성된다.
그리고, NMOS영역과 PMOS영역의 각각 게이트 패턴의 측벽에는 게이트 스페이서(18)가 형성되며, 게이트 패턴 양쪽의 기판(10)에는 소스/드레인영역(19)이 형성된다.
NMOS영역 및 PMOS영역의 게이트절연막(12)은 단층 또는 다층으로 형성되며, 예컨대 고유전절연막의 단층구조 또는 고유전절연막을 포함하는 다층구조로 형성된다. 다층구조는 산화실리콘막(SiO2) 또는 산화질화실리콘막(SiON) 상에 고유전절연막이 적층된 구조로 형성될 수 있으며, 이때 산화실리콘막 또는 산화질화실리콘막은 적어도 1nm이하의 두께로 형성된다.
또한, 고유전절연막은 적어도 3.9 이상의 유전율을 갖는 절연물질로 형성하며, 예컨대, 하프늄실리케이트, 산화질화하프늄실리콘, 산화하프늄, 지르코늄산화막, 티타늄산화막, 란탄산화막, 하프늄알루미늄산화막 및 스트론튬티타늄산화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막으로 형성하고, 1nm～3nm의 두께로 형성한다.
PMOS영역과 NMOS영역의 제1 및 제2다이폴캡핑층(13A, 13B)은 예컨대, 알루미늄산화막(Al2O3), 알루미늄산화질화막(AlON) 및 알루미늄질화막(AlN)으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
또한, PMOS영역과 NMOS영역의 제1 및 제2다이폴캡핑층(13A, 13B)은 각각 다른 두께로 형성되며, 특히 NMOS영역의 제2다이폴캡핑층(13B)은 다이폴 임계두께 이하(예컨대, 적어도 0.3nm이하의 두께)의 두께를 갖도록 형성되며, PMOS영역의 제1다이폴캡핑층(13A)은 다이폴 임계두께 이상(예컨대, 0.5nm～1.5nm의 두께)의 두께를 갖도록 형성된다.
PMOS영역의 금속게이트막(15A)은 티타늄질화막, 티타늄알루미늄질화막, 탄탈륨질화막, 티타늄실리콘질화막, 탄탈륨실리콘질화막, 탄탈륨티타늄질화막, 티타늄실리사이드막 및 하프늄질화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막을 포함한다.
위와 같이, PMOS영역과 NMOS영역에 두께가 다른 제1 및 제2다이폴캡핑층(13A, 13B)을 형성함으로써 게이트전도체(NMOS영역의 폴리실리콘게이트막과 PMOS영역의 금속게이트막)와 게이트절연막(12) 간의 상호작용 및 확산이 방지되고, 문턱 전압(Vt) 및 평탄 대역 전압(Vfb)을 안정화하는 장점이 있다.
특히, PMOS영역의 제1다이폴캡핑층(13A)은 다이폴 임계두께 이상으로 형성하여 문턱전압 및 평탄 대역 전압을 안정화함과 동시에, NMOS영역의 제2다이폴캡핑층(13B)은 다이폴 임계두께 이하로 형성하여 P형 캡핑(Capping) 효과에 의한 문턱 전압 및 평탄 대역 전압 열화를 방지하여 영향을 미치지 않도록 한다.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 2a 내지 도 2h는 도 1에 도시된 반도체 장치 제조 방법을 설명하기 위한 것으로, 이해를 돕기 위해 도 1과 동일한 도면부호를 사용하기로 한다.
도 2a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(10)에 소자분리막(11)을 형성한다. 소자분리막(11)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
이어서, 기판(10) 상에 게이트절연막(12)을 형성한다. 게이트절연막(12)은 단층 또는 다층으로 형성하며, 예컨대 고유전절연막의 단층구조 또는 고유전절연막을 포함하는 다층구조로 형성한다. 다층구조는 산화실리콘막(SiO2) 또는 산화질화실리콘막(SiON) 상에 고유전절연막이 적층된 구조로 형성할 수 있으며, 이때 산화실리콘막 또는 산화질화실리콘막은 적어도 1nm이하의 두께로 형성한다.
또한, 고유전절연막은 적어도 3.9 이상의 유전율을 갖는 절연물질로 형성하며, 예컨대, 하프늄실리케이트, 산화질화하프늄실리콘, 산화하프늄, 지르코늄산화막, 티타늄산화막, 란탄산화막, 하프늄알루미늄산화막 및 스트론튬티타늄산화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막으로 형성하고, 1nm～3nm의 두께로 형성한다.
도 2b에 도시된 바와 같이, 게이트절연막(12) 상에 다이폴캡핑층(13)을 형성한다. 다이폴캡핑층(13)은 후속 게이트전도체와 하부 게이트절연막(12) 간의 상호작용을 방지하고, 다이폴 캡핑(Capping) 효과를 달리하여 문턱전압 및 평탄 대역 전압을 안정화시키는 역할을 한다.
다이폴캡핑층(13)은 금속절연막으로 형성하며, 금속절연막은 예컨대 알루미늄산화막(Al2O3), 알루미늄산화질화막(AlON) 및 알루미늄질화막(AlN)으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있으며, 0.5nm～1.5nm의 두께를 갖도록 형성한다.
이어서, PMOS영역의 다이폴캡핑층(13) 상에 제1마스크패턴(14)을 형성한다. 제1마스크패턴(14)은 PMOS영역의 다이폴캡핑층(13)을 보호하고, NMOS영역의 다이폴캡핑층(13) 만을 선택적으로 제거하기 위한 것으로, 다이폴캡핑층(13)에 대해 식각선택비를 갖는 물질로 형성한다.
도 2c에 도시된 바와 같이, NMOS영역의 다이폴캡핑층(13, 도 2b 참조)을 선택적으로 제거한다. 따라서, 다이폴캡핑층(13, 도 2b 참조)은 PMOS영역의 게이트절연막(12) 상부에만 잔류하며, 잔류하는 다이폴캡핑층(13, 도 2b 참조)을 '제1다이폴캡핑층(13A)'이라고 한다.
도 2d에 도시된 바와 같이, NMOS영역의 게이트절연막(12) 상부에 제2다이폴캡핑층(13B)을 성장시킨다. 제2다이폴캡핑층(13B)은 제1다이폴캡핑층(13A)와 동일한 물질 또는 다른 물질로 형성할 수 있다. 즉, 제2다이폴캡핑층(13B)은 제1다이폴캡핑층과 동일한 물질로 형성하되, P형 다이폴 효과가 없는 다이폴 임계 두께 이하로 형성하거나, 제2다이폴캡핑층(13B)은 N형 다이폴캡핑층으로 형성할 수 있다.
제1다이폴캡핑층(13A)과 동일한 물질로 형성된 제2다이폴캡핑층(13B)은 적어도 제1다이폴캡핑층(13A)보다 얇은 두께로 형성하는 것이 바람직하다. 즉, 제1다이폴캡핑층(13A)의 두께가 T12이고, 제2다이폴캡핑층(13B)의 두께가 T11일때 T12 〉T11이 되도록 형성하는 것이 바람직하다. 제2다이폴캡핑층(13B)은 다이폴 효과가 없는 임계 두께 이하로 형성하는 것이 바람직하며, 적어도 0.3nm이하의 두께로 형성한다.
도 2e에 도시된 바와 같이, 제1 및 제2다이폴캡핑층(13A, 13B) 상에 금속게이트전도체막(15)을 형성한다.
금속게이트전도체막(15)은 예컨대, 티타늄질화막, 티타늄알루미늄질화막, 탄탈륨질화막, 티타늄실리콘질화막, 탄탈륨실리콘질화막, 탄탈륨티타늄질화막, 티타늄실리사이드막 및 하프늄질화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막을 포함한다.
이어서, PMOS영역의 금속게이트전도체막(15) 상에 제2마스크패턴(16)을 형성한다. 제2마스크패턴(16)은 금속게이트전도체막(15) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 PMOS영역의 금속게이트전도체막(15) 상에만 잔류하도록 패터닝한다.
도 2f에 도시된 바와 같이, 제2마스크패턴(16, 도 2e 참조)을 식각장벽으로 NMOS영역의 금속게이트전도체막(15, 도 2e 참조)을 제거하여 PMOS영역의 제1다이폴캡핑층(13A) 상부에만 잔류시킨다.
PMOS영역의 제1다이폴캡핑층(13A) 상부에 잔류하는 금속게이트전도체막(15, 도 2e 참조)을 이하 '금속게이트막(15A)'이라고 한다.
PMOS영역에 높은 일함수를 갖는 금속게이트막(15A)을 추가로 형성함에 따라 후속 폴리실리콘막 계면에 규화물의 생성을 방지하고, 따라서 규화물에 따른 페르미 준위 피닝(Fermi level pinning)에 의해 NMOS영역보다 문턱 전압 변동이 크게 나타나는 현상을 제어할 수 있다.
도 2g에 도시된 바와 같이, NMOS영역의 제2다이폴캡핑층(13B) 및 PMOS영역의 금속게이트막(15A) 상에 폴리실리콘막(17)을 형성한다.
도시되지 않았으나, 각 영역(NMOS영역 또는 PMOS영역)에 따라 폴리실리콘막(17)에 이온주입을 진행할 수 있다.
도 2h에 도시된 바와 같이, NMOS영역 및 PMOS영역에 각각 패터닝을 진행하여 게이트 패턴을 형성한다.
NMOS영역의 게이트 패턴은 게이트절연막(12), 제1다이폴캡핑층(13A)보다 두께가 얇은 제2다이폴캡핑층(13B) 및 폴리실리콘게이트(17B)의 적층구조로 형성되고, PMOS영역의 게이트 패턴은 게이트절연막(12), 제1다이폴캡핑층(13A), 금속게이트막(15A) 및 폴리실리콘게이트(17A)의 적층구조로 형성된다.
이어서, NMOS영역과 PMOS영역의 각각 게이트 패턴의 측벽에 게이트 스페이서(18)를 형성한다.
이어서, 게이트 패턴 양쪽의 기판(10)에 이온주입을 진행하여 소스/드레인영역(19)을 형성한다.
위와 같이, PMOS영역과 NMOS영역에 두께가 다른 제1 및 제2다이폴캡핑층(13A, 13B)을 형성함으로써 게이트전도체(NMOS영역의 폴리실리콘게이트막과 PMOS영역의 금속게이트막)와 게이트절연막(12) 간의 상호작용 및 확산을 방지하고, 문턱 전압(Vt) 및 평탄 대역 전압(Vfb)을 안정화하는 장점이 있다.
특히, PMOS영역의 제1다이폴캡핑층(13A)은 다이폴 임계두께 이상으로 형성하여 P형 다이폴 캡핑(Capping)을 통해 문턱전압 및 평탄 대역 전압을 안정화하고, 동시에 NMOS영역의 제2다이폴캡핑층(13B)은 다이폴 임계두께 이하로 형성하여 P형 캡핑(Capping) 효과에 의한 문턱 전압 및 평탄 대역 전압 열화를 방지하여 영향을 미치지 않도록 한다.
도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 3a 내지 도 3g는 도 1에 도시된 반도체 장치 제조 방법을 설명하기 위한 것으로, 이해를 돕기 위해 도 1과 동일한 도면부호를 사용하기로 한다.
도 3a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(10)에 소자분리막(11)을 형성한다. 소자분리막(11)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
이어서, 기판(10) 상에 게이트절연막(12)을 형성한다. 게이트절연막(12)은 단층 또는 다층으로 형성하며, 예컨대 고유전절연막의 단층구조 또는 고유전절연막을 포함하는 다층구조로 형성한다. 다층구조는 산화실리콘막(SiO2) 또는 산화질화실리콘막(SiON) 상에 고유전절연막이 적층된 구조로 형성할 수 있으며, 이때 산화실리콘막 또는 산화질화실리콘막은 적어도 1nm이하의 두께로 형성한다.
또한, 고유전절연막은 적어도 3.9 이상의 유전율을 갖는 절연물질로 형성하며, 예컨대, 하프늄실리케이트, 산화질화하프늄실리콘, 산화하프늄, 지르코늄산화막, 티타늄산화막, 란탄산화막, 하프늄알루미늄산화막 및 스트론튬티타늄산화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막으로 형성하고, 1nm～3nm의 두께로 형성한다.
도 3b에 도시된 바와 같이, 게이트절연막(12) 상에 다이폴캡핑층(13)을 형성한다. 다이폴캡핑층(13)은 후속 게이트전도체와 하부 게이트절연막(12) 간의 상호작용을 방지하고, 다이폴 캡핑(Capping) 효과를 달리하여 문턱전압 및 평탄 대역 전압을 안정화시키는 역할을 한다.
다이폴캡핑층(13)은 예컨대 알루미늄산화막(Al2O3), 알루미늄산화질화막(AlON) 및 알루미늄질화막(AlN)으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있으며, 0.5nm～1.5nm의 두께를 갖도록 형성한다.
이어서, PMOS영역의 다이폴캡핑층(13) 상에 제1마스크패턴(14)을 형성한다. 제1마스크패턴(14)은 PMOS영역의 다이폴캡핑층(13)을 보호하고, NMOS영역의 다이폴캡핑층(13) 만을 선택적으로 제거하기 위한 것으로, 다이폴캡핑층(13)에 대해 식각선택비를 갖는 물질로 형성한다.
도 3c에 도시된 바와 같이, NMOS영역의 다이폴캡핑층(13, 도 3b 참조)을 일부두께 식각한다. 식각된 NMOS영역의 다이폴캡핑층(13, 도 3b 참조)을 '제2다이폴캡핑층(13B)'이라고 하고, 식각되지 않은 PMOS영역의 다이폴캡핑층(13 도 3b 참조)을 '제1다이폴캡핑층(13A)'이라고 하기로 한다.
NMOS영역의 제2다이폴캡핑층(13B)은 다이폴 효과가 없는 임계 두께 이하가 되도록 식각한다. 예컨대, NMOS영역의 제2다이폴캡핑층(13B)은 적어도 0.3nm의 두께로 잔류하도록 식각을 진행하며, 따라서 다이폴캡핑층(13, 도 3b 참조)을 0.2nm ～ 1.2nm의 두께를 식각한다. 다이폴캡핑층(13, 도 3b 참조)의 식각은 습식 식각으로 진행할 수 있다.
도 3d에 도시된 바와 같이, 제1 및 제2다이폴캡핑층(13A, 13B) 상에 금속게이트전도체막(15)을 형성한다.
금속게이트전도체막(15)은 예컨대, 티타늄질화막, 티타늄알루미늄질화막, 탄탈륨질화막, 티타늄실리콘질화막, 탄탈륨실리콘질화막, 탄탈륨티타늄질화막, 티타늄실리사이드막 및 하프늄질화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막을 포함한다.
이어서, PMOS영역의 금속게이트전도체막(15) 상에 제2마스크패턴(16)을 형성한다. 제2마스크패턴(16)은 금속게이트전도체막(15) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 PMOS영역의 금속게이트전도체막(15) 상에만 잔류하도록 패터닝한다.
도 3e에 도시된 바와 같이, 제2마스크패턴(16, 도 3d 참조)을 식각장벽으로 NMOS영역의 금속게이트전도체막(15, 도 3d 참조)을 제거하여 PMOS영역의 제1다이폴캡핑층(13A) 상부에만 잔류시킨다.
PMOS영역의 제1다이폴캡핑층(13A) 상부에 잔류하는 금속게이트전도체막(15, 도 3d 참조)을 이하 '금속게이트막(15A)'이라고 한다.
PMOS영역에 높은 일함수를 갖는 금속게이트막(15A)을 추가로 형성함에 따라 후속 폴리실리콘막 계면에 규화물의 생성을 방지하고, 따라서 규화물에 따른 페르미 준위 피닝(Fermi level pinning)에 의해 NMOS영역보다 문턱 전압 변동이 크게 나타나는 현상을 제어할 수 있다.
도 3f에 도시된 바와 같이, NMOS영역의 제2다이폴캡핑층(13B) 및 PMOS영역의 금속게이트막(15A) 상에 폴리실리콘막(17)을 형성한다.
도시되지 않았으나, 각 영역(NMOS영역 또는 PMOS영역)에 따라 폴리실리콘막(17)에 이온주입을 진행할 수 있다.
도 3g에 도시된 바와 같이, NMOS영역 및 PMOS영역에 각각 패터닝을 진행하여 게이트 패턴을 형성한다.
NMOS영역의 게이트 패턴은 게이트절연막(12), 제1다이폴캡핑층(13A)보다 두께가 얇은 제2다이폴캡핑층(13B) 및 폴리실리콘게이트(17B)의 적층구조로 형성되고, PMOS영역의 게이트 패턴은 게이트절연막(12), 제1다이폴캡핑층(13A), 금속게이트막(15A) 및 폴리실리콘게이트(17A)의 적층구조로 형성된다.
이어서, NMOS영역과 PMOS영역의 각각 게이트 패턴의 측벽에 게이트 스페이서(18)를 형성한다.
이어서, 게이트 패턴 양쪽의 기판(10)에 이온주입을 진행하여 소스/드레인영역(19)을 형성한다.
위와 같이, PMOS영역과 NMOS영역에 두께가 다른 제1 및 제2다이폴캡핑층(13A, 13B)을 형성함으로써 게이트전도체(NMOS영역의 폴리실리콘게이트막과 PMOS영역의 금속게이트막)와 게이트절연막(12) 간의 상호작용 및 확산을 방지하고, 문턱 전압(Vt) 및 평탄 대역 전압(Vfb)을 안정화하는 장점이 있다.
특히, PMOS영역의 제1다이폴캡핑층(13A)은 다이폴 임계두께 이상으로 형성하여 P형 다이폴 캡핑(Capping)을 통해 문턱전압 및 평탄 대역 전압을 안정화하고, 동시에 NMOS영역의 제2다이폴캡핑층(13B)은 다이폴 임계두께 이하로 형성하여 P형 캡핑(Capping) 효과에 의한 문턱 전압 및 평탄 대역 전압 열화를 방지하여 영향을 미치지 않도록 한다.
((실시예 2))
도 4는 본 발명의 제2실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(30)에 소자분리막(31)이 형성된다. 그리고, NMOS영역과 PMOS영역의 기판(30) 상에 각각 게이트 패턴이 형성된다.
NMOS영역의 게이트 패턴은 게이트절연막(32), 다이폴캡핑층(33) 및 폴리실리콘게이트(36B)의 적층구조로 형성되고, PMOS영역의 게이트 패턴은 게이트절연막(32), 다이폴캡핑층(33), 금속게이트막(34A) 및 폴리실리콘게이트(36A)의 적층구조로 형성된다.
그리고, NMOS영역과 PMOS영역의 각각 게이트 패턴의 측벽에는 게이트 스페이서(37)가 형성되며, 게이트 패턴 양쪽의 기판(30)에는 소스/드레인영역(38)이 형성된다.
NMOS영역 및 PMOS영역의 게이트절연막(32)은 단층 또는 다층으로 형성되며, 예컨대 고유전절연막의 단층구조 또는 고유전절연막을 포함하는 다층구조로 형성된다. 다층구조는 산화실리콘막(SiO2) 또는 산화질화실리콘막(SiON) 상에 고유전절연막이 적층된 구조로 형성될 수 있으며, 이때 산화실리콘막 또는 산화질화실리콘막은 적어도 1nm이하의 두께로 형성된다.
또한, 고유전절연막은 적어도 3.9 이상의 유전율을 갖는 절연물질로 형성하며, 예컨대, 하프늄실리케이트, 산화질화하프늄실리콘, 산화하프늄, 지르코늄산화막, 티타늄산화막, 란탄산화막, 하프늄알루미늄산화막 및 스트론튬티타늄산화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막으로 형성하고, 1nm～3nm의 두께로 형성한다.
PMOS영역과 NMOS영역의 다이폴캡핑층(33)은 적어도 8이상의 유전상수를 갖는 절연막으로 형성하여, 하부 게이트절연막(32)과 직렬 구조를 형성하여 게이트 유전체의 감소를 최소화 할 수 있다. 특히, 다이폴캡핑층(33)은 다이폴 임계두께 이하(예컨대, 적어도 0.3nm이하)의 두께를 갖도록 형성하는 것이 바람직하다.
PMOS영역의 금속게이트막(34A)은 티타늄질화막, 티타늄알루미늄질화막, 탄탈륨질화막, 티타늄실리콘질화막, 탄탈륨실리콘질화막, 탄탈륨티타늄질화막, 티타늄실리사이드막 및 하프늄질화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막을 포함한다.
위와 같이, PMOS영역과 NMOS영역의 게이트절연막(32) 상에 다이폴 임계두께 이하의 두께를 갖는 다이폴캡핑층(33)을 형성하여, PMOS영역에서는 높은 일함수를 갖는 금속게이트막(34A)과 하부 게이트절연막(32) 간의 상호 반응 및 확산방지를 방지하고, NMOS영역에서는 폴리실리콘게이트(36B)와 하부 게이트절연막(32)의 계면에 실리사이드 형성을 방지함으로써, 문턱전압(Vt) 및 평탄대역전압(Vfb)의 안정화 및 소자의 신뢰성을 향상시키는 장점이 있다.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 5a 내지 도5e는 도 4에 도시된 반도체 장치 제조 방법을 설명하기 위한 것으로, 이해를 돕기 위해 도 4와 동일한 도면부호를 사용하기로 한다.
도 5a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(30)에 소자분리막(31)을 형성한다. 소자분리막(31)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
이어서, 기판(30) 상에 게이트절연막(32)을 형성한다. 게이트절연막(32)은 단층 또는 다층으로 형성하며, 예컨대 고유전절연막의 단층구조 또는 고유전절연막을 포함하는 다층구조로 형성한다. 다층구조는 산화실리콘막(SiO2) 또는 산화질화실리콘막(SiON) 상에 고유전절연막이 적층된 구조로 형성할 수 있으며, 이때 산화실리콘막 또는 산화질화실리콘막은 적어도 1nm이하의 두께로 형성한다.
또한, 고유전절연막은 적어도 3.9 이상의 유전율을 갖는 절연물질로 형성하며, 예컨대, 하프늄실리케이트, 산화질화하프늄실리콘, 산화하프늄, 지르코늄산화막, 티타늄산화막, 란탄산화막, 하프늄알루미늄산화막 및 스트론튬티타늄산화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막으로 형성하고, 1nm～3nm의 두께로 형성한다.
이어서, 게이트절연막(32) 상에 다이폴캡핑층(33)을 형성한다. 다이폴캡핑층(33)은 후속 게이트전도체와 하부 게이트절연막(32) 간의 상호작용을 방지하는 역할을 한다.
다이폴캡핑층(33)은 적어도 8이상의 유전상수를 갖는 절연막으로 형성하는 것이 바람직하며, NMOS영역과 PMOS영역에 동일한 두께(T31 〓 T32)로 형성한다. 특히, 다이폴캡핑층(33)은 다이폴 임계두께 이하(예컨대, 적어도 0.3nm이하)의 두께를 갖도록 형성하는 것이 바람직하다.
도 5b에 도시된 바와 같이, 다이폴캡핑층(33) 상에 금속게이트전도체막(34)을 형성한다.
금속게이트전도체막(34)은 예컨대, 티타늄질화막, 티타늄알루미늄질화막, 탄탈륨질화막, 티타늄실리콘질화막, 탄탈륨실리콘질화막, 탄탈륨티타늄질화막, 티타늄실리사이드막 및 하프늄질화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막을 포함한다.
이어서, PMOS영역의 금속게이트전도체막(34) 상에 마스크패턴(35)을 형성한다. 마스크패턴(35)은 금속게이트전도체막(34) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 PMOS영역의 금속게이트전도체막(34) 상에만 잔류하도록 패터닝한다.
도 5c에 도시된 바와 같이, 마스크패턴(35, 도 5b 참조)을 식각장벽으로 NMOS영역의 금속게이트전도체막(34, 도 5b 참조)을 제거하여 PMOS영역의 다이폴캡핑층(33) 상부에만 잔류시킨다.
PMOS영역의 다이폴캡핑층(33) 상부에 잔류하는 금속게이트전도체막(34, 도 5b 참조)을 이하 '금속게이트막(34A)'이라고 한다.
PMOS영역에 높은 일함수를 갖는 금속게이트막(34A)을 추가로 형성함에 따라 후속 폴리실리콘막 계면에 규화물의 생성을 방지하고, 따라서 규화물에 따른 페르미 준위 피닝(Fermi level pinning)에 의해 NMOS영역보다 문턱 전압 변동이 크게 나타나는 현상을 제어할 수 있다.
도 5d에 도시된 바와 같이, NMOS영역의 다이폴캡핑층(33) 및 PMOS영역의 금속게이트막(34A) 상에 폴리실리콘막(36)을 형성한다.
도시되지 않았으나, 각 영역(NMOS영역 또는 PMOS영역)에 따라 폴리실리콘막(36)에 이온주입을 진행할 수 있다.
도 5e에 도시된 바와 같이, NMOS영역 및 PMOS영역에 각각 패터닝을 진행하여 게이트 패턴을 형성한다.
NMOS영역의 게이트 패턴은 게이트절연막(32), 다이폴캡핑층(33) 및 폴리실리콘게이트(36B)의 적층구조로 형성되고, PMOS영역의 게이트 패턴은 게이트절연막(32), 다이폴캡핑층(33), 금속게이트막(34A) 및 폴리실리콘게이트(36A)의 적층구조로 형성된다.
이어서, NMOS영역과 PMOS영역의 각각 게이트 패턴의 측벽에 게이트 스페이서(37)를 형성한다.
이어서, 게이트 패턴 양쪽의 기판(30)에 이온주입을 진행하여 소스/드레인영역(38)을 형성한다.
위와 같이, PMOS영역과 NMOS영역의 게이트절연막(32) 상에 다이폴 임계두께 이하의 두께를 갖는 다이폴캡핑층(33)을 형성하여, PMOS영역에서는 높은 일함수를 갖는 금속게이트막(34A)과 하부 게이트절연막(32) 간의 상호 반응 및 확산방지를 방지하고, NMOS영역에서는 폴리실리콘게이트(36B)와 하부 게이트절연막(32)의 계면에 실리사이드 형성을 방지함으로써, 문턱전압(Vt) 및 평탄대역전압(Vfb)의 안정화 및 소자의 신뢰성을 향상시키는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11 : 소자분리막
12 : 게이트절연막 13A, 13B : 제1 및 제2다이폴캡핑층
14 : 제1마스크패턴 15A : 금속게이트막
16 : 제2마스크패턴 17 : 폴리실리콘막
18 : 게이트 스페이서 19 : 소스/드레인영역
12 : 게이트절연막 13A, 13B : 제1 및 제2다이폴캡핑층
14 : 제1마스크패턴 15A : 금속게이트막
16 : 제2마스크패턴 17 : 폴리실리콘막
18 : 게이트 스페이서 19 : 소스/드레인영역
Claims (21)
- 기판상에 고유전절연막을 포함한 다층구조의 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 다이폴캡핑층을 형성하는 단계;
상기 다이폴캡핑층 상에 금속게이트막 및 폴리실리콘막을 적층하는 단계; 및
상기 폴리실리콘막, 금속게이트막, 다이폴캡핑층 및 게이트절연막을 식각하여 게이트 패턴을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 기판이 PMOS인 경우, 상기 다이폴캡핑층은 P형 다이폴캡핑층으로 형성하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 기판이 NMOS인 경우, 상기 다이폴캡핑층은 N형 다이폴캡핑층으로 형성하는 반도체 장치 제조 방법.
- 제2항에 있어서,
상기 다이폴캡핑층은 금속절연막을 포함하는 반도체 장치 제조 방법.
- 제2항에 있어서,
상기 다이폴캡핑층은 알루미늄산화막(Al2O3), 알루미늄산화질화막(AlON) 및 알루미늄질화막(AlN)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체 장치 제조 방법.
- NMOS영역과 PMOS영역을 갖는 기판 상에 고유전절연막을 포함한 다층구조의 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 상기 NMOS영역과 PMOS영역에 각각 두께가 다른 다이폴캡핑층을 형성하는 단계;
상기 PMOS영역의 다이폴캡핑층 상에 금속게이트막을 형성하는 단계;
상기 NMOS영역의 다이폴캡핑층과 상기 PMOS영역의 금속게이트막 상에 폴리실리콘막을 형성하는 단계; 및
패터닝을 통해 상기 NMOS영역 및 PMOS영역에 각각 게이트 패턴을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제6항에 있어서,
상기 다이폴캡핑층은 금속절연막으로 형성하는 반도체 장치 제조 방법.
- 제6항에 있어서,
상기 다이폴캡핑층은 알루미늄산화막(Al2O3), 알루미늄산화질화막(AlON) 및 알루미늄질화막(AlN)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체 장치 제조 방법.
- 제6항에 있어서,
상기 NMOS영역의 다이폴캡핑층 두께는 상기 PMOS영역의 다이폴캡핑층 두께보다 얇도록 형성하는 반도체 장치 제조 방법.
- 제9항에 있어서,
상기 NMOS영역의 다이폴캡핑층은 다이폴 임계 두께 이하로 형성하는 반도체 장치 제조 방법.
- 제9항에 있어서,
상기 NMOS영역의 다이폴캡핑층은 적어도 0.3nm이하로 형성하는 반도체 장치 제조 방법.
- 제9항에 있어서,
상기 PMOS영역의 다이폴캡핑층은 0.5nm 내지 1.5nm의 두께로 형성하는 반도체 장치 제조 방법.
- 제6항에 있어서,
상기 금속게이트막은 티타늄질화막, 티타늄알루미늄질화막, 탄탈륨질화막, 티타늄실리콘질화막, 탄탈륨실리콘질화막, 탄탈륨티타늄질화막, 티타늄실리사이드막 및 하프늄질화막으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합막을 포함하는 반도체 장치 제조 방법.
- 제6항에 있어서,
상기 다이폴캡핑층을 형성하는 단계는,
상기 NMOS영역 및 PMOS영역의 게이트절연막 상에 제1다이폴캡핑층을 형성하는 단계;
상기 NMOS영역의 제1다이폴캡핑층을 선택적으로 제거하는 단계; 및
상기 NMOS영역의 게이트절연막 상에 상기 제1다이폴캡핑층보다 두께가 얇은 제2다이폴캡핑층을 성장시키는 단계
를 포함하는 반도체 장치 제조 방법.
- 제6항에 있어서,
상기 다이폴캡핑층을 형성하는 단계는,
상기 NMOS영역 및 PMOS영역의 게이트절연막 상에 다이폴캡핑층을 형성하는 단계; 및
상기 NMOS영역의 다이폴캡핑층을 일정 두께 식각하는 단계
를 포함하는 반도체 장치 제조 방법.
- 기판상의 고유전절연막을 포함한 다층구조를 갖는 게이트절연막;
상기 게이트절연막 상에 형성된 다이폴캡핑층;
상기 다이폴캡핑층 상에 형성된 금속게이트막; 및
상기 금속게이트막 상에 형성된 폴리실리콘막이 적층된 게이트 패턴
을 포함하는 반도체 장치.
- 제16항에 있어서,
상기 다이폴캡핑층은 금속절연막을 포함하는 반도체 장치.
- 제16항에 있어서,
상기 다이폴캡핑층은 알루미늄산화막(Al2O3), 알루미늄산화질화막(AlON) 및 알루미늄질화막(AlN)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체 장치.
- 제16항에 있어서,
상기 기판은 PMOS영역인 반도체 장치.
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