KR101889469B1 - 고유전층 및 금속게이트를 갖는 반도체장치, ｃｍｏｓ 회로 및 그 제조 방법 - Google Patents

고유전층 및 금속게이트를 갖는 반도체장치, ｃｍｏｓ 회로 및 그 제조 방법 Download PDF

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Abstract

본 기술은 CMOS 집적 공정시 NMOS의 문턱전압과 PMOS의 문턱전압을 독립적으로 조정할 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술의 반도체장치는 기판 상에 분리되어 형성되며 각각 게이트유전층, 상기 게이트유전층 상의 금속층, 상기 금속층 상의 캡핑층으로 이루어진 NMOS 게이트적층체와 PMOS 게이트적층체; 상기 PMOS 게이트적층체 아래의 P형 채널에 함유되어 상기 PMOS의 문턱전압을 조절하는 복수의 저마늄; 및 상기 NMOS 게이트적층체의 금속층과 캡핑층간 계면에 형성되어 상기 NMOS의 문턱전압을 조절하는 복수의 비소를 포함하며, 비소는 NMOS의 문턱전압을 감소시키고, 저마늄은 PMOS의 문턱전압을 감소시킨다.

Description

고유전층 및 금속게이트를 갖는 반도체장치, ＣＭＯＳ 회로 및 그 제조 방법{COMPLEMENTARY METAL OXIDE SEMICONDUCTOR INTEGRATED CIRCUIT WITH METAL GATE AND HIGH―K DIELECTRIC}
본 발명은 반도체장치에 관한 것으로, 상세하게는 고유전층 및 금속게이트를 갖는 반도체장치, CMOS 회로 및 그 제조 방법에 관한 것이다.
MOS(Metal Oxide Semiconductor Field-Effect Transistor)와 같은 반도체 장치의 게이트적층체는 기판 상에 형성된 게이트유전층과 게이트유전층 상에 형성된 게이트전극을 포함한다. 일반적으로 게이트유전층으로는 실리콘산화물(Silicon oxide, SiO2)이 주로 이용되고, 게이트전극으로는 실리콘(Silicon)이 주로 이용되었다.
실리콘산화물은 물리적 두께 감소시 게이트 제어력이 개선되므로 구동전류(Drive current)를 증가시킬 수 있다. 그러나, 게이트유전층의 물리적 두께 감소는 다이렉트터널링(Direct tunneling)에 의한 누설전류 증가로 인해 오프스테이트(Off-state) 특성을 열화시킨다.
또한, CMOS 회로 공정시 NMOS(N-channel MOSFET)과 PMOS(P-channel MOSFET)의 게이트전극을 구현하기 위해 실리콘을 증착한 후 리소그래피 및 이온주입(Implantation)을 진행하고 있다. 즉, 고농도 N형 불순물이 도핑된 'N+ 도프드 실리콘(Doped silicon)'과 고농도 P형 불순물이 도핑된 'P+ 도프드 실리콘'을 형성한다. 이와 같이, N+ 도프드 실리콘을 형성하므로써 NMOS의 문턱전압(Threshold Voltage)을 최적화하고, P+ 도프드 실리콘을 형성하므로써 PMOS의 문턱전압을 최적화한다. 그러나 도프드 실리콘은 게이트공핍(Gate depletion) 현상으로 인해 구동전류가 감소하는 문제점이 발생한다. 특히 PMOS의 P+ 도프드 실리콘에 주입되는 보론(Boron)은 후속 열공정을 통해 외확산(out-diffusion)되어 NMOS 대비 10% 이상 게이트공핍현상이 더 증가된다. 따라서, 도프드 실리콘은 각 MOS의 문턱전압을 최적화시키는데 한계가 있다.
본 발명의 실시예는 문턱전압을 최적화할 수 있는 게이트적층체 및 그 제조 방법을 제공한다.
또한, 본 발명의 실시예는 CMOS 집적 공정시 NMOS의 문턱전압과 PMOS의 문턱전압을 독립적으로 조정할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체장치는 기판 상의 게이트유전층; 게이트유전층 상의 금속층; 금속층 상의 캡핑층; 및 캡핑층과 금속층의 계면에 분포하는 복수의 다이폴형성화학종을 포함한다. 다이폴형성화학종은 비소(As)를 포함한다. 캡핑층은 인 또는 보론이 도핑된 실리콘층을 포함한다.
또한, 본 발명에 따른 반도체장치는 기판 상에 분리되어 형성된 NMOS의 게이트적층체와 PMOS의 게이트적층체를 포함하고, NMOS의 게이트적층체는, 게이트유전층, 게이트유전층 상의 금속층, 금속층 상의 캡핑층, 금속층과 캡핑층의 계면에 분포하는 복수의 다이폴형성화학종을 포함한다.
또한, 본 발명에 따른 반도체장치는 기판 상에 분리되어 형성되며 각각 게이트유전층, 상기 게이트유전층 상의 금속층, 상기 금속층 상의 캡핑층으로 이루어진 NMOS 게이트적층체와 PMOS 게이트적층체; 상기 PMOS 게이트적층체 아래의 P 채널에 함유되어 상기 PMOS의 문턱전압을 조절하는 복수의 제1화학종; 및 상기 NMOS 게이트적층체의 금속층과 캡핑층간 계면에 형성되어 상기 NMOS의 문턱전압을 조절하는 복수의 제2화학종을 포함한다.
그리고, 본 발명에 따른 반도체장치 제조 방법은 기판 상에 계면층을 형성하는 단계; 상기 계면층 상에 게이트유전층을 형성하는 단계; 상기 게이트유전층 상에 금속층을 형성하는 단계; 및 상기 금속층과의 계면에 복수의 다이폴형성화학종이 분포하도록 하여 상기 금속층 상에 캡핑층을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체장치 제조 방법은 기판에 NMOS 영역과 PMOS 영역을 분리하는 소자분리영역을 형성하는 단계; 상기 PMOS 영역의 기판 표면 아래에 상기 PMOS의 문턱전압을 감소시키는 복수의 제1화학종을 형성하는 단계; 상기 기판의 전면에 게이트유전층을 형성하는 단계; 상기 게이트유전층 상에 금속층을 형성하는 단계; 상기 NMOS 영역의 금속층 상에 상기 금속층과의 계면에 상기 NMOS의 문턱전압을 감소시키는 복수의 제2화학종이 함유된 캡핑층을 형성하는 단계; 및 상기 캡핑층, 금속층 및 게이트유전층을 패터닝하여 상기 NMOS 영역과 PMOS 영역에 각각 게이트적층체를 형성하는 단계를 포함한다.
그리고, 본 발명에 따른 CMOS 회로 제조 방법은 기판에 NMOS 영역과 PMOS 영역을 분리하는 소자분리영역을 형성하는 단계; 상기 PMOS 영역의 기판 표면 아래에 복수의 저마늄이 함유된 P 채널을 형성하는 단계; 상기 기판의 전면에 게이트유전층을 형성하는 단계; 상기 게이트유전층 상에 제1금속층을 형성하는 단계; 상기 NMOS 영역의 제1금속층 상에 상기 제1금속층과의 계면에 복수의 비소가 분포하는 제1캡핑층을 형성하는 단계; 상기 제1캡핑층을 포함한 전면에 제2캡핑층을 형성하는 단계; 상기 제2캡핑층 상에 제2금속층을 형성하는 단계; 및 상기 제2금속층, 제2캡핑층, 제1캡핑층, 제1금속층 및 게이트유전층을 패터닝하여 상기 NMOS 영역과 PMOS 영역에 각각 게이트적층체를 형성하는 단계를 포함한다.
본 발명에 따른 CMOS 회로는 기판 상에 분리되어 형성되며 각각 게이트유전층, 상기 게이트유전층 상의 금속층, 상기 금속층 상의 캡핑층으로 이루어진 NMOS 게이트적층체와 PMOS 게이트적층체; 상기 PMOS 게이트적층체 아래의 P 채널에 함유되어 상기 PMOS의 문턱전압을 감소시키는 복수의 저마늄; 및 상기 NMOS 게이트적층체의 금속층과 캡핑층간 계면에 분포하여 상기 NMOS의 문턱전압을 감소시키는 복수의 비소를 포함한다.
본 기술은 CMOS 집적 공정시 NMOS와 PMOS의 문턱전압을 각각 독립적으로 조절할 수 있는 효과가 있다. P 채널에 저마늄을 함유시키므로써 P 채널의 에너지밴드갭(Energy band gap)을 감소시키므로 PMOS의 문턱전압을 감소시킬 수 있다.
또한, 금속층과 캡핑층의 계면에 비소가 다량 분포하므로써 금속층 상부에 전자 분극을 유도하여 다이폴(Dipole)을 형성시키므로 NMOS의 문턱전압을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 게이트적층체를 도시한 도면이다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 도면이다.
도 3은 본 발명의 실시예의 변형예를 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 NMOS의 문턱전압 감소 결과를 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 PMOS의 게이트적층체에 대한 C-V 곡선이다.
도 6은 본 발명의 실시예에 따른 적어도 하나의 CMOS 회로를 포함하는 프로세서의 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 게이트적층체를 도시한 도면이다. 도 1은 CMOS 회로의 게이트적층체를 도시하고 있다.
도 1을 참조하면, 기판(101)은 제1영역(NMOS)과 제2영역(PMOS)이 구분되고, 제1영역(NMOS)과 제2영역(PMOS)은 소자분리영역(102)에 의해 분리되어 있다. 제1영역(NMOS)은 NMOSFET가 형성되는 영역이고, 제2영역(PMOS)은 PMOSFET가 형성되는 영역이다.
제1영역(NMOS)의 기판(101) 상에 제1게이트적층체(NG)가 형성되고, 제2영역(PMOS)의 기판(101) 상에 제2게이트적층체(PG)가 형성된다.
제1게이트적층체(NG)는 게이트유전층(109B), 제1금속층(112), 문턱전압조절층(113B), 제1캡핑층(114A), 제2캡핑층(116) 및 제2금속층(117)의 순서로 적층된다. 문턱전압조절층(113B)에는 제2화학종인 비소(113A)가 다량 함유되어 있다. 제1게이트적층체(NG) 아래의 기판(101)에는 N 채널(N)이 형성된다.
제2게이트적층체(PG)는 게이트유전층(109B), 제1금속층(112), 제2캡핑층(116) 및 제2금속층(117)의 순서로 적층된다. 제2게이트적층체(PG) 아래의 기판(101)에는 제1화학종으로서 저마늄(107)이 다량 분포되어 있다. 제2게이트적층체(PG)가 PMOS의 게이트이므로, 저마늄(107)은 P 채널(P)에 형성된다.
제1게이트적층체(NG)와 제2게이트적층체(PG)는 각각 게이트유전층(109B)과 기판(101) 사이의 계면층(108)을 더 포함한다. 계면층(108)은 실리콘산화물을 포함할 수 있다.
제1게이트적층체(NG)와 제2게이트적층체(PG)를 자세히 살펴보면 다음과 같다.
먼저, 게이트유전층(109B)은 고유전율(High-k)을 갖는 물질(이하 '고유전층'이라 약칭함)을 포함한다. 고유전층은 일반적으로 게이트유전층으로 사용되는 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전층은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 게이트유전층(109B)은 금속산화물, 금속실리케이트, 금속실리케이트질화물 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트질화물은 금속실리케이트에 질소를 함유시킨 물질이다. 바람직하게, 게이트유전층(109B)은 금속실리케이트질화물을 포함할 수 있다. 금속실리케이트질화물은 하프늄실리케이트질화물(HfSiON)을 포함할 수 있다. 금속실리케이트질화물을 이용하여 게이트유전층(109B)을 형성하면, 유전상수를 증가시킬 수 있고, 아울러 후속 열공정시 결정화를 억제할 수 있다.
제1금속층(112)은 제1영역(NMOS)과 제2영역(PMOS)에서 동일한 구조를 갖는다. 즉, NMOS와 PMOS의 제1금속층(112)은 동일한 재료로 형성된다. 제1금속층(112)은, 금속, 금속질화물 또는 금속카바이드를 포함한다. 예를 들어, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC) 및 이들의 혼합물들을 사용할 수 있다. 또한, 이들의 다층들(multi-layers)을 포함할 수 있다. 제1금속층(112)는 NMOS와 PMOS의 금속게이트(Metal gate)가 된다.
제2금속층(117)은 텅스텐(W)을 포함할 수 있다. 제2금속층(117)은 게이트 저항을 낮추는 역할을 한다.
제1캡핑층(114A)은 제1금속층(112)과 제2금속층(117)간 반응방지층 역할을 한다. 또한, 제1캡핑층(114A)은 제1금속층(112)의 산화방지 역할을 한다. 제1캡핑층(114A)은 제1게이트적층체(NG)에만 형성된다. 제1캡핑층(114A)은 실리콘층을 포함하며, 실리콘층은 언도프드 또는 도펀트가 도핑된 도프드가 될 수 있다. 여기서, 도프드는 인(P), 보론(B) 등의 도펀트가 도핑된 것을 의미한다. 바람직하게, 제1캡핑층(114A)은 도프드를 사용하며, 이로써 게이트저항 측면에서 유리하다.
제2캡핑층(116)은 제1캡핑층(114A)과 함께 제1금속층(112)과 제2금속층(117)간 반응방지층 역할을 한다. 또한, 제2캡핑층(116)은 제1금속층(112)의 산화방지 역할을 한다. 제2캡핑층(116)은 제1 및 제2게이트적층체(NG, PG)에 모두 형성된다. 제2캡핑층(116)은 실리콘층을 포함하며, 실리콘층은 언도프드 또는 도펀트가 도핑된 도프드가 될 수 있다. 여기서, 도프드는 인(P), 보론(B) 등의 도펀트가 도핑된 것을 의미한다. 바람직하게, 제2캡핑층(116)은 도프드를 사용하며, 이로써 게이트저항 측면에서 유리하다. 제1캡핑층(114A)과 제2캡핑층(116)은 동일 재료로 형성되고, 또한 동일 도전타입을 가질 수 있다.
제1화학종인 저마늄(107)은 제2게이트적층체(PG) 아래의 기판(101)에 형성된다. 제2게이트적층체(PG)가 PMOS의 게이트가 되므로, 저마늄(107)은 P 채널(P)에 형성된다.
문턱전압조절층(113B)은 제2화학종인 비소(113A)를 함유하는 물질이다. 문턱전압조절층(113B)은 비소(113A)로 이루어진 비소층(Arsenic layer) 또는 비소(113A)가 다량 도핑된 비소부화층(As rich layer)을 포함한다. 또한, 문턱전압조절층(113B)은 비소(113A)가 고도핑된(Heavy doping) 실리콘층을 포함할 수 있다. 비소(113A)는 제1금속층(112)과 제1캡핑층(114A)의 계면에 분포하는 복수의 다이폴형성화학종(Dipole forming species)이다.
제1영역(NMOS)의 기판(101) 내에는 N형의 소스/드레인(118A, 118B)이 형성된다. N형의 소스/드레인(118A, 118B) 사이는 N 채널(N)이다. 제2영역(PMOS)의 기판(101) 내에는 P형의 소스/드레인(119A, 119B)이 형성된다. 제2영역(PMOS)에서 P형의 소스/드레인(119A, 119B) 사이의 P 채널(P)에 저마늄(107)이 분포한다.
도 1에 따르면, 제1영역(NMOS)과 제2영역(PMOS)은 게이트적층체의 적층 형태가 다르다. NMOS의 게이트가 되는 제1게이트적층체(NG)는 문턱전압조절층(113B)이 제1금속층(112)과 제1캡핑층(114A)의 계면에 형성된다.
상술한 바에 따르면, 본 발명의 실시예는 NMOS와 PMOS의 문턱전압을 각각 독립적으로 조절할 수 있다.
구체적으로, P형 채널(P)에 복수의 저마늄(107)이 함유됨에 따라 P 채널(P)의 에너지밴드갭(Energy band gap)을 감소시키므로 PMOS의 문턱전압을 감소시킨다.
그리고, 제1금속층(112)과 제1캡핑층(114A)의 계면에 비소(113A)가 다량 함유된 문턱전압조절층(113B)이 위치하면 제1금속층(112) 상부에 전자 분극을 유도하여 다이폴(Dipole)을 형성시키므로 NMOS의 문턱전압을 감소시킨다. 비소(113A)는 다이폴형성화학종이라 할 수 있다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 도면이다. 이하, 실시예는 CMOS 회로의 제조 방법을 설명하기로 한다. 본 발명은 CMOS 회로에 한정되지는 않는다. NMOS와 PMOS가 형성되는 모든 반도체장치 제조 방법에 적용 가능하다. 또한, 각각 NMOS 제조 방법 및 PMOS 제조 방법에도 적용 가능하다. NMOS와 PMOS는 CMOS 회로 내에 형성된다. CMOS 회로는 적어도 하나의 PMOS 및 NMOS를 포함한다.
도 2a에 도시된 바와 같이, 기판(101)은 각각 제1영역(NMOS)과 제2영역(PMOS)을 갖고, 제1영역(NMOS)과 제2영역(PMOS)을 분리하기 위한 소자분리영역(102)을 갖는다. 소자분리영역(102)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(102)은 절연막(예, 실리콘산화막)을 포함할 수 있다. 제1영역(NMOS)은 NMOS가 형성되는 영역이고, 제2영역(PMOS)은 PMOS가 형성되는 영역이다. 제1영역(NMOS)과 제2영역(PMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 기판(101)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 기판(101)의 전체 또는 일부분은 변형(strain)될 수 있다. 소자분리영역(102)은 절연막(예, 실리콘산화막)을 포함할 수 있다. 그리고, 도시되어 있지 않으나, 제1영역(NMOS)과 제2영역(PMOS)에는 각각 통상적인 웰 형성 공정을 통하여 제1웰과 제2웰이 형성될 수 있다. 제1영역(NMOS)에는 P형의 제1웰을 형성하고, 제2영역(PMOS)에는 N형의 제2웰을 형성할 수 있다. N형의 제2웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 기판(101)의 제2영역(PMOS)에 주입할 수 있다. P형의 제1웰을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 기판(101)의 제1영역(NMOS)에 주입할 수 있다. 또한, 도시되어 있지 않으나, 웰 형성 공정 이후에 제1영역(NMOS)과 제2영역(PMOS)에는 각각 통상적인 채널이온주입 공정을 통하여 채널영역이 형성될 수 있다. 제1영역(NMOS)에는 N 채널을 형성하고, 제2영역(PMOS)에는 P 채널을 형성할 수 있다. N 채널을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 기판(101)의 제1영역(NMOS)에 주입할 수 있다. P 채널을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 기판(101)의 제2영역(PMOS)에 주입할 수 있다.
계속해서, 기판(101)의 어느 한 영역을 덮는 제1감광막패턴(103)을 형성한다. 여기서, 어느 한 영역은 제1영역 및 제2영역 중 어느 한 영역으로서 예컨대, 제1영역(NMOS)이다. 따라서, 제1감광막패턴(103)은 제1영역(NMOS)을 덮고 제2영역(PMOS)을 선택적으로 노출시킨다.
노출된 제2영역(PMOS)의 기판(101) 표면에 플라즈마도핑(104)을 실시한다. 플라즈마도핑(104)은 제1화학종(First species)을 주입한다. 제1화학종은 PMOS의 문턱전압을 감소시키는 물질이다. 제1화학종은 저마늄이온(Ge+, 105)을 포함한다. 예컨대, 플라즈마도핑(104)은 GeH 반응가스를 이용하며, GeH 반응가스는 저마늄이온(Ge+, 105)으로 분해되어 기판(101) 표면에 흡착된다. 플라즈마도핑(104)시 저마늄이온(105)의 도즈(dose)는 1×1015atoms/cm2을 포함할 수 있다.
이와 같이 플라즈마도핑(104)을 실시하므로써 제2영역(PMOS)의 기판(101) 표면에 저마늄이온(Ge+, 105)이 흡착된다. 한편, 제1감광막패턴(103)의 표면에도 저마늄이온이 흡착될 수 있으나, 제1감광막패턴(103) 아래의 제1영역(NMOS)의 기판(101)에는 저마늄이온이 흡착되지 않는다. 제1감광막패턴(103)은 후속하여 제거되므로 제1영역(NMOS)에서는 저마늄이온에 의한 영향이 없다.
플라즈마도핑(104)은 제2영역(PMOS)에 대해 한정된다. 즉, 플라즈마도핑(104)은 PMOS의 문턱전압을 독립적으로 조절하는 공정으로서, 바람직하게는 PMOS의 문턱전압을 감소시키는 공정이다.
도 2b에 도시된 바와 같이, 제1감광막패턴(103)을 제거한 후 세정 공정을 진행한다.
이어서, 어닐(106)을 실시한다. 어닐(106)은 급속어닐(RTA)로 진행하며, 800∼1000℃의 온도 및 질소(N2) 가스 분위기에서 1분 이하의 시간동안 실시한다. 이와 같은 어닐(106)에 의해 표면에 흡착되어 있는 저마늄이온(Ge+, 105)과 기판(101)의 실리콘(Si)을 결합시킨다. 따라서, 제2영역(PMOS)의 기판(101) 표면 아래에 저마늄(107)이 분포한다. 저마늄(107)은 PMOS의 문턱전압을 감소시킨다. 저마늄(107)은 P 채널에 분포하며, P 채널은 저마늄(107)을 함유하는 실리콘층이 된다. 즉, 실리콘저마늄층(SiGe)이 된다.
한편, 플라즈마도핑(104)과 어닐(106)은 웰 형성 공정(또는 채널이온주입공정) 이전에 진행할 수도 있다. 또한, 어닐(106)을 먼저 진행한 후에 제1감광막패턴(103)을 제거할 수도 있다.
도 2c 내지 도 2e에 도시된 바와 같이, 기판(101) 위에 게이트유전층(109B)을 형성한다. 게이트유전층(109B)은 적어도 고유전체층(High-k)을 포함한다. 그리고, 기판(101)과 게이트유전층(109B) 사이에 계면층(108)을 더 형성할 수 있다. 게이트유전층(109B)은 제1영역(NMOS)과 제2영역(PMOS)에서 동일한 구조를 갖는다. 즉, NMOS와 PMOS의 게이트유전층(109B)은 동일한 재료로 형성된다.
게이트유전층(109B)을 형성하는 방법은 다음과 같다.
먼저, 도 2c를 참조하면, 세정공정을 통해 기판(101) 표면의 자연산화물(Native oxide)을 제거한다. 세정공정은 불산(HF)을 포함하는 용액을 이용한다. 이와 같이, 세정 공정을 진행하므로써 기판(101) 표면의 자연산화물을 제거함과 동시에 기판(101) 표면의 댕글링본드(dangling bond)를 수소(Hydrogen)로 보호(passivation)하여 후속 공정 진행전까지 자연산화물이 성장되는 것을 억제한다.
다음으로, 계면층(Interfacial layer, 108)을 형성한다. 계면층(108)은 절연물을 포함하며, 예컨대, 실리콘산화물(SiO2)을 포함한다. 계면층(108)은 기판(101)과 게이트유전층(109)간의 계면특성을 개선시켜 전자 이동도(Electron Mobility) 특성을 향상시키는 역할을 한다. 계면층(108)으로서 실리콘산화물이 오존을 이용한 습식방식으로 성장될 수 있다. 특히, 계면층(108)으로서 실리콘산화물이 오존을 이용한 습식방식으로 성장되고, 게이트유전층(109B)으로 사용되는 고유전층(109)이 하프늄을 함유하는 실리케이트물질인 경우, 고유전층(109) 형성시 하프늄이 다량 함유된(Hf rich) 물성의 하프늄실리케이트(HfSiO)가 형성된다. 이로써, 게이트유전층(109B)의 유전상수 증가 효과를 얻는다. 계면층(108)은 10Å 이하로 성장시킨다.
다음으로, 고유전층(109)을 형성한다. 고유전층(109)은 고유전율(High-k)을 갖는 물질(이하 '고유전층'이라 약칭함)을 포함한다. 고유전층(109)은 일반적으로 게이트유전층으로 사용되는 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전층(109)은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다.
예를 들어, 고유전층(109)은 금속산화물 또는 금속실리케이트 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 이하, 실시예에서 고유전층(109)은 하프늄실리케이트(HfSiO)가 사용된다. NMOS와 PMOS에서 고유전층(109)을 동시에 사용하므로써 공정을 단순화시킨다. 한편, NMOS와 PMOS에서 고유전층(109)은 서로 다른 고유전층이 사용될 수도 있다. 고유전층(109)의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 바람직하게, 균일한 박막 형성을 위해 플라즈마-인핸스드 원자층증착법(PEALD)을 이용한다. 플라즈마-인핸스드 원자층증착법(PEALD)을 이용하여 330℃ 이하의 온도에서 30Å 이하의 두께로 고유전층(109)을 형성할 수 있다.
고유전층(109)이 금속실리케이트인 경우, 반응가스는 금속소스, 실리콘소스 및 산소소스를 포함한다. 예컨대, 하프늄실리케이트(HfSiO)인 경우, 반응가스는 하프늄소스, 실리콘소스 및 산소소스를 이용한다.
하프늄소스는 TEMAH(Tetrakis Ethyl Methyl Amino Hafnium, Hf(N(C2H5)CH3)4)를 사용한다. 실리콘소스는 Tris-DMASiH[Tris(dimethylamino)silane] 또는 Tris-EMASiH[Tris(ethylmethylamino)silane]를 사용한다. 산소소스는 O3를 사용한다. 하프늄소스, 실리콘소스 및 산소소스는 상기한 물질들에 한정되지는 않는다.
고유전층(109)은, 도 2d에 도시된 바와 같이, 질화 공정(110)에 노출된다. 질화 공정(110)은 플라즈마질화(Plasma Nitridation) 공정을 포함한다. 이에 따라 고유전층(109)에 질소가 주입된다. 이하, 질소가 주입된 고유전층은 도면부호 '109A'라 한다. 예컨대, 고유전층(109)이 하프늄실리케이트(HfSiO)인 경우, 질화 공정(110)에 의해 고유전층(109A)은 'HfSiON'이 형성된다. 이와 같이, 금속실리케이트에 질소를 주입하면 유전상수가 증가하고 후속 열공정시 금속실리케이트의 결정화를 억제할 수 있다. 바람직하게, 플라즈마 질화 공정은 600℃ 이하의 온도에서 3kW 이하의 파워, 1.0Torr 이하의 압력하에서 진행한다. 또한, 반응가스로는 아르곤(Ar)과 질소 가스(N2)를 혼합하여 사용한다.
이와 같은 플라즈마 질화 공정시 질소 플라즈마에 의해 고유전층(109)이 노출되므로써, 금속실리케이트가 사용된 고유전층(109A)은 금속실리케이트 질화물이 된다. 질소 플라즈마를 위한 질소 공급원으로는 질소가스(N2)외에 다른 가스가 사용될 수도 있다. 예컨대, 질소 공급원은 암모니아(NH3), 히드라진(N2H4) 등을 포함한다.
도 2e에 도시된 바와 같이, 고유전층(109A)은 어닐 공정에 노출된다. 어닐공정은 질화 공정(110) 후에 진행하므로 질화 후 어닐(Post Nitridation Anneal, 111)이라 한다. 플라즈마질화를 통해 하프늄실리케이트는 표면에서 질소 부화(Nitrogen-rich) 상태이다. 질화 후 어닐(PNA, 111)을 진행하면 하프늄실리케이트(HfSiO)에 주입된 질소원자를 하프늄실리케이트(HfSiO) 내부에 균일하게 확산시킬 수 있다. 바람직하게, 질화 후 어닐(PNA, 111)은 950℃ 이하의 온도에서 60초 이하의 시간동안 10Torr 이하의 압력하에서 질소 가스(N2) 분위기로 진행한다.
질화 후 어닐(111)이 실시된 후 고유전층은 도면부호 '109B'가 되고, 고유전층(109B)은 게이트유전층이 된다. 이하, 도면부호 '109B'를 게이트유전층이라 한다.
상술한 바와 같은 일련의 고유전층(109) 형성, 질화 공정(110) 및 질화후어닐(111)에 의해 게이트유전층(109B)이 형성된다. 게이트유전층(109B)은 고유전층을 포함하며, 바람직하게, 금속실리케이트 질화물을 포함한다. 금속실리케이트 질화물을 이용하여 게이트유전층(109B)을 형성하면, 유전상수를 증가시킬 수 있고, 아울러 후속 열공정시 결정화를 억제할 수 있다.
도 2f에 도시된 바와 같이, 게이트유전층(109B) 상에 제1금속층(112)을 형성한다. 제1금속층(112)은 게이트유전층(109B)을 포함한 기판(101)의 전면에 형성될 수 있다. 제1금속층(112)은 제1영역(NMOS)과 제2영역(PMOS)에서 동일한 구조를 갖는다. 즉, NMOS와 PMOS의 제1금속층(112)은 동일한 재료로 형성된다. 제1금속층(112)는 NMOS와 PMOS의 금속게이트전극(Metal gate electrode)가 된다. 제1금속층(112)은, 금속, 금속질화물 또는 금속카바이드를 포함한다. 예를 들어, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC) 및 이들의 혼합물들을 사용할 수 있다. 또한, 이들의 다층들(multi-layers)을 포함할 수 있다. 이하, 실시예에서 제1금속층(112)은 티타늄질화물(TiN)을 이용하며, 플라즈마-인핸스드원자층증착법(PEALD)을 이용하여 300℃ 이하의 온도에서 60Å 이하의 두께로 형성한다. 티타늄질화물(TiN)을 위한 플라즈마-인핸스드원자층증착법(PEALD)은 티타늄소스(Ti source) 주입, 퍼지, 질소(N2)의 플라즈마 주입 및 퍼지의 순서로 이루어진 단위사이클을 수회 반복할 수 있다. 티타늄소스는 TDMAT[Tetrakis(dimethylamino) titanium], TEMAT[Tetrakis (ethylmethylamino) titanium] 또는 TDETAT(Tetrakis (diethylamino) titanium) 중에서 선택된 어느 하나를 포함할 수 있다. 티타늄소스는 다른 종류의 티타늄소스가 사용될 수도 있다. 질소 플라즈마를 위한 질소 공급원으로는 질소가스(N2)외에 다른 가스가 사용될 수도 있다. 예컨대, 질소 공급원은 암모니아(NH3), 히드라진(N2H4) 등을 포함한다.
도 2g에 도시된 바와 같이, 제1금속층(112) 상에 문턱전압조절층(113)과 제1캡핑층(114)을 형성한다. 제1금속층(112)과 제1캡핑층(114) 사이에 문턱전압조절층(113)이 위치한다. 제1캡핑층(114)은 제1금속층(112)과 후속의 저저항 금속층간 반응방지층이며, 제1금속층(112)의 산화를 방지하는 산화방지층의 역할도 수행한다.
문턱전압조절층(113)은 제2화학종(Second species)이 다량 함유된 층이다. 제2화학종은 NMOS의 문턱전압을 감소시킨다. 제2화학종은 비소(As, 113A)를 포함한다. 문턱전압조절층(113)은 비소(113A)로 이루어진 비소층(Arsenic layer) 또는 비소(113A)가 다량 도핑된 비소부화층(As rich layer)을 포함한다. 또한, 문턱전압조절층(113)은 비소(113A)가 고도핑된(Heavy doping) 실리콘층을 포함할 수 있다. 문턱전압조절층(113)에 함유된 비소(113A)는 1×1019∼1×1022atoms/cm3의 농도를 가질 수 있다.
문턱전압조절층(113)은 비소층(Arsenic layer)이 될 수 있고, 제1캡핑층(114)은 실리콘층(Silicon layer)이 될 수 있다. 또한, 제1캡핑층(114)과 문턱전압조절층(113)은 실리콘층을 포함할 수 있다.
문턱전압조절층(113)과 제1캡핑층(114)은 인시튜로 형성할 수 있다.
먼저, 문턱전압조절층(113)이 비소층이고, 제1캡핑층(114)이 실리콘층인 경우, 제1캡핑층(114)을 위한 실리콘층 증착초기에 아스핀(AsH3) 가스를 이용하여 비소층을 증착하고, 후속하여 실리콘층을 증착하여 제1캡핑층(114)을 형성한다.
다음으로, 문턱전압조절층(113)이 비소가 고도핑된 실리콘층이고, 제1캡핑층(114)이 실리콘층인 경우, 제1캡핑층(114)을 위한 실리콘층 증착초기에 아스핀(AsH3) 가스를 이용하여 비소(As)를 인시튜 도핑시켜 실리콘층을 증착하고, 일정 두께 이상에서는 비소가 도핑되지 않은 실리콘층을 증착하여 제1캡핑층(114)을 형성한다.
위와 같이, 문턱전압조절층(113)을 형성하면, 제1금속층(112)과 제1캡핑층(114)의 계면에 제2화학종인 비소(As, 113A))가 다량 분포하게 된다. 즉, 제1금속층(112)과 제1캡핑층(114)의 계면에 비소(As, 113A)가 축적(Pile-up)된다.
문턱전압조절층(113)과 제1캡핑층(114)은 550℃ 이하의 온도 및 1Torr 이하의 압력하에서 SiH4를 반응가스로 하여 증착할 수 있다. 문턱전압조절층(113) 증착시에는 아스핀(AsH3) 가스를 이용하여 비소(As, 113A)를 도핑시킨다. 제1캡핑층(114)은 100Å 이하의 두께로 증착한다. 문턱전압조절층(113)은 제1캡핑층(114)보다 더 얇게 형성할 수 있다. 제1캡핑층(114)은 비소 등의 도펀트가 도핑되지 않은 언도프드 또는 비소외 다른 도펀트가 도핑된 도프드가 될 수 있다. 여기서, 도프드는 인(P), 보론(B) 등의 도펀트가 도핑된 것을 의미한다. 비소(As, 113A)는 후속 열공정에 노출될 때 인 및 보론보다 확산이 덜 일어나는 원소이다. 바람직하게, 게이트적층체의 저항 개선을 위해 도펀트가 도핑된다. 따라서, 비소(As, 113A)는 후속 열공정에 노출되더라도 제1금속층(112) 및 게이트유전층(109B)으로 확산되지 않는다.
상술한 바와 같이, 제1캡핑층(114)과 제1금속층(112)의 계면에 비소(As, 113A)를 다량 함유하는 문턱전압조절층(113)이 형성된다.
도 2h에 도시된 바와 같이, 포토리소그래피 공정을 통해 제2감광막패턴(115)을 형성한다. 즉, 기판(101)의 어느 한 영역을 덮는 제2감광막패턴(115)을 형성한다. 여기서, 어느 한 영역은 제1영역 및 제2영역 중 어느 한 영역으로서 예컨대, 제1영역(NMOS)이다. 따라서, 제2감광막패턴(115)은 제1영역(NMOS)을 덮고 제2영역(PMOS)을 선택적으로 노출시킨다.
제2감광막패턴(115)을 식각장벽으로 하여 제2영역(PMOS)에 노출된 제1캡핑층(114)을 제거한다. 이때, 문턱전압조절층(113)도 제2영역(PMOS)에서 제거된다.
따라서, 제1캡핑층(114A)은 제1영역(NMOS)에만 잔류하며, 제1캡핑층(114A)과 제1금속층(112)의 계면에 문턱전압조절층(113B)이 형성된다. 문턱전압조절층(113B)은 NMOS의 문턱전압을 조절, 특히 NMOS의 문턱전압을 감소시키는 역할을 한다. 이하, 문턱전압조절층(113B)을 다량의 비소(113A)가 함유되어 있다.
상술한 바에 따르면, NMOS가 형성되는 제1영역(NMOS)에서는 제1금속층(112)과 제1캡핑층(114A) 사이에 문턱전압조절층(113B)이 형성된다. 제2영역(PMOS)에서는 제1금속층(112) 위에 제1캡핑층(114A)과 문턱전압조절층(113B)이 잔류하지 않는다.
도 2i에 도시된 바와 같이, 제1캡핑층(114A)을 포함한 기판(101)의 전면에 제2캡핑층(116)을 형성한다. 제2캡핑층(116)은 실리콘함유층을 포함한다. 제2캡핑층(116)은 도전 타입에 무관하게 증착할 수 있다. 즉, 제2캡핑층(116)은 N형 실리콘층 또는 P형 실리콘층이 가능하다. 제2캡핑층(116)은 제1캡핑층(114A)과 함께 제1금속층(112)과 후속의 저저항 금속층간 반응방지층이며, 제1금속층(112)의 산화를 방지하는 산화방지층의 역할도 수행한다.
위와 같이, 제2캡핑층(116)을 형성하면, 제1영역(NMOS)에서는 제1캡핑층(114A)과 제2캡핑층(116)의 2층으로 이루어지는 캡핑층이 형성되고, 제2영역(PMOS)에서는 제2캡핑층(116)의 단일층으로 이루어진 캡핑층이 형성된다. 전술한 것처럼, 제1캡핑층(114A)은 도프드 실리콘층을 포함할 수 있으므로, 제1영역(NMOS)과 제2영역(PMOS)에 형성되는 캡핑층은 모두 도프드 실리콘층이 될 수 있다. 도프드 실리콘층의 도전타입은 NMOS와 PMOS에 무관하게 N형 또는 P형 모두 가능하다. 즉, 제1영역(NMOS)에서 N형 실리콘층 또는 P형 실리콘층이 모두 가능하며, 제2영역(PMOS)에서도 N형 실리콘층 또는 P형 실리콘층이 모두 가능하다. 또한, 제1영역(NMOS)과 제2영역(PMOS) 모두 N형 실리콘층으로 형성하거나 또는 P형 실리콘층으로 형성할 수도 있다. 결국, 제1영역(NMOS)과 제2영역(PMOS)에서 캡핑층은 동일 재료 및 동일 도전타입의 재료로 형성될 수 있다.
다음으로, 제2캡핑층(116) 상에 제2금속층(117)을 형성한다. 제2금속층(117)은 텅스텐을 포함할 수 있다. 제2금속층(117)은 게이트의 저항을 낮추는 역할을 한다.
도 2j에 도시된 바와 같이, 게이트마스크(도시생략)를 이용하여 게이트패터닝 공정을 진행한다.
이로써, 제1영역(NMOS)의 기판(101) 상에 제1게이트적층체(NG)가 형성되고, 제2영역(PMOS)의 기판(101) 상에 제2게이트적층체(PG)가 형성된다. 제1게이트적층체(NG)는 게이트유전층(109B), 제1금속층(112), 문턱전압조절층(113B), 제1캡핑층(114A), 제2캡핑층(116) 및 제2금속층(117)의 순서로 적층된다. 제2게이트적층체(PG)은 게이트유전층(109B), 제1금속층(112), 제2캡핑층(116) 및 제2금속층(117)의 순서로 적층된다. 결국, 제1영역(NMOS)과 제2영역(PMOS)은 게이트구조물의 적층 형태가 다르게 된다. 제1 및 제2게이트적층체(NG, PG)는 각각 게이트유전층(109B) 아래에 형성된 계면층(108)을 더 포함한다. 제2게이트적층체(PG) 아래의 기판(101), 즉 P 채널에는 저마늄(107)이 다량 함유되어 있다.
도 2k에 도시된 바와 같이, 게이트 패터닝 공정에 후속하여, NMOS 및 PMOS는 당해 기술분야에서 알려진 공정들을 진행할 수 있다. 예컨대, 소스/드레인 형성 공정 등이 수행될 수 있다. 소스/드레인은 N형의 소스/드레인(118A, 118B)과 P형의 소스/드레인(119A, 119B)을 포함한다. N형의 소스/드레인(118A, 118B)은 제1영역(NMOS)에 형성된다. N형의 소스/드레인(118A, 118B) 사이는 N 채널(N)이다. P형의 소스/드레인(119A, 119B)은 제2영역(PMOS)에 형성된다. 제2영역(PMOS)에서 P형의 소스/드레인(119A, 119B) 사이의 P 채널(P)에 저마늄(107)이 다량 함유되어 있다.
상술한 실시예에 따르면, NMOS의 게이트가 되는 제1게이트적층체(NG)는 문턱전압조절층(113B)이 제1금속층(112)과 제1캡핑층(114A)의 계면에 형성된다. 즉, 복수의 비소(113A)가 제1금속층(112)과 제1캡핑층(114A)의 계면에 분포한다. 이로써, NMOS의 문턱전압을 감소시킬 수 있다.
PMOS는 제2게이트적층체(PG) 아래의 P 채널(P)에 저마늄(107)이 다량 분포하고 있으므로, PMOS의 문턱전압을 감소시킬 수 있다.
본 발명은 CMOS 집적 공정시 NMOS와 PMOS의 문턱전압을 각각 독립적으로 조절할 수 있다.
구체적으로, P 채널(P)에 저마늄(107)을 함유시키므로써 P형 채널의 에너지밴드갭(Energy band gap)을 감소시키므로 PMOS의 문턱전압을 감소시킨다.
그리고, 제1금속층(112)과 제1캡핑층(114A)의 계면에 비소(113A)가 다량 함유된 문턱전압조절층(113B)이 위치하면 제1금속층(112) 상부에 전자 분극을 유도하여 다이폴(Dipole)을 형성시키므로 NMOS의 문턱전압을 감소시킨다. 문턱전압조절층(113B)에 함유된 비소(113A)는 다이폴형성화학종(Dipole forming species)이 된다.
도 3은 본 발명의 실시예의 변형예를 도시한 도면으로서, 제2캡핑층(116) 형성시 제1영역(NMOS)과 제2영역(PMOS)간의 단차가 발생하지 않도록 평탄화 공정을 수행한다.
도 4는 본 발명의 실시예에 따른 NMOS의 문턱전압 감소 결과를 도시한 도면으로서, 비소 적용(with As)과 비소 미적용(w/o As)의 결과를 비교하고 있다. 도 5는 본 발명의 실시예에 따른 PMOS의 게이트적층체에 대한 C-V 곡선으로서, 저마늄 적용(with Ge)과 저마늄 미적용(w/o Ge)의 결과를 비교하고 있다.
도 4를 참조하면, NMOS는 비소(As)에 의해 문턱전압이 감소함을 알 수 있다.
도 5를 참조하면, 저마늄을 채널영역에 주입하므로써 C-V 곡선이 양(positive)의 방향으로 이동하는 것을 알 수 있다. 이로부터 채널영역에 저마늄을 주입하면 PMOS는 문턱전압이 감소함을 알 수 있다.
도 6은 본 발명의 실시예에 따른 적어도 하나의 CMOS 회로를 포함하는 프로세서의 도면이다. 프로세서(200)는 적어도 하나의 칩(201)을 갖는데, 이 칩(201)은 적어도 하나의 CMOS 회로(202)를 포함하며, 이 적어도 하나의 CMOS 회로(202)는 적어도 하나의 NMOS 및 PMOS를 가지며, NMOS 및 PMOS는 각각 고유전층과 금속층을 포함하는 게이트적층체를 갖는다. 게이트적층체는 전술한 실시예에 따른 제1 및 제2게이트적층체를 포함한다.
본 발명의 실시예에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 반도체장치의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에 사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근 이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체장치의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도 적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비등 다양한 분야에 공급될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 소자분리영역
105 : 저마늄이온 107 : 저마늄
108 : 계면층 109B : 게이트유전층
112 : 금속층 113A : 비소
113B : 문턱전압조절층 114A : 제1캡핑층
116 : 제2캡핑층 117 : 제2금속층

Claims (31)

  1. 기판 상의 게이트유전층;
    상기 게이트유전층 상의 금속층;
    상기 금속층 상에 형성되며, 고농도의 비소가 도핑된 문턱전압조절층; 및
    상기 문턱전압조절층 상에 형성되며, 상기 비소가 도핑되지 않은 캡핑층을 포함하고,
    상기 문턱전압조절층과 캡핑층은 실리콘층을 포함하며, 상기 고농도의 비소는 1×1019∼1×1022atoms/cm3의 농도를 갖는
    반도체장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 캡핑층은 인 또는 보론이 도핑된 실리콘층을 포함하는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트유전층은 실리콘산화물보다 유전율이 더 큰 고유전층을 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트유전층과 기판 사이에 형성된 계면층을 더 포함하고, 상기 게이트유전층은 상기 계면층보다 유전율이 더 큰 고유전층을 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트유전층, 금속층 및 캡핑층은 NMOS의 게이트적층체가 되는 반도체장치.
  7. 기판 상에 분리되어 형성된 NMOS 게이트적층체와 PMOS 게이트적층체를 포함하고,
    상기 NMOS 게이트적층체는,
    게이트유전층, 상기 게이트유전층 상의 금속층, 상기 금속층 상의 캡핑층, 상기 금속층과 캡핑층 사이에 형성되며, 고농도의 비소가 도핑된 실리콘층을 포함하고,
    상기 캡핑층은 상기 비소가 도핑되지 않은 실리콘층이며,
    상기 고농도의 비소는 1×1019∼1×1022atoms/cm3의 농도를 갖는
    반도체장치.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 캡핑층은 인 또는 보론이 도핑된 실리콘층을 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 게이트유전층은 실리콘산화물보다 유전율이 더 큰 고유전층을 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 게이트유전층과 기판 사이에 형성된 계면층을 더 포함하고, 상기 게이트유전층은 상기 계면층보다 유전율이 더 큰 고유전층을 포함하는 반도체장치.
  12. 기판 상에 분리되어 형성되며 각각 게이트유전층, 상기 게이트유전층 상의 금속층, 상기 금속층 상의 캡핑층으로 이루어진 NMOS 게이트적층체와 PMOS 게이트적층체;
    상기 PMOS 게이트적층체 아래의 P 채널에 함유되어 상기 PMOS의 문턱전압을 조절하는 복수의 저마늄; 및
    상기 NMOS 게이트적층체의 금속층과 캡핑층간 계면에 형성되어 상기 NMOS의 문턱전압을 조절하는 고농도의 비소가 도핑된 문턱전압조절층을 포함하고,
    상기 캡핑층은 상기 비소가 도핑되지 않은 실리콘층이며,
    상기 고농도의 비소는 1×1019∼1×1022atoms/cm3의 농도를 갖는
    반도체장치.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 P채널은 실리콘저마늄층을 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 캡핑층은 인 또는 보론이 도핑된 실리콘층을 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 NMOS 게이트적층체와 PMOS 게이트적층체에서,
    상기 게이트유전층은 실리콘산화물보다 유전율이 더 큰 고유전층을 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 상기 NMOS 게이트적층체와 PMOS 게이트적층체에서,
    상기 게이트유전층과 기판 사이에 형성된 계면층을 더 포함하고, 상기 게이트유전층은 상기 계면층보다 유전율이 더 큰 고유전층을 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 NMOS 게이트적층체는, 상기 캡핑층 상에 형성된 실리콘함유층을 더 포함하는 반도체장치.
  19. 기판 상에 계면층을 형성하는 단계;
    상기 계면층 상에 게이트유전층을 형성하는 단계;
    상기 게이트유전층 상에 금속층을 형성하는 단계; 및
    상기 금속층과의 계면에 고농도의 비소가 분포하도록 하여 상기 금속층 상에 캡핑층을 형성하는 단계를 포함하고,
    상기 고농도의 비소는 1×1019∼1×1022atoms/cm3의 농도를 갖는
    반도체장치 제조 방법.
  20. 삭제
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 금속층 상에 상기 고농도의 비소가 인시튜 도핑된 실리콘층을 형성하는 단계를 포함하되, 상기 고농도의 비소가 상기 금속층과 실리콘층의 계면에 분포되도록 형성하는 반도체장치 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 고농도의 비소가 함유된 제1실리콘층을 형성하는 단계; 및
    상기 제1실리콘층 상에 인 또는 보론이 도핑된 제2실리콘층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 계면층은 실리콘산화물을 포함하고, 상기 게이트유전층은 상기 실리콘산화물보다 유전율이 더 큰 고유전층을 포함하는 반도체장치 제조 방법.
  24. 기판에 NMOS 영역과 PMOS 영역을 분리하는 소자분리영역을 형성하는 단계;
    상기 PMOS 영역의 기판 표면 아래에 상기 PMOS의 문턱전압을 감소시키는 복수의 화학종을 형성하는 단계;
    상기 기판의 전면에 게이트유전층을 형성하는 단계;
    상기 게이트유전층 상에 금속층을 형성하는 단계;
    상기 NMOS 영역의 금속층 상에 상기 금속층과의 계면에 상기 NMOS의 문턱전압을 감소시키는 고농도의 비소가 함유된 캡핑층을 형성하는 단계; 및
    상기 캡핑층, 금속층 및 게이트유전층을 패터닝하여 상기 NMOS 영역과 PMOS 영역에 각각 게이트적층체를 형성하는 단계를 포함하고,
    상기 고농도의 비소는 1×1019∼1×1022atoms/cm3의 농도를 갖는
    반도체장치 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 게이트유전층을 형성하는 단계 이전에,
    상기 기판 상에 계면층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제25항에 있어서,
    상기 계면층은 실리콘산화물을 포함하고, 상기 게이트유전층은 상기 실리콘산화물보다 유전율이 더 큰 고유전층을 포함하는 반도체장치 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 화학종을 형성하는 단계는,
    플라즈마도핑을 실시하여 상기 기판의 표면에 저마늄이온을 흡착시키는 단계; 및
    상기 저마늄이온과 기판의 반응을 유도하는 어닐을 실시하는 단계
    를 포함하는 반도체장치 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 금속층 상에 상기 고농도의 비소가 인시튜 도핑된 실리콘층을 형성하는 단계를 포함하되, 상기 고농도의 비소가 상기 금속층과 실리콘층의 계면에 분포되도록 형성하는 반도체장치 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 고농도의 비소가 함유된 제1실리콘층을 형성하는 단계; 및
    상기 제1실리콘층 상에 인 또는 보론이 도핑된 제2실리콘층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  30. 기판에 NMOS 영역과 PMOS 영역을 분리하는 소자분리영역을 형성하는 단계;
    상기 PMOS 영역의 기판 표면 아래에 복수의 저마늄이 함유된 P 채널을 형성하는 단계;
    상기 기판의 전면에 게이트유전층을 형성하는 단계;
    상기 게이트유전층 상에 제1금속층을 형성하는 단계;
    상기 NMOS 영역의 제1금속층 상에 상기 제1금속층과의 계면에 고농도의 비소가 분포하는 제1캡핑층을 형성하는 단계;
    상기 제1캡핑층을 포함한 전면에 제2캡핑층을 형성하는 단계;
    상기 제2캡핑층 상에 제2금속층을 형성하는 단계; 및
    상기 제2금속층, 제2캡핑층, 제1캡핑층, 제1금속층 및 게이트유전층을 패터닝하여 상기 NMOS 영역과 PMOS 영역에 각각 게이트적층체를 형성하는 단계를 포함하고,
    상기 고농도의 비소는 1×1019∼1×1022atoms/cm3의 농도를 갖는
    CMOS 회로 제조 방법.
  31. 기판 상에 분리되어 형성되며 각각 게이트유전층, 상기 게이트유전층 상의 금속층, 상기 금속층 상의 캡핑층으로 이루어진 NMOS 게이트적층체와 PMOS 게이트적층체;
    상기 PMOS 게이트적층체 아래의 P 채널에 함유되어 상기 PMOS의 문턱전압을 감소시키는 복수의 저마늄; 및
    상기 NMOS 게이트적층체의 금속층과 캡핑층간 계면에 분포하여 상기 NMOS의 문턱전압을 감소시키는 고농도의 비소를 포함하고,
    상기 고농도의 비소는 1×1019∼1×1022atoms/cm3의 농도를 갖는
    CMOS 회로.
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