KR101817131B1 - 게이트절연층 형성 방법 및 반도체장치 제조 방법 - Google Patents

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Abstract

본 기술은 반도체장치 제조 방법에 관한 것으로서, 단결정실리콘함유기판에 저마늄을 이온주입하는 단계, 플라즈마산화를 수행하여 상기 단결정실리콘함유기판 표면 상에 게이트산화물을 형성함과 동시에 상기 게이트산화물 아래에 상기 저마늄이 축적된 저마늄부화영역을 형성하는 단계, 어닐을 수행하여 상기 저마늄부화영역을 결정화시키는 단계를 포함하고, 저마늄 이온주입을 진행한 이후에 저온의 플라즈마산화공정과 어닐을 순차적으로 진행하므로써, 기판 표면의 거칠기를 개선할 수 있고, 이동도를 확보하면서 문턱전압의 최적화를 구현할 수 있다.

Description

게이트절연층 형성 방법 및 반도체장치 제조 방법{METHOD OF FABRICATING GATE INSULATING LAYER AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 게이트절연층 형성 방법 및 이를 이용한 반도체장치 제조 방법에 관한 것이다.
최근에 반도체장치의 고집적화에 대응하여 트랜지스터 형성시 게이트절연층의 두께를 감소시키고 있다. 게이트절연층의 두께가 감소하면 누설전류가 증가하는데, 이를 해결하기 위해 실리콘산화물보다 더 높은 유전상수를 갖는 게이트절연층이 연구되고 있다. 이러한 게이트절연층은 유전상수가 4보다 크고 특히, 약 7보다 더 큰 절연물질을 나타내는 '고유전율(High-k)'이라는 용어를 사용하여 '고유전율 게이트절연층'으로 알려져 있다. 고유전율 게이트절연층(High-k gate dielectric layer)은 고온에서의 열적 안정성이 우수하고 누설전류를 억제할 수 있다.
고유전율 게이트절연층을 사용하여 PMOSFET(이하 PMOS)를 제조할 때 문턱전압 변동(Vt variation)을 제어하기 위해 고유전율 게이트절연층과 게이트전극 사이에 알루미나(Al2O3)와 같은 캡핑층(Capping layer)을 사용하는 방법이 제안되었다. 그러나, 알루미나 캡핑층을 적용하는 경우 문턱전압 변동량이 증가할수록 이동도 열화가 발생하여 원하는 수준의 문턱전압을 확보하는데 어려움이 존재한다.
본 발명의 실시예들은 트랜지스터의 문턱전압을 안정적으로 확보할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 단결정실리콘함유기판에 저마늄을 이온주입하는 단계; 플라즈마산화공정을 수행하여 상기 단결정실리콘함유기판 표면 상에 게이트산화물을 형성함과 동시에 상기 게이트산화물 아래에 상기 저마늄이 축적된 저마늄부화영역을 형성하는 단계; 및 어닐을 수행하여 상기 저마늄부화영역을 결정화시키는 단계를 포함한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 제1영역과 제2영역을 포함하는 단결정실리콘함유기판에 저마늄을 이온주입하는 단계; 플라즈마산화공정을 수행하여 상기 단결정실리콘함유기판 표면 상에 제1게이트절연층을 형성함과 동시에 상기 제1게이트절연층 아래에 상기 저마늄이 축적된 저마늄부화영역을 형성하는 단계; 어닐을 수행하여 상기 저마늄부화영역을 결정화시키는 단계; 상기 제2영역의 제1게이트절연층을 선택적으로 제거하는 단계; 및 상기 단결정실리콘함유기판의 전면에 제2게이트절연층을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 제1영역과 제2영역을 포함하는 단결정실리콘함유기판의 상기 제2영역에 저마늄을 이온주입하는 단계; 플라즈마산화공정을 수행하여 상기 단결정실리콘함유기판의 표면 상에 게이트산화물을 형성함과 동시에 상기 제2영역의 게이트산화물 아래에 상기 저마늄이 축적된 저마늄부화영역을 형성하는 단계; 및 어닐을 수행하여 상기 저마늄부화영역을 결정화시키는 단계를 포함한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 제1PMOS가 형성되는 제1영역, 제2PMOS가 형성되는 제2영역 및 NMOS가 형성되는 제3영역을 포함하는 단결정실리콘함유기판의 상기 제1 및 제2영역에 저마늄을 이온주입하는 단계; 플라즈마산화공정을 수행하여 상기 단결정실리콘함유기판의 표면 상에 제1게이트절연층을 형성함과 동시에 상기 제1 및 제2영역의 제1게이트절연층 아래에 상기 저마늄이 축적된 저마늄부화영역을 형성하는 단계; 어닐을 수행하여 상기 저마늄부화영역을 결정화시키는 단계; 상기 제2영역의 제1게이트절연층을 선택적으로 제거하는 단계; 및 상기 단결정실리콘함유기판의 전면에 제2게이트절연층을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성되며 플라즈마산화물을 포함하는 게이트절연층; 상기 게이트절연층 상의 게이트전극; 및 상기 게이트절연층 아래의 기판 내에 형성된 단결정저마늄함유영역을 포함하는 채널영역을 포함한다. 상기 단결정저마늄함유영역은, 제1단결정저마늄함유영역과 제1단결정저마늄함유영역 상부의 제2단결정저마늄함유영역을 포함한다. 상기 제2단결정저마늄함유영역은 상기 제1단결정저마늄함유영역보다 저마늄 농도가 더 크다.
본 기술은 저마늄 이온주입을 진행한 이후에 저온의 플라즈마산화공정과 어닐을 순차적으로 진행하며, 어닐에 의해 비정질영역을 결정화시키고 플라즈마산화공정에 의해 표면 거칠기를 개선할 수 있다. 또한, 채널영역의 표면에 저마늄부화영역을 형성하므로써 양(Positive)의 방향으로 쉬프트(Shift)된 균일한 문턱전압을 확보할 수 있다. 또한, NMOS영역과 PMOS영역에서 동일한 두께의 두꺼운 게이트절연층을 형성할 수 있다.
따라서, 이동도(Mobility)를 확보하면서 문턱전압의 최적화를 구현할 수 있고, 공정을 단순화시킬 수 있다.
도 1a 내지 도 1e는 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 2a 내지 도 2f는 제2실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3a 내지 도 3e는 제3실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 4a 내지 도 4f는 제4실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 5a 내지 도 5g는 제5실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 6은 저마늄이 이온주입된 기판에 대해 건식산화와 플라즈마산화를 실시한 경우를 비교한 사진이다.
도 7은 저마늄이온주입, 플라즈마산화 및 어닐에 따른 문턱전압 변동을 비교한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 기판(21)을 준비한다. 기판(21)은 트랜지스터가 형성되는 트랜지스터영역을 포함할 수 있다. 또한, 트랜지스터영역은 NMOSFET(이하 NMOS) 또는 PMOSFET(이하 PMOS)를 포함할 수 있다. 이하, 제1실시예에서, PMOS가 형성되는 영역이라 한다. PMOS 영역은 후층게이트절연층(Thick gate dielectric)을 갖는 PMOS(TPMOS)를 포함할 수 있다. 기판(21)은 실리콘(silicon)을 포함할 수 있으며, 예를 들어, 단결정 실리콘을 포함할 수 있다.
기판(21)에 소자분리영역(22)을 형성한다. 소자분리영역(22)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 예를 들어, 기판(21) 상에 패드막(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(21)을 식각한다. 이로써 트렌치가 형성된다. 트렌치 형성 이후에 트렌치에 절연막을 갭필하므써 소자분리영역(22)이 형성된다. 소자분리영역(22)은 측벽산화물(Wall oxide), 라이너(liner) 및 스핀온절연막(Spin On Dielectric, SOD)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물라이너(Silicon nitride liner)와 실리콘산화물라이너(Silicon oxide liner)를 포함할 수 있다.
다음으로, 기판(21)의 전면에 보호층(23)을 형성한다. 보호층(23)은 후속 이온주입 공정시 스크린(Screen) 역할을 한다. 예를 들어, 보호층(23)은 기판(21) 내에 도펀트 또는 다른 물질을 이온주입하는 동안 기판(21)에 가해지는 손상을 최소화하는 역할을 한다. 보호층(23)은 예를 들면 열산화 방법에 의해 형성될 수 있으며, 실리콘산화물을 포함할 수 있다. 이에 따라, 보호층(23)은 스크린산화물(Vt screen oxide)이라 일컫는다. 보호층(26)은 50~100Å의 두께로 형성할 수 있다.
보호층(23)을 형성한 이후에, 기판(21)에 저마늄 이온주입(24)을 실시한다. 저마늄 이온주입(24)은, 1~10KeV의 에너지와 1×1014~1×1017atoms/cm3의 도즈(Dose)로 진행할 수 있고, -150∼-50℃의 온도에서 진행할 수 있다. 저마늄 이온주입(24)은 기판(21)의 트랜지스터영역, 특히 채널영역에 수행될 수 있다.
이와 같이 저마늄 이온주입(24)을 진행하면, 기판(21)의 표면 아래에는 일정 깊이를 갖는 비정질저마늄함유영역(Amorphous germanium-containing region, 25)이 형성된다. 예를 들어, 저마늄은 기판(21)의 실리콘 성분과 반응함으로써, 실리콘저마늄(SiGe) 구조의 비정질저마늄함유영역(25)을 형성하게 된다. 비정질저마늄함유영역(25)의 상부표면(R1)과 하부표면(R2)의 표면거칠기는 매우 열악하다. 이와 같은 열악한 거칠기는 이온주입시 이온충돌(Ion Bombardment)에 의한 물리적손상(physical damage)에 의해 유발된다.
도시하지 않았지만, 저마늄 이온주입(24) 이전에 통상적인 웰 이온주입 공정 및 채널 이온주입 공정을 실시할 수 있다.
기판(21)이 NMOS 영역을 포함하는 경우에는 P형 웰을 형성하고, PMOS 영역을 포함하는 경우에는 N형 웰을 형성한다. 예를 들면, P형 웰을 형성하기 위하여 보론(Boron, B) 또는 이불화보론(BF2)과 같은 P형 불순물을 주입할 수 있다. 그리고, N형 웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다.
웰 이온주입 공정 이후에 통상적인 채널 이온주입 공정을 통하여 채널영역이 형성될 수 있다. NMOS 영역에는 N 채널영역을 형성하고, PMOS 영역에는 P 채널영역을 형성할 수 있다. P 채널영역을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다. N 채널영역을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 주입할 수 있다. 채널 이온주입 공정은 저마늄 이온주입(24) 이후에 진행할 수도 있다.
도 1b에 도시된 바와 같이, 세정 공정을 통해 보호층(23)을 제거한다. 보호층(23)은 습식 식각을 이용하여 제거할 수 있다. 예를 들어, 보호층(23)이 실리콘산화물을 포함하는 경우, 불산(HF) 또는 불산을 포함하는 케미컬을 이용할 수 있다.
보호층(23)이 제거된 이후에도 비정질저마늄함유영역(25)의 상부표면(R1) 및 하부표면(R2)의 거칠기는 개선되지 않는다.
도 1c에 도시된 바와 같이, 플라즈마 산화 공정(26)을 진행한다. 플라즈마 산화 공정(26)은 350∼500℃에서 진행할 수 있다. 플라즈마 산화 공정(26)에 의해 기판(21)의 표면 상에 게이트절연층(27)이 형성된다. 게이트절연층(27)은 플라즈마산화물(Plasm oxide)을 포함한다. 게이트절연층(27)의 두께는 약 55Å로 할 수 있다. 플라즈마 산화 공정(26)을 진행할 때, 플라즈마에 존재하는 산소이온이 산화율을 결정짓는 주요 인자로 작용하기에 바이어스 조절을 통해 저온에서 산화를 진행하게 된다. 플라즈마 산화 공정(26)을 통해 비정질저마늄함유영역(250)은 제1비정질저마늄함유영역(25A)과 제2비정질저마늄함유영역(25B)으로 구분된다. 제2비정질저마늄함유영역(25B) 아래에 제1비정질저마늄함유영역(25A)이 위치한다. 제2비정질저마늄함유영역(25B)은 제1비정질저마늄함유영역(25A)보다 저마늄의 농도가 더 크다. 예를 들어, 실리콘저마늄 구조를 갖는 비정질저마늄함유영역(25)의 상부가 플라즈마 산화 공정(26)에 의해 실리콘이 소모됨에 따라 저마늄이 다량 함유된 제2비정질저마늄함유영역(25B)이 형성된다. 플라즈마 산화 공정(26)에 영향을 받지 않는 부분은 제1비정질저마늄함유영역(25A)으로 잔류한다.
이와 같이, 플라즈마산화공정(26)에 의해 비정질저마늄함유영역(250)은 저마늄이 농도구배를 갖게 된다. 또한, 플라즈마 산화 공정(26)을 통해 비정질저마늄함유영역(250)의 상부표면(R11) 및 하부표면(R12)의 표면거칠기를 매끄럽게 개선할 수 있다.
플라즈마 산화 공정(26)은 건식 산화 공정에 비해 산화율이 빠르다. 따라서, 저온에서 빠르게 산화가 진행된다. 더욱이, 저마늄이 함유된 실리콘층은 저마늄이 미함유된 실리콘층보다 산화가 빠르게 진행된다.
도 1d에 도시된 바와 같이, 어닐(28)을 실시한다. 어닐(28)은 급속어닐(Rapid Thermal Anneal; RTA)을 포함할 수 있다. 급속어닐은 850∼950℃에서 30초동안 진행할 수 있다. 어닐(28)에 의해 비정질저마늄함유영역(25)이 결정화된다. 따라서, 어닐(28)에 의해 결정질저마늄함유영역(251)이 형성되며, 결정질저마늄함유영역(251)은 제1결정질저마늄함유영역(250A)과 제2결정질저마늄함유영역(250B)을 포함한다. 제2결정질저마늄함유영역(250B)은 제1결정질저마늄함유영역(250A)보다 저마늄의 농도가 더 크다. 예를 들어, 제2결정질함유영역(250B)은 저마늄의 농도가 100%에 근사한 값을 가질 수도 있다. 따라서, 제2결정질저마늄함유영역(250B)은 결정질저마늄부화영역(Crystalline Germanium rich region)이라고 할 수 있다. 기판(21)이 단결정 실리콘을 포함하는 경우, 결정질저마늄함유영역(251)은 단결정저마늄함유영역(single crystalline germanium-containing region)이 될 수 있다.
상술한 바와 같이, 저마늄 이온주입(24) 이후에, 플라즈마산화 공정(26)을 통해 게이트절연층(27)을 형성한다. 또한, 저온의 플라즈마산화 공정(26)에 의해 저마늄이 다량 함유된 제2비정질저마늄함유영역(25B)이 형성된다. 또한, 플라즈마 산화 공정(26)에 의해 비정질저마늄함유영역(250)의 상부표면 및 하부표면의 거칠기를 개선할 수 있다. 아울러, 어닐(28)를 실시하므로써 비정질저마늄함유영역(250)을 결정질저마늄함유영역(251)으로 결정화시킬 수 있다.
게이트절연층(27) 아래에 결정질저마늄함유영역(251)을 형성하므로써 트랜지스터의 문턱전압을 조절할 수 있다. 특히, PMOS의 경우 원하는 수준의 문턱전압을 얻을 수 있다.
도 1e에 도시된 바와 같이, 게이트절연층(27) 상에 게이트전극물질을 형성한다. 이어서, 게이트전극물질과 게이트절연층(27)을 패터닝하여 게이트절연층(27)과 게이트전극(29)을 포함하는 게이트적층체를 형성할 수 있다. 이어서, 소스영역(S)과 드레인영역(D)을 형성하기 위한 이온주입공정을 진행할 수 있다. 소스영역(S)과 드레인영역(D)은 P형 불순물을 이온주입할 수 있다. 도시하지 않았지만, 소스영역(S)과 드레인영역(D)은 저농도영역(LDD)을 더 포함할 수 있다. 또한, 게이트적층체의 양측벽에 게이트스페이서를 더 형성할 수도 있다.
도 2a 내지 도 2f는 제2실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(31)을 준비한다. 기판(31)은 트랜지스터가 형성되는 트랜지스터영역을 포함할 수 있다. 또한, 트랜지스터영역은 NMOSFET(이하 NMOS) 또는 PMOSFET(이하 PMOS)를 포함할 수 있다. 이하, 제2실시예에서, PMOS가 형성되는 영역이라 한다. PMOS 영역은 박층게이트절연층(Slim gate dielectric)을 갖는 PMOS(SPMOS)를 포함할 수 있다. 기판(31)은 실리콘(silicon)을 포함할 수 있으며, 예를 들어, 단결정 실리콘을 포함할 수 있다.
기판(31)에 소자분리영역(32)을 형성한다. 소자분리영역(32)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 예를 들어, 기판(31) 상에 패드막(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(31)을 식각한다. 이로써 트렌치가 형성된다. 트렌치 형성 이후에 트렌치에 절연막을 갭필하므써 소자분리영역(32)이 형성된다. 소자분리영역(32)은 측벽산화물(Wall oxide), 라이너(liner) 및 스핀온절연막(SOD)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물라이너와 실리콘산화물라이너를 포함할 수 있다.
다음으로, 기판(31)의 전면에 보호층(33)을 형성한다. 보호층(33)은 후속 이온주입 공정시 스크린 역할을 한다. 예를 들어, 보호층(33)은 기판(31) 내에 도펀트 또는 다른 물질을 이온주입하는 동안 기판(31)에 가해지는 손상을 최소화하는 역할을 한다. 보호층(33)은 예를 들면 열산화 방법에 의해 형성될 수 있으며, 실리콘산화물을 포함할 수 있다. 이에 따라, 보호층(33)은 스크린산화물(Vt screen oxide)이라 일컫는다. 보호층(26)은 50~100Å의 두께로 형성할 수 있다.
보호층(33)을 형성한 이후에, 기판(31)에 저마늄 이온주입(34)을 실시한다. 저마늄 이온주입(34)은, 1~10KeV의 에너지와 1×1014~1×1017atoms/cm3의 도즈로 진행할 수 있고, -150∼-50℃의 온도에서 진행할 수 있다. 저마늄 이온주입(34)은 기판(31)의 트랜지스터영역, 특히 채널영역에 수행될 수 있다.
이와 같이 저마늄 이온주입(34)을 진행하면, 기판(31)의 표면 아래에는 일정 깊이를 갖는 비정질저마늄함유영역(Amorphous germanium-containing region, 35)이 형성된다. 예를 들어, 저마늄은 기판(31)의 실리콘 성분과 반응함으로써, 실리콘저마늄 구조의 비정질저마늄함유영역(35)을 형성하게 된다. 비정질저마늄함유영역(35)의 상부표면(R1)과 하부표면(R2)의 표면거칠기는 매우 열악하다. 이와 같은 열악한 거칠기는 이온주입시 이온충돌(Ion Bombardment)에 의한 물리적손상(physical damage)에 의해 유발된다.
도시하지 않았지만, 저마늄 이온주입(34) 이전에 통상적인 웰 이온주입 공정 및 채널 이온주입 공정을 실시할 수 있다.
기판(31)이 NMOS 영역을 포함하는 경우에는 P형 웰을 형성하고, PMOS 영역을 포함하는 경우에는 N형 웰을 형성한다. 예를 들면, P형 웰을 형성하기 위하여 보론(Boron, B) 또는 이불화보론(BF2)과 같은 P형 불순물을 주입할 수 있다. 그리고, N형 웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다.
웰 이온주입 공정 이후에 통상적인 채널 이온주입 공정을 통하여 채널영역이 형성될 수 있다. NMOS 영역에는 N 채널영역을 형성하고, PMOS 영역에는 P 채널영역을 형성할 수 있다. P 채널영역을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다. N 채널영역을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 주입할 수 있다. 채널 이온주입 공정은 저마늄 이온주입(34) 이후에 진행할 수도 있다.
도 2b에 도시된 바와 같이, 세정 공정을 통해 보호층(33)을 제거한다. 보호층(23)은 습식 식각을 이용하여 제거할 수 있다. 예를 들어, 보호층(33)이 실리콘산화물을 포함하는 경우, 불산(HF) 또는 불산을 포함하는 케미컬을 이용할 수 있다.
보호층(33)이 제거된 이후에도 비정질저마늄함유영역(35)의 상부표면(R1) 및 하부표면(R2)의 거칠기는 개선되지 않는다.
도 2c에 도시된 바와 같이, 플라즈마 산화 공정(36)을 진행한다. 플라즈마 산화 공정(36)은 350∼500℃에서 진행할 수 있다. 플라즈마 산화 공정(36)에 의해 기판(31)의 표면 상에 희생게이트절연층(37)이 형성된다. 희생게이트절연층(37)은 플라즈마산화물(Plasm oxide)을 포함한다. 희생게이트절연층(37)의 두께는 약 55Å로 할 수 있다. 플라즈마 산화 공정(36)을 진행할 때, 플라즈마에 존재하는 산소이온이 산화율을 결정짓는 주요 인자로 작용하기에 바이어스 조절을 통해 저온에서 산화를 진행하게 된다. 플라즈마 산화 공정(36)을 통해 비정질저마늄함유영역(350)은 제1비정질저마늄함유영역(35A)과 제2비정질저마늄함유영역(35B)으로 구분된다. 제2비정질저마늄함유영역(35B) 아래에 제1비정질저마늄함유영역(35A)이 위치한다. 제2비정질저마늄함유영역(35B)은 제1비정질저마늄함유영역(35A)보다 저마늄의 농도가 더 크다. 예를 들어, 실리콘저마늄 구조를 갖는 비정질저마늄함유영역(35)의 상부가 플라즈마 산화 공정(36)에 의해 실리콘이 소모됨에 따라 저마늄이 다량 함유된 제2비정질저마늄함유영역(35B)이 형성된다. 플라즈마 산화 공정(36)에 영향을 받지 않는 부분은 제1비정질저마늄함유영역(35A)으로 잔류한다.
이와 같이, 플라즈마산화공정(36)에 의해 비정질저마늄함유영역(350)은 저마늄이 농도구배를 갖게 된다. 또한, 플라즈마 산화 공정(36)을 통해 비정질저마늄함유영역(350)의 상부표면(R11) 및 하부표면(R12)의 표면거칠기를 매끄럽게 개선할 수 있다.
플라즈마 산화 공정(36)은 건식 산화 공정에 비해 산화율이 빠르다. 따라서, 저온에서 빠르게 산화가 진행된다. 더욱이, 저마늄이 함유된 실리콘층은 저마늄이 미함유된 실리콘층보다 산화가 빠르게 진행된다.
도 2d에 도시된 바와 같이, 어닐(38)을 실시한다. 어닐(38)은 급속어닐(RTA)을 포함할 수 있다. 급속어닐은 850∼950℃에서 30초동안 진행할 수 있다. 어닐(38)에 의해 비정질저마늄함유영역(35)이 결정화된다. 따라서, 어닐(38)에 의해 결정질저마늄함유영역(351)이 형성되며, 결정질저마늄함유영역(351)은 제1결정질저마늄함유영역(350A)과 제2결정질저마늄함유영역(350B)을 포함한다. 제2결정질저마늄함유영역(350B)은 제1결정질저마늄함유영역(350A)보다 저마늄의 농도가 더 크다. 예를 들어, 제2결정질함유영역(350B)은 저마늄의 농도가 100%에 근사한 값을 가질 수도 있다. 따라서, 제2결정질저마늄함유영역(350B)은 결정질저마늄부화영역(Crystalline Germanium rich region)이라고 할 수 있다. 기판(31)이 단결정 실리콘을 포함하는 경우, 결정질저마늄함유영역(351)은 단결정저마늄함유영역(single crystalline germanium-containing region)이 될 수 있다.
상술한 바와 같이, 저마늄 이온주입(34) 이후에, 플라즈마산화 공정(36)을 통해 희생게이트절연층(37)을 형성한다. 또한, 저온의 플라즈마산화 공정(36)에 의해 저마늄이 다량 함유된 제2비정질저마늄함유영역(35B)이 형성된다. 또한, 플라즈마 산화 공정(36)에 의해 비정질저마늄함유영역(350)의 상부표면 및 하부표면의 거칠기를 개선할 수 있다. 아울러, 어닐(38)를 실시하므로써 비정질저마늄함유영역(350)을 결정질저마늄함유영역(351)으로 결정화시킬 수 있다.
희생게이트절연층(37) 아래에 결정질저마늄함유영역(351)을 형성하므로써 트랜지스터의 문턱전압을 조절할 수 있다. 특히, PMOS의 경우 원하는 수준의 문턱전압을 얻을 수 있다.
도 2e에 도시된 바와 같이, 희생게이트절연층(37)을 선택적으로 제거한다. 불산(HF)을 포함하는 케미컬을 이용하여 희생게이트절연층(37)을 제거할 수 있다.
이어서, 기판(31)의 전면에 게이트절연층(41)을 형성한다. 게이트절연층(41)은 고유전율물질(40)을 포함할 수 있다. 고유전물질(40)은 15∼25Å의 두께로 형성할 수 있다. 고유전물질(40) 형성전에 계면층(Interlayer, 39)을 더 형성할 수 있다. 계면층(39)은 습식 오존(Wet ozone)을 이용하여 10∼15Å의 두께로 형성할 수 있다. 고유전물질(40)은 일반적으로 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전물질(40)은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 고유전물질(40)은 금속산화물, 금속실리케이트, 금속실리케이트질화물 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트질화물은 금속실리케이트에 질소를 함유시킨 물질이다. 고유전물질(40)은 금속실리케이트질화물을 포함할 수 있다. 금속실리케이트질화물은 하프늄실리케이트질화물(HfSiON)을 포함할 수 있다. 금속실리케이트질화물을 이용하여 게이트절연층을 형성하면, 유전상수를 증가시킬 수 있고, 아울러 후속 열공정시 결정화를 억제할 수 있다. 바람직하게, 고유전물질(40)은 유전율이 9 이상인 물질로 형성될 수 있다.
도 2f에 도시된 바와 같이, 고유전물질(40) 상에 게이트전극물질을 형성한다. 이어서, 게이트전극물질, 고유전물질(40) 및 계면층(39)을 패터닝하여 게이트절연층(41)과 게이트전극(42)을 포함하는 게이트적층체를 형성할 수 있다.
게이트전극(42)은 금속, 금속질화물 또는 금속카바이드를 포함한다. 예를 들어, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC) 및 이들의 혼합물들을 사용할 수 있다. 또한, 이들의 다층들(multi-layers)을 포함할 수 있다. 게이트전극(42) 상에 캡핑층(도시 생략)을 더 형성할 수 있다. 캡핑층은 폴리실리콘층을 포함할 수 있다. 캡핑층은 반응방지층이며, 아울러 게이트전극(42)의 산화를 방지하는 산화방지층의 역할도 수행한다.
이어서, 소스영역(S)과 드레인영역(D)을 형성하기 위한 이온주입공정을 진행할 수 있다. 소스영역(S)과 드레인영역(D)은 P형 불순물을 이온주입할 수 있다. 도시하지 않았지만, 소스영역(S)과 드레인영역(D)은 저농도영역(LDD)을 더 포함할 수 있다. 또한, 게이트적층체의 양측벽에 게이트스페이서를 더 형성할 수도 있다.
도 3a 내지 도 3e는 제3실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 기판(51)을 준비한다. 기판(51)은 트랜지스터가 형성되는 트랜지스터영역을 포함할 수 있다. 또한, 트랜지스터영역은 NMOSFET(이하 NMOS) 또는 PMOSFET(이하 PMOS)를 포함할 수 있다. 이하, 제3실시예에서, 기판(51)은 제1트랜지스터영역(TNMOS)과 제2트랜지스터영역(TPMOS)이 형성되는 영역을 포함한다고 가정한다. 제1트랜지스터영역(TNMOS)은 후층게이트절연층을 갖는 NMOS 영역이고, 제2트랜지스터영역(TPMOS)은 후층게이트절연층을 갖는 PMOS 영역이다. 여기서, 후층게이트절연층(Thick gate dielectric)은 두께가 두꺼운 게이트절연층을 의미하며, 일반적으로 고전압용 트랜지스터를 포함할 수 있다. 기판(51)은 실리콘(silicon)을 포함할 수 있으며, 예를 들어, 단결정 실리콘을 포함할 수 있다.
기판(51)에 소자분리영역(52)을 형성한다. 소자분리영역(52)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 예를 들어, 기판(51) 상에 패드막(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(51)을 식각한다. 이로써 트렌치가 형성된다. 트렌치 형성 이후에 트렌치에 절연막을 갭필하므써 소자분리영역(52)이 형성된다. 소자분리영역(52)은 측벽산화물(Wall oxide), 라이너(liner) 및 스핀온절연막(SOD)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물라이너와 실리콘산화물라이너를 포함할 수 있다.
다음으로, 기판(51)의 전면에 보호층(53)을 형성한다. 보호층(53)은 후속 이온주입 공정시 스크린 역할을 한다. 예를 들어, 보호층(53)은 기판(51) 내에 도펀트 또는 다른 물질을 이온주입하는 동안 기판(51)에 가해지는 손상을 최소화하는 역할을 한다. 보호층(53)은 예를 들면 열산화 방법에 의해 형성될 수 있으며, 실리콘산화물을 포함할 수 있다. 이에 따라, 보호층(53)은 스크린산화물(Vt screen oxide)이라 일컫는다. 보호층(53)은 50~100Å의 두께로 형성할 수 있다.
보호층(53)을 형성한 이후에, 제1트랜지스터영역 및 제2트랜지스터영역 중 어느 하나의 트랜지스터영역을 오픈시키는 감광막패턴(54)을 형성한다. 여기서, 감광막패턴(54)은 제2트랜지스터영역(TPMOS)을 오픈시킨다.
감광막패턴(54)을 이온주입마스크로 하여 제2트랜지스터영역(TPMOS)의 기판(51)에 저마늄 이온주입(55)을 실시한다. 저마늄 이온주입(55)은, 1~10KeV의 에너지와 1×1014~1×1017atoms/cm3의 도즈로 진행할 수 있고, -150∼-50℃의 온도에서 진행할 수 있다. 저마늄 이온주입(55)은 기판(51)의 제2트랜지스터영역(TPMOS), 특히 채널영역에 수행될 수 있다.
이와 같이 저마늄 이온주입(55)을 진행하면, 기판(51)의 표면 아래에는 일정 깊이를 갖는 비정질저마늄함유영역(Amorphous germanium-containing region, 56)이 형성된다. 예를 들어, 저마늄은 기판(51)의 실리콘 성분과 반응함으로써, 실리콘저마늄 구조의 비정질저마늄함유영역(56)을 형성하게 된다. 비정질저마늄함유영역(56)의 상부표면(R1)과 하부표면(R2)의 표면거칠기는 매우 열악하다. 이와 같은 열악한 거칠기는 이온주입시 이온충돌(Ion Bombardment)에 의한 물리적손상(physical damage)에 의해 유발된다.
도시하지 않았지만, 저마늄 이온주입(55) 이전에 통상적인 웰 이온주입 공정 및 채널 이온주입 공정을 실시할 수 있다.
기판(51)이 TNMOS 영역을 포함하는 경우에는 P형 웰을 형성하고, TPMOS 영역을 포함하는 경우에는 N형 웰을 형성한다. 예를 들면, P형 웰을 형성하기 위하여 보론(Boron, B) 또는 이불화보론(BF2)과 같은 P형 불순물을 주입할 수 있다. 그리고, N형 웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다.
웰 이온주입 공정 이후에 통상적인 채널 이온주입 공정을 통하여 채널영역이 형성될 수 있다. TNMOS 영역에는 N 채널영역을 형성하고, TPMOS 영역에는 P 채널영역을 형성할 수 있다. P 채널영역을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다. N 채널영역을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 주입할 수 있다. 채널 이온주입 공정은 저마늄 이온주입(55) 이후에 진행할 수도 있다.
도 3b에 도시된 바와 같이, 세정 공정을 통해 보호층(53)을 제거한다. 보호층(53)은 습식 식각을 이용하여 제거할 수 있다. 예를 들어, 보호층(53)이 실리콘산화물을 포함하는 경우, 불산(HF) 또는 불산을 포함하는 케미컬을 이용할 수 있다.
보호층(53)이 제거된 이후에도 비정질저마늄함유영역(56)의 상부표면(R1) 및 하부표면(R2)의 거칠기는 개선되지 않는다.
도 3c에 도시된 바와 같이, 플라즈마 산화 공정(57)을 진행한다. 플라즈마 산화 공정(57)은 350∼500℃에서 진행할 수 있다. 플라즈마 산화 공정(57)에 의해 기판(51)의 표면 상에 게이트절연층(58)이 형성된다. 게이트절연층(57)은 플라즈마산화물(Plasm oxide)을 포함한다. 게이트절연층(58)의 두께는 약 55Å로 할 수 있다. 플라즈마 산화 공정(57)을 진행할 때, 플라즈마에 존재하는 산소이온이 산화율을 결정짓는 주요 인자로 작용하기에 바이어스 조절을 통해 저온에서 산화를 진행하게 된다. 플라즈마 산화 공정(57)을 통해 비정질저마늄함유영역(560)은 제1비정질저마늄함유영역(56A)과 제2비정질저마늄함유영역(56B)으로 구분된다. 제2비정질저마늄함유영역(56B) 아래에 제1비정질저마늄함유영역(56A)이 위치한다. 제2비정질저마늄함유영역(56B)은 제1비정질저마늄함유영역(56A)보다 저마늄의 농도가 더 크다. 예를 들어, 실리콘저마늄 구조를 갖는 비정질저마늄함유영역(56)의 상부가 플라즈마 산화 공정(57)에 의해 실리콘이 소모됨에 따라 저마늄이 다량 함유된 제2비정질저마늄함유영역(56B)이 형성된다. 플라즈마 산화 공정(57)에 영향을 받지 않는 부분은 제1비정질저마늄함유영역(56A)으로 잔류한다.
이와 같이, 플라즈마산화공정(57)에 의해 비정질저마늄함유영역(560)은 저마늄이 농도구배를 갖게 된다. 또한, 플라즈마 산화 공정(57)을 통해 비정질저마늄함유영역(560)의 상부표면(R11) 및 하부표면(R12)의 표면거칠기를 매끄럽게 개선할 수 있다.
플라즈마 산화 공정(67)은 건식 산화 공정에 비해 산화율이 빠르다. 따라서, 저온에서 빠르게 산화가 진행된다. 더욱이, 저마늄이 함유된 실리콘층은 저마늄이 미함유된 실리콘층보다 산화가 빠르게 진행된다.
도 3d에 도시된 바와 같이, 어닐(59)을 실시한다. 어닐(59)은 급속어닐(RTA)을 포함할 수 있다. 급속어닐은 850∼950℃에서 30초동안 진행할 수 있다. 어닐(59)에 의해 비정질저마늄함유영역(560)이 결정화된다. 따라서, 어닐(59)에 의해 결정질저마늄함유영역(561)이 형성되며, 결정질저마늄함유영역(561)은 제1결정질저마늄함유영역(560A)과 제2결정질저마늄함유영역(560B)을 포함한다. 제2결정질저마늄함유영역(560B)은 제1결정질저마늄함유영역(560A)보다 저마늄의 농도가 더 크다. 예를 들어, 제2결정질함유영역(560B)은 저마늄의 농도가 100%에 근사한 값을 가질 수도 있다. 따라서, 제2결정질저마늄함유영역(560B)은 결정질저마늄부화영역(Crystalline Germanium rich region)이라고 할 수 있다. 기판(51)이 단결정 실리콘을 포함하는 경우, 결정질저마늄함유영역(561)은 단결정저마늄함유영역(single crystalline germanium-containing region)이 될 수 있다.
상술한 바와 같이, 저마늄 이온주입(55) 이후에, 플라즈마산화 공정(57)을 통해 게이트절연층(58)을 형성한다. 또한, 저온의 플라즈마산화 공정(57)에 의해 저마늄이 다량 함유된 제2비정질저마늄함유영역(56B)이 형성된다. 또한, 플라즈마 산화 공정(67)에 의해 비정질저마늄함유영역(560)의 상부표면 및 하부표면의 거칠기를 개선할 수 있다. 아울러, 어닐(59)를 실시하므로써 비정질저마늄함유영역(560)을 결정질저마늄함유영역(561)으로 결정화시킬 수 있다.
게이트절연층(58) 아래에 결정질저마늄함유영역(561)을 형성하므로써 트랜지스터의 문턱전압을 조절할 수 있다. 특히, PMOS의 경우 원하는 수준의 문턱전압을 얻을 수 있다.
도 3e에 도시된 바와 같이, 게이트절연층(58) 상에 게이트전극물질을 형성한다. 이어서, 게이트전극물질과 게이트절연층(58)을 패터닝하여 게이트절연층(58)과 게이트전극(60)을 포함하는 게이트적층체를 형성할 수 있다. 게이트적층체는 제1트랜지스터영역(TNMOS)과 제2트랜지스터영역(TPMOS)에서 각각 형성된다. 이어서, 소스영역(S)과 드레인영역(D)을 형성하기 위한 이온주입공정을 진행할 수 있다. 소스영역(S)과 드레인영역(D)을 형성하기 위해, TNMOS 영역에서는 N형 불순물을 이온주입하고, TPMOS영역에서는 P형 불순물을 이온주입할 수 있다. 도시하지 않았지만, 소스영역(S)과 드레인영역(D)은 저농도영역(LDD)을 더 포함할 수 있다. 또한, 게이트적층체의 양측벽에 게이트스페이서를 더 형성할 수도 있다.
도 4a 내지 도 4f는 제4실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 기판(71)을 준비한다. 기판(71)은 트랜지스터가 형성되는 트랜지스터영역을 포함할 수 있다. 또한, 트랜지스터영역은 NMOSFET(이하 NMOS) 또는 PMOSFET(이하 PMOS)를 포함할 수 있다. 이하, 제4실시예에서, 기판(71)은 제1트랜지스터영역(SNMOS)과 제2트랜지스터영역(SPMOS)이 형성되는 영역을 포함한다고 가정한다. 제1트랜지스터영역(SNMOS)은 박층게이트절연층을 갖는 NMOS 영역이고, 제2트랜지스터영역(SPMOS)은 박층게이트절연층을 갖는 PMOS 영역이다. 여기서, 박층게이트절연층(Slim gate dielectric)은 두께가 얇은 게이트절연층을 의미하며, 일반적으로 저전압용 트랜지스터를 포함할 수 있다. 기판(71)은 실리콘(silicon)을 포함할 수 있으며, 예를 들어, 단결정 실리콘을 포함할 수 있다.
기판(71)에 소자분리영역(72)을 형성한다. 소자분리영역(72)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 예를 들어, 기판(71) 상에 패드막(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(71)을 식각한다. 이로써 트렌치가 형성된다. 트렌치 형성 이후에 트렌치에 절연막을 갭필하므써 소자분리영역(72)이 형성된다. 소자분리영역(72)은 측벽산화물(Wall oxide), 라이너(liner) 및 스핀온절연막(SOD)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물라이너와 실리콘산화물라이너를 포함할 수 있다.
다음으로, 기판(71)의 전면에 보호층(73)을 형성한다. 보호층(73)은 후속 이온주입 공정시 스크린 역할을 한다. 예를 들어, 보호층(73)은 기판(71) 내에 도펀트 또는 다른 물질을 이온주입하는 동안 기판(71)에 가해지는 손상을 최소화하는 역할을 한다. 보호층(73)은 예를 들면 열산화 방법에 의해 형성될 수 있으며, 실리콘산화물을 포함할 수 있다. 이에 따라, 보호층(73)은 스크린산화물(Vt screen oxide)이라 일컫는다. 보호층(73)은 50~100Å의 두께로 형성할 수 있다.
보호층(73)을 형성한 이후에, 제1트랜지스터영역 및 제2트랜지스터영역 중 어느 하나의 트랜지스터영역을 오픈시키는 감광막패턴(74)을 형성한다. 여기서, 감광막패턴(74)은 제2트랜지스터영역(SPMOS)을 오픈시킨다.
감광막패턴(74)을 이온주입마스크로 하여 제2트랜지스터영역(TPMOS)의 기판(51)에 저마늄 이온주입(75)을 실시한다. 저마늄 이온주입(75)은, 1~10KeV의 에너지와 1×1014~1×1017atoms/cm3의 도즈로 진행할 수 있고, -150∼-50℃의 온도에서 진행할 수 있다. 저마늄 이온주입(75)은 기판(71)의 제2트랜지스터영역(SPMOS), 특히 채널영역에 수행될 수 있다.
이와 같이 저마늄 이온주입(75)을 진행하면, 기판(71)의 표면 아래에는 일정 깊이를 갖는 비정질저마늄함유영역(Amorphous germanium-containing region, 76)이 형성된다. 예를 들어, 저마늄은 기판(71)의 실리콘 성분과 반응함으로써, 실리콘저마늄 구조의 비정질저마늄함유영역(76)을 형성하게 된다. 비정질저마늄함유영역(76)의 상부표면(R1)과 하부표면(R2)의 표면거칠기는 매우 열악하다. 이와 같은 열악한 거칠기는 이온주입시 이온충돌(Ion Bombardment)에 의한 물리적손상(physical damage)에 의해 유발된다.
도시하지 않았지만, 저마늄 이온주입(75) 이전에 통상적인 웰 이온주입 공정 및 채널 이온주입 공정을 실시할 수 있다.
기판(71)이 TNMOS 영역을 포함하는 경우에는 P형 웰을 형성하고, TPMOS 영역을 포함하는 경우에는 N형 웰을 형성한다. 예를 들면, P형 웰을 형성하기 위하여 보론(Boron, B) 또는 이불화보론(BF2)과 같은 P형 불순물을 주입할 수 있다. 그리고, N형 웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다.
웰 이온주입 공정 이후에 통상적인 채널 이온주입 공정을 통하여 채널영역이 형성될 수 있다. SNMOS 영역에는 N 채널영역을 형성하고, SPMOS 영역에는 P 채널영역을 형성할 수 있다. P 채널영역을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다. N 채널영역을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 주입할 수 있다. 채널 이온주입 공정은 저마늄 이온주입(75) 이후에 진행할 수도 있다.
도 4b에 도시된 바와 같이, 세정 공정을 통해 보호층(73)을 제거한다. 보호층(73)은 습식 식각을 이용하여 제거할 수 있다. 예를 들어, 보호층(73)이 실리콘산화물을 포함하는 경우, 불산(HF) 또는 불산을 포함하는 케미컬을 이용할 수 있다.
보호층(73)이 제거된 이후에도 비정질저마늄함유영역(76)의 상부표면(R1) 및 하부표면(R2)의 거칠기는 개선되지 않는다.
도 4c에 도시된 바와 같이, 플라즈마 산화 공정(77)을 진행한다. 플라즈마 산화 공정(77)은 350∼500℃에서 진행할 수 있다. 플라즈마 산화 공정(77)에 의해 기판(71)의 표면 상에 희생게이트절연층(78)이 형성된다. 희생게이트절연층(78)은 플라즈마산화물(Plasm oxide)을 포함한다. 희생게이트절연층(78)의 두께는 약 55Å로 할 수 있다. 플라즈마 산화 공정(77)을 진행할 때, 플라즈마에 존재하는 산소이온이 산화율을 결정짓는 주요 인자로 작용하기에 바이어스 조절을 통해 저온에서 산화를 진행하게 된다. 플라즈마 산화 공정(77)을 통해 비정질저마늄함유영역(760)은 제1비정질저마늄함유영역(76A)과 제2비정질저마늄함유영역(76B)으로 구분된다. 제2비정질저마늄함유영역(76B) 아래에 제1비정질저마늄함유영역(76A)이 위치한다. 제2비정질저마늄함유영역(76B)은 제1비정질저마늄함유영역(76A)보다 저마늄의 농도가 더 크다. 예를 들어, 실리콘저마늄 구조를 갖는 비정질저마늄함유영역(76)의 상부가 플라즈마 산화 공정(77)에 의해 실리콘이 소모됨에 따라 저마늄이 다량 함유된 제2비정질저마늄함유영역(76B)이 형성된다. 플라즈마 산화 공정(77)에 영향을 받지 않는 부분은 제1비정질저마늄함유영역(76A)으로 잔류한다.
이와 같이, 플라즈마산화공정(77)에 의해 비정질저마늄함유영역(760)은 저마늄이 농도구배를 갖게 된다. 또한, 플라즈마 산화 공정(77)을 통해 비정질저마늄함유영역(760)의 상부표면(R11) 및 하부표면(R12)의 표면거칠기를 매끄럽게 개선할 수 있다.
플라즈마 산화 공정(77)은 건식 산화 공정에 비해 산화율이 빠르다. 따라서, 저온에서 빠르게 산화가 진행된다. 더욱이, 저마늄이 함유된 실리콘층은 저마늄이 미함유된 실리콘층보다 산화가 빠르게 진행된다.
도 4d에 도시된 바와 같이, 어닐(79)을 실시한다. 어닐(79)은 급속어닐(RTA)을 포함할 수 있다. 급속어닐은 850∼950℃에서 30초동안 진행할 수 있다. 어닐(79)에 의해 비정질저마늄함유영역(760)이 결정화된다. 따라서, 어닐(59)에 의해 결정질저마늄함유영역(761)이 형성되며, 결정질저마늄함유영역(761)은 제1결정질저마늄함유영역(760A)과 제2결정질저마늄함유영역(760B)을 포함한다. 제2결정질저마늄함유영역(760B)은 제1결정질저마늄함유영역(760A)보다 저마늄의 농도가 더 크다. 예를 들어, 제2결정질함유영역(760B)은 저마늄의 농도가 100%에 근사한 값을 가질 수도 있다. 따라서, 제2결정질저마늄함유영역(760B)은 결정질저마늄부화영역(Crystalline Germanium rich region)이라고 할 수 있다. 기판(71)이 단결정 실리콘을 포함하는 경우, 결정질저마늄함유영역(761)은 단결정저마늄함유영역(single crystalline germanium-containing region)이 될 수 있다.
상술한 바와 같이, 저마늄 이온주입(75) 이후에, 플라즈마산화 공정(77)을 통해 희생게이트절연층(78)을 형성한다. 또한, 저온의 플라즈마산화 공정(77)에 의해 저마늄이 다량 함유된 제2비정질저마늄함유영역(76B)이 형성된다. 또한, 플라즈마 산화 공정(77)에 의해 비정질저마늄함유영역(760)의 상부표면 및 하부표면의 거칠기를 개선할 수 있다. 아울러, 어닐(79)를 실시하므로써 비정질저마늄함유영역(760)을 결정질저마늄함유영역(761)으로 결정화시킬 수 있다.
희생게이트절연층(78) 아래에 결정질저마늄함유영역(761)을 형성하므로써 트랜지스터의 문턱전압을 조절할 수 있다. 특히, PMOS의 경우 원하는 수준의 문턱전압을 얻을 수 있다.
도 4e에 도시된 바와 같이, 희생게이트절연층(78)을 선택적으로 제거한다. 불산(HF)을 포함하는 케미컬을 이용하여 희생게이트절연층(78)을 제거할 수 있다.
이어서, 기판(71)의 전면에 게이트절연층(82)을 형성한다. 게이트절연층(82)은 고유전율물질(81)을 포함할 수 있다. 고유전물질(81)은 15∼25Å의 두께로 형성할 수 있다. 고유전물질(81) 형성전에 계면층(Interlayer, 80)을 더 형성할 수 있다. 계면층(80)은 습식 오존(Wet ozone)을 이용하여 10∼15Å의 두께로 형성할 수 있다. 고유전물질(81)은 일반적으로 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전물질(81)은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 고유전물질(81)은 금속산화물, 금속실리케이트, 금속실리케이트질화물 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트질화물은 금속실리케이트에 질소를 함유시킨 물질이다. 고유전물질(81)은 금속실리케이트질화물을 포함할 수 있다. 금속실리케이트질화물은 하프늄실리케이트질화물(HfSiON)을 포함할 수 있다. 금속실리케이트질화물을 이용하여 게이트절연층을 형성하면, 유전상수를 증가시킬 수 있고, 아울러 후속 열공정시 결정화를 억제할 수 있다. 바람직하게, 고유전물질(81)은 유전율이 9 이상인 물질로 형성될 수 있다.
도 4f에 도시된 바와 같이, 고유전물질(81) 상에 게이트전극물질을 형성한다. 이어서, 게이트전극물질, 고유전물질(81), 계면층(80)을 패터닝하여 게이트절연층(82)과 게이트전극(83)을 포함하는 게이트적층체를 형성할 수 있다. 게이트적층체는 제1트랜지스터영역(SNMOS)과 제2트랜지스터영역(SPMOS)에서 각각 형성된다.
게이트전극(83)은 금속, 금속질화물 또는 금속카바이드를 포함한다. 예를 들어, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC) 및 이들의 혼합물들을 사용할 수 있다. 또한, 이들의 다층들(multi-layers)을 포함할 수 있다. 게이트전극(83) 상에 캡핑층(도시 생략)을 더 형성할 수 있다. 캡핑층은 폴리실리콘층을 포함할 수 있다. 캡핑층은 반응방지층이며, 아울러 게이트전극(83)의 산화를 방지하는 산화방지층의 역할도 수행한다.
이어서, 소스영역(S)과 드레인영역(D)을 형성하기 위한 이온주입공정을 진행할 수 있다. 소스영역(S)과 드레인영역(D)을 형성하기 위해, SNMOS 영역에서는 N형 불순물을 이온주입하고, SPMOS영역에서는 P형 불순물을 이온주입할 수 있다. 도시하지 않았지만, 소스영역(S)과 드레인영역(D)은 저농도영역(LDD)을 더 포함할 수 있다. 또한, 게이트적층체의 양측벽에 게이트스페이서를 더 형성할 수도 있다.
도 5a 내지 도 5g는 제5실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 5a에 도시된 바와 같이, 기판(91)을 준비한다. 기판(91)은 트랜지스터가 형성되는 트랜지스터영역을 포함할 수 있다. 트랜지스터영역은 제1트랜지스터영역(TNMOS), 제2트랜지스터영역(TPMOS), 제3트랜지스터영역(SNMOS), 제4트랜지스터영역(SPMOS)을 포함할 수 있다. 제1트랜지스터영역(TNMOS)과 제2트랜지스터영역(TPMOS)는 후층게이트절연층(Thick gate dielectric layer)을 갖는 트랜지스터가 형성되는 영역이다. 제3트랜지스터영역(SNMOS)과 제2트랜지스터영역(SPMOS)은 박층게이트절연층(Thin gate dielectric layer)을 갖는 트랜지스터가 형성되는 영역이다.
기판(91)에 소자분리영역(92)을 형성한다. 소자분리영역(92)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 예를 들어, 기판(91) 상에 패드막(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(91)을 식각한다. 이로써 트렌치가 형성된다. 트렌치 형성 이후에 트렌치에 절연막을 갭필하므써 소자분리영역(92)이 형성된다. 소자분리영역(92)은 측벽산화물(Wall oxide), 라이너(liner) 및 스핀온절연막(SOD)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물라이너와 실리콘산화물라이너를 포함할 수 있다.
다음으로, 기판(91)의 전면에 보호층(93)을 형성한다. 보호층(93)은 후속 이온주입 공정시 스크린 역할을 한다. 예를 들어, 보호층(93)은 기판(91) 내에 도펀트 또는 다른 물질을 이온주입하는 동안 기판(91)에 가해지는 손상을 최소화하는 역할을 한다. 보호층(93)은 예를 들면 열산화 방법에 의해 형성될 수 있으며, 실리콘산화물을 포함할 수 있다. 이에 따라, 보호층(93)은 스크린산화물(Vt screen oxide)이라 일컫는다. 보호층(93)은 50~100Å의 두께로 형성할 수 있다.
보호층(93)을 형성한 이후에, 제1 내지 제4트랜지스터영역 중 임의의 트랜지스터영역을 오픈시키는 제1감광막패턴(94)을 형성한다. 여기서, 제1감광막패턴(94)은 제2트랜지스터영역(TPMOS)과 제4트랜지스터영역(SPMOS)을 오픈시킨다.
제1감광막패턴(94)을 이온주입마스크로 하여 제2 및 제4트랜지스터영역(TPMOS, SPMOS)의 기판(91)에 저마늄 이온주입(95)을 실시한다. 저마늄 이온주입(95)은, 1~10KeV의 에너지와 1×1014~1×1017atoms/cm3의 도즈로 진행할 수 있고, -150∼-50℃의 온도에서 진행할 수 있다. 저마늄 이온주입(95)은 기판(91)의 제2 및 제4트랜지스터영역(TPMOS, SPMOS), 특히 채널영역에 수행될 수 있다.
이와 같이 저마늄 이온주입(95)을 진행하면, 기판(91)의 표면 아래에는 일정 깊이를 갖는 비정질저마늄함유영역(Amorphous germanium-containing region, 96)이 형성된다. 예를 들어, 저마늄은 기판(91)의 실리콘 성분과 반응함으로써, 실리콘저마늄 구조의 비정질저마늄함유영역(96)을 형성하게 된다. 비정질저마늄함유영역(96)의 상부표면(R1)과 하부표면(R2)의 표면거칠기는 매우 열악하다. 이와 같은 열악한 거칠기는 이온주입시 이온충돌(Ion Bombardment)에 의한 물리적손상(physical damage)에 의해 유발된다.
도시하지 않았지만, 저마늄 이온주입(95) 이전에 통상적인 웰 이온주입 공정 및 채널 이온주입 공정을 실시할 수 있다.
기판(91)이 TNMOS 영역을 포함하는 경우에는 P형 웰을 형성하고, TPMOS 영역을 포함하는 경우에는 N형 웰을 형성한다. 예를 들면, P형 웰을 형성하기 위하여 보론(Boron, B) 또는 이불화보론(BF2)과 같은 P형 불순물을 주입할 수 있다. 그리고, N형 웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다.
웰 이온주입 공정 이후에 통상적인 채널 이온주입 공정을 통하여 채널영역이 형성될 수 있다. TNMOS 영역에는 N 채널영역을 형성하고, TPMOS 영역에는 P 채널영역을 형성할 수 있다. P 채널영역을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 주입할 수 있다. N 채널영역을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 주입할 수 있다. 채널 이온주입 공정은 저마늄 이온주입(95) 이후에 진행할 수도 있다.
도 5b에 도시된 바와 같이, 세정 공정을 통해 보호층(93)을 제거한다. 보호층(93)은 습식 식각을 이용하여 제거할 수 있다. 예를 들어, 보호층(93)이 실리콘산화물을 포함하는 경우, 불산(HF) 또는 불산을 포함하는 케미컬을 이용할 수 있다.
보호층(93)이 제거된 이후에도 비정질저마늄함유영역(96)의 상부표면(R1) 및 하부표면(R2)의 거칠기는 개선되지 않는다.
도 5c에 도시된 바와 같이, 플라즈마 산화 공정(97)을 진행한다. 플라즈마 산화 공정(97)은 350∼500℃에서 진행할 수 있다. 플라즈마 산화 공정(97)에 의해 기판(91)의 표면 상에 제1게이트절연층(98)이 형성된다. 제1게이트절연층(97)은 플라즈마산화물(Plasm oxide)을 포함한다. 제1게이트절연층(98)의 두께는 약 55Å로 할 수 있다. 플라즈마 산화 공정(97)을 진행할 때, 플라즈마에 존재하는 산소이온이 산화율을 결정짓는 주요 인자로 작용하기에 바이어스 조절을 통해 저온에서 산화를 진행하게 된다. 플라즈마 산화 공정(97)을 통해 비정질저마늄함유영역(960)은 제1비정질저마늄함유영역(96A)과 제2비정질저마늄함유영역(96B)으로 구분된다. 제2비정질저마늄함유영역(96B) 아래에 제1비정질저마늄함유영역(96A)이 위치한다. 제2비정질저마늄함유영역(96B)은 제1비정질저마늄함유영역(96A)보다 저마늄의 농도가 더 크다. 예를 들어, 실리콘저마늄 구조를 갖는 비정질저마늄함유영역(96)의 상부가 플라즈마 산화 공정(97)에 의해 실리콘이 소모됨에 따라 저마늄이 다량 함유된 제2비정질저마늄함유영역(96B)이 형성된다. 플라즈마 산화 공정(97)에 영향을 받지 않는 부분은 제1비정질저마늄함유영역(96A)으로 잔류한다.
이와 같이, 플라즈마산화공정(97)에 의해 비정질저마늄함유영역(960)은 저마늄이 농도구배를 갖게 된다. 또한, 플라즈마 산화 공정(97)을 통해 비정질저마늄함유영역(960)의 상부표면(R11) 및 하부표면(R12)의 표면거칠기를 매끄럽게 개선할 수 있다.
플라즈마 산화 공정(97)은 건식 산화 공정에 비해 산화율이 빠르다. 따라서, 저온에서 빠르게 산화가 진행된다. 더욱이, 저마늄이 함유된 실리콘층은 저마늄이 미함유된 실리콘층보다 산화가 빠르게 진행된다.
도 5d에 도시된 바와 같이, 어닐(99)을 실시한다. 어닐(99)은 급속어닐(RTA)을 포함할 수 있다. 급속어닐은 850∼950℃에서 30초동안 진행할 수 있다. 어닐(59)에 의해 비정질저마늄함유영역(960)이 결정화된다. 따라서, 어닐(99)에 의해 결정질저마늄함유영역(961)이 형성되며, 결정질저마늄함유영역(961)은 제1결정질저마늄함유영역(960A)과 제2결정질저마늄함유영역(960B)을 포함한다. 제2비정질저마늄함유영역(960B)은 제1비정질저마늄함유영역(960A)보다 저마늄의 농도가 더 크다. 예를 들어, 제2비정질함유영역(960B)은 저마늄의 농도가 100%에 근사한 값을 가질 수도 있다. 따라서, 제2결정질저마늄함유영역(960B)은 결정질저마늄부화영역(Crystalline Germanium rich region)이라고 할 수 있다. 기판(91)이 단결정 실리콘을 포함하는 경우, 결정질저마늄함유영역(961)은 단결정저마늄함유영역(single crystalline germanium-containing region)이 될 수 있다.
상술한 바와 같이, 저마늄 이온주입(95) 이후에, 플라즈마산화 공정(97)을 통해 제1게이트절연층(98)을 형성한다. 또한, 저온의 플라즈마산화 공정(97)에 의해 저마늄이 다량 함유된 제2비정질저마늄함유영역(96B)이 형성된다. 또한, 플라즈마 산화 공정(97)에 의해 비정질저마늄함유영역(960)의 상부표면 및 하부표면의 거칠기를 개선할 수 있다. 아울러, 어닐(99)를 실시하므로써 비정질저마늄함유영역(960)을 결정질저마늄함유영역(961)으로 결정화시킬 수 있다.
제1게이트절연층(98) 아래에 결정질저마늄함유영역(961)을 형성하므로써 트랜지스터의 문턱전압을 조절할 수 있다. 특히, TPMOS, SPMOS의 경우 원하는 수준의 문턱전압을 얻을 수 있다.
도 5e에 도시된 바와 같이, 제1게이트절연층(98) 상에 임의의 트랜지스터영역을 오픈시키는 제2감광막패턴(100)을 형성한다. 제2감광막패턴(100)은 제3트랜지스터영역과 제4트랜지스터영역을 노출시킨다. 이어서, 제1게이트절연층(98)을 선택적으로 제거한다. 불산(HF)을 포함하는 케미컬을 이용하여 제1게이트절연층(98)을 제거할 수 있다. 이와 같이, 제1게이트절연층(98)을 선택적으로 제거하므로써 제1게이트절연층(98A)은 제1 및 제2트랜지스터영역(TNMOS, TPMOS)에만 잔류한다.
도 5f에 도시된 바와 같이, 기판(91)의 전면에 제2게이트절연층(103)을 형성한다. 제2게이트절연층(103)은 고유전율물질(102)을 포함할 수 있다. 고유전물질(102)은 15∼25Å의 두께로 형성할 수 있다. 고유전물질(102) 형성전에 계면층(Interlayer, 101)을 더 형성할 수 있다. 계면층(101)은 습식 오존(Wet ozone)을 이용하여 10∼15Å의 두께로 형성할 수 있다. 고유전물질(102)은 일반적으로 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전물질(102)은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 고유전물질(102)은 금속산화물, 금속실리케이트, 금속실리케이트질화물 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트질화물은 금속실리케이트에 질소를 함유시킨 물질이다. 고유전물질(102)은 금속실리케이트질화물을 포함할 수 있다. 금속실리케이트질화물은 하프늄실리케이트질화물(HfSiON)을 포함할 수 있다. 금속실리케이트질화물을 이용하여 제2게이트절연층(103)을 형성하면, 유전상수를 증가시킬 수 있고, 아울러 후속 열공정시 결정화를 억제할 수 있다. 바람직하게, 고유전물질(102)은 유전율이 9 이상인 물질로 형성될 수 있다.
도 5g에 도시된 바와 같이, 고유전물질(102) 상에 게이트전극물질을 형성한다. 이어서, 게이트 패터닝을 실시하여 각 트랜지스터영역에 게이트적층체를 형성한다. 제3트랜지스터영역(SNMOS)과 제4트랜지스터영역(SPMOS)의 게이트적층체는 제2게이트절연층(103) 및 게이트전극(104)을 포함한다. 제2게이트절연층(103)은 계면층(101)과 고유전물질(102)을 포함한다. 제1트랜지스터영역(TNMOS)과 제2트랜지스터영역(TPMOS)의 게이트적층체는 제1게이트절연층(98A), 고유전물질(102) 및 게이트전극(104)을 포함한다.
게이트전극(104)은 금속, 금속질화물 또는 금속카바이드를 포함한다. 예를 들어, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC) 및 이들의 혼합물들을 사용할 수 있다. 또한, 이들의 다층들(multi-layers)을 포함할 수 있다. 게이트전극(104) 상에 캡핑층(도시 생략)을 더 형성할 수 있다. 캡핑층은 폴리실리콘층을 포함할 수 있다. 캡핑층은 반응방지층이며, 아울러 게이트전극(104)의 산화를 방지하는 산화방지층의 역할도 수행한다.
이어서, 소스영역(S)과 드레인영역(D)을 형성하기 위한 이온주입공정을 진행할 수 있다. 소스영역(S)과 드레인영역(D)을 형성하기 위해, TNMOS 영역 및 SNMOS영역에서는 N형 불순물을 이온주입하고, TPMOS영역 및 SPMOS 영역에서는 P형 불순물을 이온주입할 수 있다. 도시하지 않았지만, 소스영역(S)과 드레인영역(D)은 저농도영역(LDD)을 더 포함할 수 있다. 또한, 게이트적층체의 양측벽에 게이트스페이서를 더 형성할 수도 있다.
도 6은 저마늄이 이온주입된 기판에 대해 건식산화와 플라즈마산화를 실시한 경우를 비교한 사진이다. 도 7의 결과는 두꺼운 게이트절연층이 형성되는 트랜지스터(TPMOS)에 대해 촬영한 사진이다.
도 6을 참조하면, 저마늄이 이온주입된 기판에 대해 건식산화(Dry oxidation)를 실시한 경우보다 플라즈마산화(Plasma oxidation)를 실시한 경우 게이트절연층(도면부호 'GT OX' 참조)의 두께를 더 얇게 형성할 수 있음을 알 수 있다. 건식산화 및 플라즈마산화 모두 저마늄부화영역(Ge rich layer)을 형성할 수 있다.
도 6의 결과로부터 알 수 있듯이, 저마늄 이온주입된 기판에 건식산화를 진행할 경우 비정질영역의 결정화와 게이트절연층을 동시에 구현할 수 있는 장점이 있지만, 게이트절연층의 두께가 급증하게 되는 문제점이 존재하게 된다. 이는 이온주입에 의해 손상을 받은 실리콘격자의 댕글링본딩(dangling bonding)과 산소(O2)가 쉽게 결합하여 산화막의 성장을 증가시키기 때문이다. 일예로, 건식산화를 진행하면, 저마늄이온주입된 영역에서는 게이트절연층의 두께가 130Å 정도이고, 저마늄이온주입을 실시하지 않은 영역에서는 55Å를 나타낸다.
본 발명의 실시예들과 같이, 플라즈마산화 공정을 진행하면, 저마늄이온주입된 영역과 미이온주입영역간의 게이트절연층 두께 차이가 거의 없다. 이는 플라즈마에 존재하는 산소 음이온(Oxygen negative ion(O-)이 산화률을 결정짓는 주요 인자로 작용하기에 바이어스 조절을 통해 저온(350℃)에서 산화물을 형성하게 되고 저마늄부화층을 만들 수 있게 된다. 후속으로 급속어닐을 진행하여 비정질층을 결정화시키게 된다.
도 7은 저마늄이온주입, 플라즈마산화 및 어닐에 따른 문턱전압 변동을 비교한 도면이다.
도 7을 참조하면, 저마늄이온주입이 진행되지 않은 경우(No Ge I/I)보다 저마늄이온주입, 플라즈마산화(PO) 및 어닐(RTA)이 진행된 경우(Ge I/I+PO+RTA)가 문턱전압을 더욱 이동시킬 수 있다. 예를 들어, 문턱전압이 양(positive)의 방향으로 230mV 정도 이동(shift)되며, 이로써 PMOS에 적합한 문턱전압으로 최적화시킬 수 있다.
본 발명에 따른 반도체장치는 메모리셀 및 메모리셀어레이에 포함될 수 있다. 비트라인과 워드라인은 메모리셀어레이와 연결되는 컬럼 디코더 및 로우 디코더에 의해 인가된 전압에 기초하여 데이터를 저장하거나 출력될 수 있다.
본 발명에 따른 메모리셀어레이는 메모리장치에 포함될 수 있다. 메모리장치는 메모리셀어레이(Memory Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier) 등을 포함할 수 있다. 로우 디코더는 메모리셀어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리셀에 상응하는 워드라인을 선택하여 반도체 메모리 셀 어레이에 워드라인선택 신호를 출력한다. 그리고, 컬럼 디코더는 메모리셀어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 메모리셀어레이에 비트라인 선택 신호를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터를 센싱한다.
본 발명에 따른 메모리장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random AccessMemory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 메모리장치의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비 등 다양한 분야에 공급될 수 있다.
본 발명에 따른 메모리장치는 메모리 모듈에 사용될 수 있다. 메모리 모듈은 모듈 기판 상에 탑재된 복수개의 메모리장치들, 메모리장치가 외부의 제어기로부터 제어신호(어드레스 신호, 커맨드 신호, 클럭 신호)를 제공받을 수 있도록 해주는 커맨드 링크 및 메모리장치와 연결되어 데이터를 전송하는 데이터 링크를 포함한다. 여기서, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다. 메모리모듈은 모듈 기판의 전면에 8개의 메모리장치들이 탑재되어 있을 수 있고, 또한 모듈 기판의 후면에도 동일하게 메모리장치들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 메모리장치들이 탑재될 수 있으며, 탑재되는 메모리장치의 갯수는 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
본 발명에 따른 메모리모듈은 메모리시스템에 사용될 수 있다. 메모리시스템은 복수개의 메모리장치들이 탑재된 적어도 하나의 메모리모듈과 외부의 시스템 사이에서 양방향 인터페이스를 제공하여 메모리모듈의 동작을 제어하는 컨트롤러를 포함한다.
본 발명에 따른 메모리시스템은 전자장치에 사용될 수 있다. 전자장치(electronic unit)는 메모리시스템과 이와 전기적으로 연결되는 프로세서(processe)를 포함한다. 여기서, 프로세서는 CPU(CentralProcessing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다. 여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자장치는 음향 및 영상 기기를 포함하는 것이 바람직하다. 이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
91 : 반도체기판 92 : 소자분리영역
93 : 보호층 94 : 저마늄 이온주입
96, 960 : 비정질저마늄함유영역 961 : 결정질저마늄함유영역
97 : 플라즈마산화공정 98 : 제1게이트절연층
99 : 어닐 103 : 제2게이트절연층
104 : 게이트전극

Claims (25)

  1. 단결정실리콘함유기판에 저마늄을 이온주입하는 단계;
    플라즈마산화공정을 수행하여 상기 단결정실리콘함유기판 표면 상에 게이트산화물을 형성함과 동시에 상기 게이트산화물 아래에 상기 저마늄이 축적된 저마늄부화영역(Ge rich region)을 형성하는 단계; 및
    어닐을 수행하여 상기 저마늄부화영역을 결정화시키는 단계
    를 포함하는 반도체장치 제조 방법.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 저마늄부화영역을 결정화시키는 단계 이후에,
    상기 게이트산화물을 제거하는 단계; 및
    상기 결정화된 저마늄부화영역 상에 상기 게이트산화물보다 얇은 게이트절연층을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제2항에 있어서,
    상기 게이트절연층을 형성하는 단계 이전에,
    상기 결정화된 저마늄부화영역 상에 계면층을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 저마늄 이온주입은 트랜지스터의 채널영역에 진행하는 반도체장치 제조 방법.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 저마늄 이온주입은 PMOSFET의 채널영역에 진행하는 반도체장치 제조 방법.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 기판은 NMOSFET 영역과 PMOSFET 영역을 포함하고, 상기 저마늄 이온주입은 상기 PMOSFET 영역에 진행하는 반도체장치 제조 방법.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 저마늄을 이온주입하는 단계 이전에,
    상기 단결정실리콘함유기판 상에 보호층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 플라즈마산화공정은 상기 어닐보다 낮은 온도에서 진행하는 반도체장치 제조 방법.
  9. 제1영역과 제2영역을 포함하는 단결정실리콘함유기판에 저마늄을 이온주입하는 단계;
    플라즈마산화공정을 수행하여 상기 단결정실리콘함유기판 표면 상에 제1게이트절연층을 형성함과 동시에 상기 제1게이트절연층 아래에 상기 저마늄이 축적된 저마늄부화영역(Ge rich region)을 형성하는 단계;
    어닐을 수행하여 상기 저마늄부화영역을 결정화시키는 단계;
    상기 제2영역의 제1게이트절연층을 선택적으로 제거하는 단계; 및
    상기 단결정실리콘함유기판의 전면에 제2게이트절연층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제9항에 있어서,
    상기 제2게이트절연층은 상기 제1게이트절연층보다 더 얇게 형성하는 반도체장치 제조 방법.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제9항에 있어서,
    상기 제2게이트절연층을 형성하는 단계 이전에,
    상기 제2영역의 결정화된 저마늄부화영역 상에 계면층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제9항에 있어서,
    상기 제2게이트절연층을 형성하는 단계에서,
    상기 제2게이트절연층은 유전율이 7보다 큰 고유전율물질을 포함하는 반도체장치 제조 방법.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제9항에 있어서,
    상기 제1영역은 후층게이트절연층을 갖는 PMOSFET 영역을 포함하고, 상기 제2영역은 박층게이트절연층을 갖는 PMOSFET 영역을 포함하는 반도체장치 제조 방법.
  14. 제1영역과 제2영역을 포함하는 단결정실리콘함유기판의 상기 제2영역에 저마늄을 이온주입하는 단계;
    플라즈마산화공정을 수행하여 상기 단결정실리콘함유기판의 표면 상에 게이트산화물을 형성함과 동시에 상기 제2영역의 게이트산화물 아래에 상기 저마늄이 축적된 저마늄부화영역(Ge rich region)을 형성하는 단계; 및
    어닐을 수행하여 상기 저마늄부화영역을 결정화시키는 단계
    를 포함하는 반도체장치 제조 방법.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제14항에 있어서,
    상기 저마늄부화영역을 결정화시키는 단계 이후에,
    상기 제2영역의 게이트산화물을 선택적으로 제거하는 단계; 및
    상기 단결정실리콘함유기판의 전면에 상기 게이트산화물보다 더 얇은 게이트절연층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제15항에 있어서,
    상기 게이트절연층을 형성하는 단계 이전에,
    상기 제2영역의 결정화된 저마늄부화영역 상에 계면층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제15항에 있어서,
    상기 게이트절연층을 형성하는 단계에서,
    상기 게이트절연층은 유전율이 7보다 큰 고유전율물질을 포함하는 반도체장치 제조 방법.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제14항에 있어서,
    상기 제1영역은 후층게이트절연층을 갖는 NMOSFET 영역 또는 박층게이트절연층을 갖는 NMOSFET 영역을 포함하고, 상기 제2영역은 박층게이트절연층을 갖는 PMOSFET 영역을 포함하는 반도체장치 제조 방법.
  19. 제1PMOS가 형성되는 제1영역, 제2PMOS가 형성되는 제2영역 및 NMOS가 형성되는 제3영역을 포함하는 단결정실리콘함유기판의 상기 제1 및 제2영역에 저마늄을 이온주입하는 단계;
    플라즈마산화공정을 수행하여 상기 단결정실리콘함유기판의 표면 상에 제1게이트절연층을 형성함과 동시에 상기 제1 및 제2영역의 제1게이트절연층 아래에 상기 저마늄이 축적된 저마늄부화영역(Ge rich region)을 형성하는 단계;
    어닐을 수행하여 상기 저마늄부화영역을 결정화시키는 단계;
    상기 제2영역의 제1게이트절연층을 선택적으로 제거하는 단계;
    상기 단결정실리콘함유기판의 전면에 제2게이트절연층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제19항에 있어서,
    상기 제1영역은 후층게이트절연층을 갖는 PMOSFET 영역을 포함하고, 상기 제2영역은 박층게이트절연층을 갖는 PMOSFET 영역을 포함하는 반도체장치 제조 방법.
  21. [청구항 21은(는) 설정등록료 납부시 포기되었습니다.]
    제19항에 있어서,
    상기 제2게이트절연층을 형성하는 단계는,
    계면층을 형성하는 단계; 및
    고유전물질을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
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