CN104576736B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种用于制造半导体器件的方法，该方法包括步骤：在衬底上形成屏蔽层，该屏蔽层包括掺杂有第一类型的杂质的第一部分；在屏蔽层上形成第一未掺杂的半导体层；在第一半导体层上形成栅极结构；在第一半导体层中的栅极结构的两侧上形成第一非晶区；以及通过执行第一非晶区的第一热处理使第一非晶区再结晶。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于并要求于2013年10月29日在韩国知识产权局提交的韩国专利申请No.10-2013-0129279的优先权，该申请的公开全文以引用方式并入本文中。
技术领域
本公开涉及一种半导体器件及其制造方法。
背景技术
随着MOS晶体管的形体尺寸减小，栅极和形成在栅极下方的沟道的长度变短。随着MOS晶体管的尺寸减小，MOS晶体管的功耗降低，因此MOS晶体管的密度增大。
然而，在近来的MOS晶体管中，在减小MOS晶体管的尺寸的同时降低MOS晶体管的功耗变得困难。
因此，在具有短沟道的MOS晶体管中，已经执行了各种研究来降低对MOS晶体管的功耗存在影响的工作电压。
发明内容
特定公开的实施例提供了一种用于制造半导体器件的方法，其可抑制短沟道效应和减小阈值电压的变化。
特定实施例提供了一种半导体器件，其可抑制短沟道效应和减小阈值电压的变化。
公开的实施例的额外优点、主题和特点一部分将在随后的描述中阐述，并且一部分基于对以下的验证将对于本领域普通技术人员变得清楚。
在一个示例性实施例中，提供了一种用于制造半导体器件的方法，该方法包括以下步骤：在衬底上形成屏蔽层，该屏蔽层包括掺杂有在7E18至1E20原子/立方厘米的范围内的第一类型的杂质的第一部分；在屏蔽层上形成第一未掺杂的半导体层；在第一半导体层上形成栅极结构；在第一半导体层中的栅极结构的两侧上形成第一非晶区；以及通过执行第一非晶区的第一热处理使第一非晶区再结晶。
在另一示例性实施例中，提供了一种用于制造半导体器件的方法，该方法包括以下步骤：在衬底上形成屏蔽层，该屏蔽层包括掺杂有第一类型的杂质的部分；利用外延工艺在屏蔽层上形成未掺杂的半导体层；在半导体层上形成栅极结构；通过利用栅极结构作为掩膜执行PAI(预非晶离子注入)工艺在半导体层中形成不与屏蔽层接触的非晶区；以及通过执行非晶区的热处理在栅极结构的两侧上形成再结晶区。
在另一实施例中，一种制造半导体器件的方法包括以下步骤：提供半导体衬底；在半导体衬底上提供屏蔽层，该屏蔽层包括掺杂有第一类型的杂质的部分；在屏蔽层上提供未掺杂的半导体层，以使得屏蔽层在半导体衬底与未掺杂的半导体层之间；在半导体层上提供栅极结构；在半导体层中提供源极/漏极扩展区，所述源极/漏极扩展区具有与第一类型不同的第二类型的杂质，并且所述源极/漏极扩展区从半导体层的表面延伸至半导体层中的第一深度；以及在栅极结构的两侧上提供源极/漏极区，所述源极/漏极区包括源极/漏极扩展区的至少一部分，所述源极/漏极区从半导体层的表面延伸至半导体层中的与第一深度不同的第二深度。源极/漏极区不与屏蔽层接触。
附图说明
从以下结合附图的详细描述中，以上和其它目的、特点和优点将变得更加清楚，其中：
图1至图7是用于解释根据第一实施例的用于制造半导体器件的示例性方法的中间步骤的示图；
图8至图10是用于解释根据第二实施例的用于制造半导体器件的示例性方法的中间步骤的示图；
图11至图13是用于解释根据第三实施例的用于制造半导体器件的示例性方法的中间步骤的示图；
图14是示出图像传感器的示例的框图，该图像传感器包括通过应用于例如计算系统的根据特定公开的实施例的制造半导体器件的示例性方法制造的半导体器件；
图15是包括根据一些实施例制造的半导体器件的示例性电子系统的框图；以及
图16和图17是示出可应用根据一些实施例制造的半导体器件的示例性半导体系统的示例性示图。
具体实施方式
通过参照以下对特定实施例和附图的详细描述，可更加容易地理解本公开的优点和特点以及实现各种示例的方法。然而，本发明的构思可以以许多不同形式实现，并且不应理解为限于本文阐述的实施例。相同的标号在整个说明书中指代相同的元件。
本文所用的术语仅是为了描述特定实施例，并且不旨在限制本发明的构思。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，术语“包括”、“包括……的”、“包含”和/或“包含……的”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
应该理解，当元件或层被称作“位于”另一元件或层“上”、“连接至”或“耦接至”另一元件或层时，其可直接位于另一元件或层上、直接连接至或耦接至另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接耦接至”另一元件或层时，不存在中间元件或层。然而，当术语“接触”在上下文中用于装置的不同物理部分时，除非特别指明不是这样，否则其指直接接触(即，触碰)。
如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
应该理解，虽然本文中可使用术语例如第一、第二等来描述各个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。除非上下文指明不是这样，否则这些术语仅用于将一个元件、组件、区、层或部分与另一元件、组件、区、层或部分区分开。因此，下面讨论的第一元件、组件、区、层或部分可被称作第二元件、组件、区、层或部分，而不脱离本发明的构思的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另外一个(或多个)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
本文参照作为理想实施例(和中间结构)的示意图的剖视图来描述实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，这些实施例不应被解释为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在限制本发明的构思的范围。
除非上下文指明不是这样，否则如文本所用，当提到取向、布局、位置、形状、尺寸、量或其它量度时，诸如“相同”、“等同”、“平坦的”或“共面的”之类的术语并不一定意指精确相同的取向、布局、位置、形状、尺寸、量或其它量度，而是旨在涵盖在例如由于制造工艺可出现的可接受的变化范围内的近似相同的取向、布局、位置、形状、尺寸、量或其它量度。本文中可使用术语“基本上”来反映这种含义。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术和本说明书的上下文中的含义一致的含义，而不应该按照理想化地或过于正式的含义解释它们。
下文中，参照图1至图7，将描述根据第一示例性实施例的用于制造半导体器件的方法。
图1至图7是用于说明根据第一示例性实施例的用于制造半导体器件的方法的中间步骤的示图。特别地，图2B是示出距离图2A中示出的表面一定深度处的杂质浓度的变化的曲线图。
参照图1，在衬底100上形成掺杂有第一类型的杂质的屏蔽层105。
衬底100可由例如体硅或SOI(绝缘体上硅)制成。衬底100可为硅衬底，或可包括例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓的其它材料，但不限于此。在以下描述中，假设衬底100是硅衬底。
图1示出了其中未形成杂质区的衬底100。然而，这仅是为了方便解释，衬底100不限于图1中示出的那样。例如，在衬底100中可选择性地形成n型阱和/或p型阱。
如上所述，在衬底100上形成了掺杂有第一类型的杂质的屏蔽层105。屏蔽层105可减小在晶体管的源极/漏极区中包括的杂质的RDF(随机掺杂波动)并提高晶体管的阈值电压，以实现可靠性的提高。在特定实施例中，屏蔽层105是具有高杂质浓度的屏蔽区，这使得可以对晶体管的阈值电压执行动态控制。
屏蔽层105可利用例如注入工艺或沉积工艺形成。这样，屏蔽层105可形成与描述为衬底100的非注入区独立的注入区。但是，在特定实施例中，可认为屏蔽层105是包括衬底100和屏蔽层105在内的衬底的一部分。
在特定实施例中，屏蔽层105包括在7E18至1E20原子/立方厘米的范围内的第一部分105a(示于图2B中)。将利用图2A和图2B更加详细地描述这一点。
掺杂到屏蔽层105中的第一类型的杂质可根据形成在衬底100上的晶体管的类型而不同。如果晶体管是例如pFET，则掺杂到屏蔽层105中的第一类型的杂质可为n型杂质。掺杂到屏蔽层105中的n型杂质可为例如锑(Sb)，但不限于此。相比之下，如果晶体管是nFET，则掺杂到屏蔽层105中的第一类型的杂质可为p型杂质。掺杂到屏蔽层105中的p型杂质可为例如硼(B)，但不限于此。这样，在特定实施例中，掺杂到屏蔽层105中的第一类型的杂质是类型与形成在衬底100上的晶体管的类型相反的杂质。
参照图2A和图2B，在屏蔽层105上形成第一半导体层110。具体地说，在一个实施例中，在屏蔽层105上生长第一半导体层110。
可利用例如外延生长工艺形成第一半导体层110。因此，第一半导体层110可为形成在屏蔽层105的上表面上的外延层。在该示例中，第一半导体层110形成为与屏蔽层105接触。因此，在该示例中，第一半导体层110与屏蔽层105直接相邻。
在根据本文描述的实施例的用于制造半导体器件的方法中，由于衬底100和屏蔽层105可由硅制成，第一半导体层110可为硅外延层，但不限于此。
第一半导体层110可为未掺杂的半导体层。这里，术语“未掺杂的半导体层”意指不包括有意注入或掺杂的杂质的半导体层。例如，在生长半导体层的情况下，未掺杂的半导体层意指其中没有有意地引入p型杂质、n型杂质或其他杂质的半导体层。然而，未掺杂的半导体层可能包括从相邻层扩散的杂质。另外，在半导体层的一部分被掺杂(例如，到达特定深度)之后，半导体层的其余部分可仍然被认为是未掺杂的半导体层。
参照图2B，第一半导体层110可包括等于或小于A原子/立方厘米的第一类型的杂质。例如，第一半导体层110可包括在约1E14原子/立方厘米至A原子/立方厘米的范围内的第一类型的杂质。这里，A可为在约1E14原子/立方厘米至约3E17原子/立方厘米的范围内的值。另外，虽然已经描述在第一半导体层110中包括的第一类型的杂质的浓度下限为1E14原子/立方厘米，但是这仅是为了方便解释，而不限于此。例如，在第一半导体层110中包括的第一类型的杂质的浓度下限可为小于1E14原子/立方厘米的值。
如果A为1E17，则第一半导体层110可包括在例如1E14原子/立方厘米至1E17原子/立方厘米的范围内的第一类型的杂质。在第一半导体层110中包括的第一类型的杂质可为从屏蔽层105扩散的杂质，但不限于此。
屏蔽层105可包括第一部分105a和第二部分105b。屏蔽层105的第一部分105a可包括等于或大于B原子/立方厘米的第一类型的杂质。这里，B的值可为例如7E18。在一个实施例中，在屏蔽层105的第一部分105a中包括的第一类型的杂质的浓度可在例如7E18原子/立方厘米至1E20原子/立方厘米的范围内。屏蔽层105的第一部分105a可为起着屏蔽层105的主要作用的部分。
屏蔽层105的第二部分105b可为相邻于第一半导体层110(例如，与第一半导体层110直接相邻)的部分。在一个实施例中，屏蔽层105的第二部分105b是与第一半导体层110接触的部分。屏蔽层105的第二部分105b可包括在例如约A原子/立方厘米至约B原子/立方厘米的范围内的第一类型的杂质。例如，如果A为3E17，则屏蔽层105的第二部分105b可包括在3E17原子/立方厘米至7E18原子/立方厘米的范围内的第一类型的杂质。屏蔽层105的第二部分105b可用于控制晶体管的阈值电压。
参照图3，在第一半导体层110、屏蔽层105和衬底100中形成隔离层103。
一个实施例中的隔离层103具有优秀的隔离特性和小的占用面积，因此可形成为具有浅沟槽隔离(STI)结构。
隔离层103可包括例如二氧化硅、氮氧化硅、氮化硅、它们的组合中的一种。
然后，在第一半导体层110上形成第一栅极结构120。第一栅极结构120包括第一栅极绝缘层122和第一栅电极124。在一个实施例中，第一栅极绝缘层122和第一栅电极124按顺序形成在第一半导体层110上。
第一栅极绝缘层122可为例如二氧化硅层、SiON层、GexOyNz层、GexSiyOz层、高k介电层、它们的组合或其中上述层按顺序层叠的层叠层。高k介电层可包括(但不限于)二氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、氧化钡钛、氧化锶钛、氧化钇、氧化铝、铅钪钽氧化物和铅锌铌酸盐中的至少一个。可利用例如热处理、化学材料处理、原子层沉积(ALD)或化学气相沉积(CVD)形成第一栅极绝缘层122。如果第一栅极绝缘层122包括高k电介质，则可在第一栅极绝缘层122与第一栅电极124之间进一步形成阻挡层(未示出)。阻挡层可包括例如氮化钛(TiN)、氮化钽(TaN)和它们的组合中的至少一个。
第一栅电极124可由例如硅制成，并具体地可包括多晶硅(多晶Si)、非晶硅(a-Si)、钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、铝(Al)和它们的组合中的一个。可利用例如化学气相沉积形成多晶硅，并且可利用例如溅射、化学气相沉积或等离子体沉积形成非晶硅，但不限于此。
虽然在图3中未示出，但是还可在第一栅电极124上形成栅极硬掩膜。栅极硬掩膜可包括例如氮化物层、氧化物层或它们的组合。可利用例如化学气相沉积形成栅极硬掩膜。
第一栅极结构120在沿着两个所描述的隔离层之间延伸的方向上的宽度示为Lg，并且形成在第一栅极结构120的下部上的第一半导体层110的例如沿着竖直方向的厚度示为t。在根据特定实施例的用于制造半导体器件的方法中，第一半导体层110的厚度t可具有在约0.25Lg至约0.5Lg的范围内的值。
参照图4，在第一栅极结构120的两侧上形成第一源极/漏极扩展区130。第一源极/漏极扩展区130形成在第一半导体层110内部。第一源极/漏极扩展区130在本文中也可被描述为(例如，第一半导体层110中的)第一源极/漏极扩展层。
例如，在其上形成有第一栅极结构120的第一半导体层110上，可沿着第一半导体层110的上表面和第一栅极结构120形成衬垫层。
然后，利用第一栅极结构120作为掩膜在其上形成了衬垫层的第一半导体层110中掺杂杂质。这样，在第一栅极结构120的两侧上形成了第一源极/漏极扩展区130。可利用例如注入工艺形成第一源极/漏极扩展区130。然后，可去除至少形成在第一半导体层110的上表面上的衬垫层。
在一个实施例中，在第一源极/漏极扩展区130中包括的杂质是与在屏蔽层105中包括的第一类型的杂质不同的第二类型的杂质。在一个实施例中，如果形成在衬底100上的晶体管是pFET，则屏蔽层105包括n型杂质，并且第一源极/漏极扩展区130包括p型杂质。相比之下，如果晶体管是nFET，则屏蔽层105包括p型杂质，并且第一源极/漏极扩展区130包括n型杂质。如果在第一源极/漏极扩展区130中包括的第二类型的杂质是p型杂质，则p型杂质可为例如硼(B)，而如果在第一源极/漏极扩展区130中包括的第二类型的杂质是n型杂质，则n型杂质可为例如磷(P)、砷(As)或锑(Sb)。
如图所示，第一源极/漏极扩展区130可从第一半导体层110的顶表面延伸至第一半导体层110中到达特定深度。另外，如图所示，第一源极/漏极扩展区130可从隔离层103延伸至第一栅极结构120的边缘。第一源极/漏极扩展区130的一部分可形成在第一栅极结构120的边缘下方。
参照图5，在第一栅极结构120的侧表面上形成栅极间隔件125。
栅极间隔件125与第一源极/漏极扩展区130的一部分重叠。例如，如图5所示，第一源极/漏极扩展区130布置在栅极间隔件125的下部上。在一个实施例中，栅极间隔件125的底表面与第一源极/漏极扩展区130的顶表面接触。
栅极间隔件125可包括例如氮化硅层、氮氧化硅层、二氧化硅层或SiOCN层。可利用例如化学气相沉积形成栅极间隔件125。栅极间隔件125被示出为形成为单层，但不限于此。栅极间隔件125可形成为多层。
然后，通过第一非晶化工艺10在第一栅极结构120的两侧上形成第一非晶区160(在本文中也可描述为第一非晶层160)。第一非晶区160形成在第一半导体层110内部。例如，将第一半导体层110的未被第一栅极结构120和栅极间隔件125覆盖的一部分非晶化。
第一非晶化工艺10可为例如预非晶化离子注入(PAI)工艺。可利用PAI工艺形成第一非晶区160。在第一非晶化工艺10中，第一栅极结构120和栅极间隔件125可用作掩膜。
例如，可通过将Ge或Si注入到通过第一栅极结构120和栅极间隔件125暴露的第一半导体层110中来形成第一非晶区160。在Ge或Si注入到第一半导体层110中之后，可能发生侧向扩散。因此，第一非晶区160可形成为一直扩展至并且至少部分地位于栅极间隔件125的下部下方。在一个实施例中，栅极间隔件125的底表面与第一非晶区160的顶表面接触。
在形成于第一半导体层110内部的第一源极/漏极扩展区130中，形成第一非晶区160。这样，可通过第一非晶化工艺10将未被栅极间隔件125覆盖的第一源极/漏极扩展区130非晶化。如图5所示，在一个实施例中，第一非晶区160从第一半导体层110的表面延伸至第一半导体层110中到达特定深度。
在根据一个示例性实施例的用于制造半导体器件的方法中，形成在第一半导体层110内部的第一非晶区160不与下方的屏蔽层105接触。如图5所示，第一非晶区160并不直接与下方的屏蔽层105相邻。由于第一半导体层110位于第一非晶区160与屏蔽层105之间，因此屏蔽层105不受第一非晶化工艺10的影响。
在一个实施例中，从第一半导体层110的上表面至第一非晶区160的最下部测量的深度小于第一半导体层110的厚度。
另外，第一非晶区160可形成为比第一源极/漏极扩展区130更深。因此，从第一半导体层110的上表面至第一非晶区160的最下部测量的深度可大于第一源极/漏极扩展区130的厚度。不同区的边界可为渐变的而非二值的。在这种情况下，可基于例如阈值掺杂浓度或非晶性的量确定两个区之间的边界。例如，可认为阈值以上的浓度是区的一部分，而可认为阈值以下的浓度不是该区的一部分。阈值区(例如，出现阈值的区域)可近似为一个结构中的一条线或一个平面。
在一个实施例中，当执行PAI工艺时，可通过调整离子注入能量来调整其中形成第一非晶区160的深度。
与在屏蔽层105中包括的第一类型的杂质不同的第二类型的杂质可被掺杂到第一非晶区160中。这是因为第一非晶区160可通过后续制造工艺变成源极/漏极区。掺杂到第一非晶区160中的第二类型的杂质可与在第一源极/漏极扩展区130中包括的第二类型的杂质相同，但不限于此。
可利用例如注入工艺执行将第二类型的杂质掺杂到第一非晶区160中的步骤。
另外，可在执行第一非晶化工艺10之后执行将第二类型的杂质掺杂到第一非晶区160中的步骤，但不限于此。
参照图6，通过对第一非晶区160执行的第一热处理20，第一非晶区160再结晶。通过对第一非晶区160执行的第一热处理20，在第一栅极结构120的两侧上形成第一再结晶区140(在本文中也可描述为第一再结晶层140)。
结果，通过使第一非晶区160通过第一热处理20再结晶，可在第一栅极结构120和栅极间隔件125的两侧上形成第一源极/漏极区140。第一源极/漏极区140可包括在第一源极/漏极扩展区130中包括的第二类型的杂质。第一源极/漏极区140可在栅极结构120的每一侧上从隔离层103延伸至栅极间隔件125的边缘。在一个实施例中，第一源极/漏极区140在栅极间隔件125的下方延伸。另外，在一个实施例中，第一源极/漏极区140不延伸至栅极结构120的下方，而第一源极/漏极扩展区130延伸至栅极结构120的下方。因此，源极/漏极可包括第一再结晶区140和第一源极/漏极扩展区130的被掺杂但未非晶化或再结晶的那部分(例如，栅极间隔件125和栅极结构120下方的那部分)二者。
由于通过第一非晶区160的再结晶形成第一源极/漏极区140，因此通过第一热处理20形成的第一源极/漏极区140不与屏蔽层105接触。例如，第一半导体层110布置在第一源极/漏极区140与屏蔽层105之间。
可利用例如固相外延(SPE)工艺形成第一再结晶区140。SPE工艺可包括低温退火工艺。在SPE工艺中，通过在包括例如N2、H2和O2的气氛中执行第一热处理20，可对掺杂有第二类型的杂质的第一非晶区160执行固相结晶。
在根据特定公开的实施例的用于制造半导体器件的方法中，通过第一热处理20形成的第一源极/漏极区140可包括堆垛层错50。在第一源极/漏极区140中包括的堆垛层错50位于屏蔽层105上。第一非晶区160形成在屏蔽层105上而不与屏蔽层105接触，并且堆垛层错50位于屏蔽层105上。
在根据特定示例性实施例的用于制造半导体器件的方法中，可利用应力记忆技术(SMT)执行用于形成第一再结晶区140的第一热处理20。
作为一个示例，在SMT的再结晶工艺中，因为非晶区在由应力诱导层在其中诱导的应力下再结晶，所以晶体往往沿着各个晶向以不同速率生长。例如，在再结晶工艺中，沿着<001>晶向的晶体生长速率会大于沿着<110>晶向的晶体生长速率。在这种情况下，晶体生长的夹断点可能出现于(111)小面附近，因此形成堆垛层错。因此，在一个实施例中，可利用SMT产生堆垛层错。
因此，掺杂有第二类型的杂质的第一非晶区160可在晶格结构改变的状态下再结晶，因此第一再结晶区140(也就是说，第一源极/漏极区140)会将应力连续地施加至位于第一栅极结构120下方的第一半导体层110。结果，由于第一再结晶区140将应力连续地施加至第一半导体层110，因此第一再结晶区140增大了载荷子的迁移率，因此可提高半导体器件的性能。
虽然在图6中未示出，但是可进一步形成覆盖第一栅极结构120和第一非晶区160的应力诱导层。通过第一热处理20再结晶的第一再结晶区140的特性可根据应力诱导层的层特性而不同。根据应力诱导层的层特性，第一再结晶区140可将张应力或压应力施加至第一半导体层110。
下文中，将描述当第一再结晶区140通过不与屏蔽层105接触的第一非晶区160的形成而再结晶时的特定公开的实施例的效果。
在现有技术系统中，在通过第一非晶化工艺将屏蔽层的至少一部分非晶化来形成第一非晶区的情况下，通过第一热处理形成的第一再结晶区会包括在屏蔽层中包括的第一类型的杂质。具体地说，在执行第一热处理的同时，在屏蔽层中包括的第一类型的杂质会扩散至第一非晶区中。因此，在屏蔽层中包括的第一类型的杂质减少，因此屏蔽层不能有效地防止随机掺杂波动(RDF)。因此，在第一源极/漏极区中包括的第二类型的杂质的RDF增大，因此半导体器件的性能和可靠性可变差。
然而，如果第一非晶区160不与屏蔽层105接触，如以上示例性实施例中所示，则尽管通过第一热处理20形成第一再结晶区140，也可使得在屏蔽层105中包括的第一类型的杂质的扩散最小化。因此，屏蔽层105起作用以减小在第一源极/漏极区140中包括的杂质的RDF，因此可提高半导体器件的性能和可靠性。
参照图7，在第一再结晶区140(也就是说，第一源极/漏极区140)上形成突出到第一半导体层110的上表面以上的第二半导体层150。
可利用例如外延生长工艺形成第二半导体层150。例如，第二半导体层150可为形成在第一再结晶区140的上表面上的外延层。
另外，第二半导体层150可包括在第一再结晶区140中包括的第二类型的杂质。
在根据特定示例性实施例的用于制造半导体器件的方法中，由于第一再结晶区140由硅制成，因此第二半导体层150可为硅外延层，但不限于此。
参照图1至图3和图7至图10，将描述根据第二示例性实施例的用于制造半导体器件的方法。将围绕本实施例与上述实施例之间的不同点进行描述。
图8至图10是用于解释根据第二实施例的用于制造半导体器件的方法的中间步骤的示图。
参照图8，通过第二非晶化工艺15在第一栅极结构120的两侧上形成第二非晶区165。第二非晶区165形成在第一半导体层110内部。因此，第一半导体层110的未被第一栅极结构120覆盖的一部分被非晶化。因此，在该示例中，可在栅极间隔件的形成之前进行非晶化工艺。另外，可在将第一半导体层110掺杂有第二类型的杂质之前进行非晶化工艺。
第二非晶化工艺15可为例如PAI工艺。在第二非晶化工艺15中，第一栅极结构120可作为掩膜使用。通过第二非晶化工艺15形成的第二非晶区165可形成为延伸直至第一栅极结构120的下部。在一个实施例中，第二非晶区165从隔离层103延伸至第一栅极结构120的边缘。第二非晶区165也可延伸超过所述边缘以与第一栅极结构120竖直地重叠。因此，在一个实施例中，第二非晶区165的顶表面与栅极结构120的底表面接触。
在根据图8至图10中所示的实施例的用于制造半导体器件的方法中，形成在第一半导体层110内部的第二非晶区165不与下方的屏蔽层105接触。例如，由于第一半导体层110位于第二非晶区165与屏蔽层105之间，因此屏蔽层105不受第二非晶化工艺15的影响。在该实施例中，从第一半导体层110的上表面至第二非晶区165的最下部测量的深度小于第一半导体层110的厚度。
第二非晶区165可通过后续制造工艺变成源极/漏极扩展区。因此，形成第二非晶区165的深度可小于如上参照图5所描述的形成第一非晶区160的深度。
可将与在屏蔽层105中包括的第一类型的杂质不同的第二类型的杂质掺杂到第二非晶区165中。结果，第二非晶区165可变成源极/漏极扩展区。在一个实施例中，如果晶体管是pFET，则掺杂到第二非晶区165中的第二类型的杂质包括p型杂质，而如果晶体管是nFET，则掺杂到第二非晶区165中的第二类型的杂质包括n型杂质。p型杂质可为例如硼(B)，n型杂质可为例如磷(P)、砷(As)或锑(Sb)。
可利用例如注入工艺执行将第二类型的杂质掺杂到第二非晶区165中的步骤。
参照图9，通过对第二非晶区165执行第二热处理25，第二非晶区165再结晶。通过对第二非晶区165执行第二热处理25，在第一栅极结构120的两侧上形成第二再结晶区135。
通过第二热处理25使第二非晶区165再结晶，可在第一栅极结构120的两侧上形成第二源极/漏极扩展区135。第二源极/漏极扩展区135可包括第二类型的杂质。
由于通过第二非晶区165的再结晶形成第二源极/漏极扩展区135，因此通过第二热处理25形成的第二源极/漏极扩展区135不与屏蔽层105接触。
可利用例如SPE工艺形成第二再结晶区135。
在根据该实施例的用于制造半导体器件的方法中，通过第二热处理25形成的第二源极/漏极扩展区135可包括堆垛层错50。在第二源极/漏极扩展区135中包括的堆垛层错50位于屏蔽层105上。
在根据以上实施例的用于制造半导体器件的方法中，可利用SMT执行用于形成第二再结晶区135的第二热处理25。
参照图10，在第一栅极结构120的侧表面上形成栅极间隔件125。
栅极间隔件125与包括堆垛层错50的第二再结晶区135的一部分重叠。在一个实施例中，包括堆垛层错50的第二源极/漏极扩展区135位于栅极间隔件125的下部上。
然后，在第一栅极结构120的两侧上形成第二源极/漏极区145。具体地说，第二源极/漏极区145形成在栅极间隔件125的外侧上。
第二源极/漏极区145可形成在第二源极/漏极扩展区135和第一半导体层110的内部。因此，第二源极/漏极区145可包括第一半导体层110的一部分和第二源极/漏极扩展区135的一部分。形成在第二源极/漏极扩展区135内部的第二源极/漏极区145可包括堆垛层错50。
第二源极/漏极区145的最下面的表面比第二源极/漏极扩展区135的最下面的表面更靠近屏蔽层105。然而，第二源极/漏极区145不与屏蔽层105接触。
第二源极/漏极区145包括与在屏蔽层105中包括的第一类型的杂质不同的第二类型的杂质。掺杂到第二源极/漏极区145中的第二类型的杂质可与在第二再结晶区135中包括的第二类型的杂质相同，但不限于此。
可利用例如注入工艺执行将第二类型的杂质掺杂到第二源极/漏极区145中的步骤。
然后，参照图7，可在第二源极/漏极区145上形成突出到第一半导体层110的上表面以上的第二半导体层150。
在根据图8至图10的实施例的用于制造半导体器件的方法中，通过掺杂第二类型的杂质形成第二源极/漏极区145，但不限于此。
如上参照图8至图10的描述，通过第二非晶化工艺15在第二源极/漏极扩展区135和第一半导体层110中形成第二非晶区165。另外，将第二类型的杂质掺杂到第二非晶区165中。然后，通过第二热处理25将掺杂有第二类型的杂质的第二非晶区165进行再结晶，可形成第二源极/漏极区145。
因此，在利用第二非晶化工艺15形成第二源极/漏极扩展区135之后，可利用第二热处理25形成第二源极/漏极区145。
参照图1至图7和图11至图13，将描述根据另一实施例的用于制造半导体器件的方法。将围绕本实施例与以上参照图1至图7描述的实施例之间的不同点进行描述。
图11至图13是用于说明根据另一示例性实施例的用于制造半导体器件的方法的中间步骤的示图。
参照图11，在衬底100上形成覆盖第二半导体层150和第一栅极结构120的层间绝缘层170。
层间绝缘层170可包括例如低k材料层、氧化物层、氮化物层和氧氮化物层中的至少一个。低k材料可为例如FOX(可流动氧化物)、TOSZ(东燃(Tonen)硅氮烷)、USG(未掺杂的硅玻璃)、BSG(硼硅玻璃)、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)、PRTEOS(等离子体增强四乙基原硅酸盐)、FSG(氟硅酸盐玻璃)、HDP(高密度等离子体)、PEOX(等离子体增强氧化物)、FCVD(可流动CVD)或它们的组合，但不限于此。
然后，通过层间绝缘层170的平面化，第一栅极结构120暴露出来。例如，通过平面化工艺，第一栅极结构120(例如，第一栅电极124)的上表面可暴露出来。例如，平面化工艺可为CMP(化学机械抛光)工艺。
参照图12，去除第一栅电极124。在去除第一栅电极124之后，通过去除第一栅极绝缘层122形成沟槽175。可通过沟槽175暴露出第一半导体层110。
结果，在第一半导体层110上形成包括沟槽175的层间绝缘层170。
在根据本实施例的用于制造半导体器件的方法中，第一栅极结构120可为伪栅极结构。
参照图13，沿着沟槽175的侧表面和底表面形成第二栅极绝缘层127。第二栅电极129形成为填充其上形成有第二栅极绝缘层127的沟槽175。第二栅电极129可为置换金属栅极。
通过在沟槽175中形成第二栅极绝缘层127和第二栅电极129，在第一半导体层110上形成第二栅极结构128。
第二栅极绝缘层127可包括例如高k介电层。可利用化学气相沉积或原子层沉积(ALD)形成第二栅极绝缘层127。
第二栅电极129可包括例如TiN、TaN、TiC、TaC、W和Al中的至少一个。虽然第二栅电极129示为单层，但是其可为其中层叠有两层或更多层金属层的层叠层。
图11至图13中描述的实施例可与先前描述的实施例中的任一个进行组合。
如本文所用，术语“半导体器件”可指诸如在图1至图13中描述的晶体管，但是也可指例如集成电路、半导体芯片、半导体芯片堆叠、芯片堆叠封装件或层叠封装器件。
图14是示出图像传感器的示例的框图，该图像传感器包括通过应用于例如计算系统的根据当前公开的实施例的用于制造半导体器件的方法制造的半导体器件。
参照图14，计算系统1000包括处理器1010、存储器装置1020、存储装置1030、输入/输出(I/O)装置1040、电源1050和图像传感器1060。
图像传感器1060可为包括根据上述实施例中的任一个制造的半导体器件的图像传感器。例如，可利用上述方法中的一种或更多种来形成图像传感器的一个或更多个晶体管。虽然在图14中未示出，但是计算系统1000还可包括用于与视频卡、声卡、记忆卡、USB装置或其它电子装置通信的端口。
处理器1010可执行特定计算或任务。根据实施例，处理器1010可为微处理器或中央处理单元(CPU)。
处理器1010可通过地址总线、控制总线和数据总线执行与存储器装置1020、存储装置1030和I/O装置1040的通信。
根据实施例，处理器1010可连接至诸如PCI(外部设备互连)总线的扩展总线。存储器装置1020可存储操作计算系统1000所需的数据。
例如，存储器装置1020可通过DRAM、移动DRAM、SRAM、PRAM、FRAM、RRAM和/或MRAM实现。存储装置1030可包括SSD(固态驱动器)、HDD(硬盘驱动器)和CD-ROM。
I/O装置1040可包括诸如键盘、键区和鼠标的输入装置和诸如打印机和显示器的输出装置。电源1050供应用于操作电子装置1000所需的操作电压。
图像传感器1060可通过总线或其它通信链路连接至处理器1010和与处理器1010通信。如上所述，图像传感器1060可通过补偿相对于参考电压的偏差来产生精确的图像数据。图像传感器1060可与处理器1010一起集成到一个芯片中，或者可集成到不同芯片中。
利用图像传感器可将计算系统1000构造成许多计算系统中的一个。例如，计算系统1000可包括数码相机、移动电话、PDA(个人数字助理)、PMP(便携式多媒体播放器)、智能电话和平板PC。
图15是包括根据一些示例性实施例制造的半导体器件的电子系统的框图。
参照图15，根据特定实施例的电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器1130和/或接口1140可通过总线1150彼此耦接。总线1150对应于传输数据的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和可执行相似功能的逻辑元件中的至少一个。I/O装置1120可包括键区、键盘和显示装置。存储器1130可存储数据和/或命令。接口1140可用于将数据传输至通信网络或从通信网络接收数据。接口1140可为有线或无线类型的。例如，接口1140可包括天线或有线/无线收发器。虽然未示出，但是电子系统1100还可包括高速DRAM和/或SRAM作为用于改善控制器1110的操作的操作存储器。根据上述实施例的半导体器件可设置在存储器1130内部，或者可被提供作为控制器1110或I/O装置1120的一部分。例如，可根据上述方法中的一种或更多种形成存储器1130、控制器1110和/或I/O装置1120的一个或更多个晶体管。
电子系统1100可应用于PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、记忆卡或可在无线环境下发送和/或接收信息的其它电子装置。
图16和图17是示出了可应用根据一些示例性实施例制造的半导体器件的半导体系统的示例性示图。图16示出了平板PC，图17示出了笔记本PC。根据上述实施例制造的半导体器件中的至少一个可用于平板PC或笔记本PC中。本领域技术人员应该清楚，根据公开的实施例制造的半导体器件也可应用于未被例示的其它集成电路装置。
虽然已针对示出目的描述了本发明的构思的示例性实施例，但是本领域技术人员应该理解，在不脱离权利要求中公开的本发明的构思的范围和精神的前提下，各种修改、增加和替换都是可能的。

Claims (14)

1.一种制造半导体器件的方法，包括步骤：
提供半导体衬底；
在所述半导体衬底上提供屏蔽层，该屏蔽层包括掺杂有第一类型的杂质的部分；
在所述屏蔽层上提供包括未掺杂部分的半导体层，以使得所述屏蔽层在所述半导体衬底与所述半导体层之间；
在所述半导体层上提供栅极结构；
在所述半导体层中提供源极/漏极扩展区，所述源极/漏极扩展区具有与所述第一类型不同的第二类型的杂质，并且所述源极/漏极扩展区从所述半导体层的表面延伸至所述半导体层中的第一深度；以及
在所述栅极结构的两侧上提供源极/漏极区，所述源极/漏极区包括所述源极/漏极扩展区的至少一部分，所述源极/漏极区从所述半导体层的表面延伸至所述半导体层中的与所述第一深度不同的第二深度，
其中，所述半导体层的未掺杂部分设置在大于所述第二深度的深度处，并且
其中，全部所述源极/漏极区与所述屏蔽层竖直地重叠，以及
其中，所述源极/漏极区不与所述屏蔽层接触；
所述方法还包括：
在所述栅极结构两侧上形成非晶区以便形成所述源极/漏极区，所述非晶区与所述屏蔽层分隔开；
将所述第二类型的杂质掺杂到所述非晶区中；
通过利用应力记忆技术执行所述非晶区的热处理以形成再结晶区作为在所述栅极结构的两侧上的所述源极/漏极区，所述源极/漏极区中包括堆垛层错，其与所述源极/漏极区的上表面分隔开并且位于所述屏蔽层上，并且所述源极/漏极区包括所述第二类型的杂质，
其中，所述堆垛层错沿着平行于所述源极/漏极区的上表面的方向延伸。
2.根据权利要求1所述的方法，其中，所述第二深度大于所述第一深度。
3.根据权利要求1所述的方法，其中，所述屏蔽层的所述部分掺杂有在7E18至1E20原子/立方厘米的范围内的所述第一类型的杂质，所述半导体层的未掺杂部分形成为与所述屏蔽层接触，并且所述半导体层包括在1E14至3E17原子/立方厘米的范围内的所述第一类型的杂质。
4.一种制造半导体器件的方法，包括步骤：
在衬底上形成屏蔽层，该屏蔽层包括掺杂有在7E18至1E20原子/立方厘米的范围内的第一类型的杂质的第一部分；
在所述屏蔽层上形成未掺杂的第一半导体层；
在所述第一半导体层上形成栅极结构；
在所述第一半导体层中的所述栅极结构的两侧上形成第一非晶区，所述第一非晶区与所述屏蔽层分隔开；
将与所述第一类型的杂质不同的第二类型的杂质掺杂到所述第一非晶区中；
通过利用应力记忆技术执行所述第一非晶区的第一热处理使所述第一非晶区再结晶作为包括了所述第二类型的杂质的源极/漏极区，并且所述源极/漏极区中包括堆垛层错，其与所述源极/漏极区的上表面分隔开并且位于所述屏蔽层上；以及
在形成所述源极/漏极区之后，在所述源极/漏极区上形成第二半导体层，所述第二半导体层突出到所述第一半导体层的上表面以上，所述第二半导体层与所述屏蔽层竖直地重叠，
其中，从所述第一半导体层的上表面至所述第一非晶区的最下部测量的深度小于所述第一半导体层的厚度，
其中，所述堆垛层错沿着平行于所述源极/漏极区的上表面的方向延伸。
5.根据权利要求4所述的方法，其中，利用预非晶离子注入工艺形成所述第一非晶区。
6.根据权利要求4所述的方法，其中，所述第一半导体层形成为与所述屏蔽层接触，并且所述第一半导体层包括在1E14至3E17原子/立方厘米的范围内的所述第一类型的杂质。
7.根据权利要求4所述的方法，其中，形成所述第一半导体层的步骤包括利用外延工艺。
8.根据权利要求4所述的方法，还包括步骤：
在执行所述第一热处理之后，形成层间绝缘层，其用于覆盖所述第一半导体层上的栅极结构；
通过所述层间绝缘层的平面化暴露出所述栅极结构；
通过去除所述栅极结构在所述层间绝缘层中形成暴露出所述第一半导体层的沟槽；以及
形成填充所述沟槽的置换金属栅极。
9.根据权利要求4所述的方法，还包括步骤：
在形成所述第一非晶区之前形成源极/漏极扩展区。
10.根据权利要求9所述的方法，其中，将所述第一非晶区形成为比所述源极/漏极扩展区更深。
11.一种用于制造半导体器件的方法，包括步骤：
在衬底上形成屏蔽层，所述屏蔽层包括掺杂有第一类型的杂质的部分；
利用外延工艺在所述屏蔽层上形成未掺杂的半导体层；
在所述半导体层上形成栅极结构；
在所述栅极结构上形成栅极间隔件；
在形成所述栅极间隔件之后，利用栅极结构和所述栅极间隔件作为掩模执行预非晶离子注入工艺在所述半导体层中形成与所述屏蔽层竖直地重叠并且不与所述屏蔽层接触的非晶区；以及
将与所述第一类型的杂质不同的第二类型的杂质掺杂到所述非晶区中；
通过利用应力记忆技术执行所述非晶区的热处理以形成再结晶区作为在所述栅极结构的两侧上的源极/漏极区；
所述源极/漏极区中包括堆垛层错，其与所述源极/漏极区的上表面分隔开并且位于所述屏蔽层上，并且所述源极/漏极区包括所述第二类型的杂质，
其中，所述堆垛层错沿着平行于所述源极/漏极区的上表面的方向延伸。
12.根据权利要求11所述的方法，还包括步骤：在形成所述栅极间隔件之前，将与所述第一类型的杂质不同的第二类型的杂质掺杂到所述未掺杂的半导体层中，
其中，形成所述再结晶区的步骤包括在形成所述栅极间隔件之前，形成包括了所述第二类型的杂质的源极/漏极扩展区。
13.根据权利要求12所述的方法，还包括在所述源极/漏极扩展区中形成源极/漏极区。
14.根据权利要求11所述的方法，还包括步骤：
在形成所述栅极间隔件之前形成源极/漏极扩展区，所述源极/漏极扩展区的一部分形成在所述栅极结构之下；以及
形成所述非晶区和所述再结晶区以形成所述源极/漏极区，其中：
所述栅极结构之下的所述源极/漏极扩展区不经历非晶体化或再结晶。
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