CN105321883A - 制造半导体器件的方法 - Google Patents

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Abstract

本公开提供了制造半导体器件的方法。一种制造半导体器件的方法包括：在衬底上形成具有彼此间隔开的第一沟槽和第二沟槽的金属层间电介质层；沿着第一沟槽的侧部和底部形成第一电介质层；沿着第二沟槽的侧部和底部形成第二电介质层；分别在第一电介质层和第二电介质层上形成第一下导电层和第二下导电层；分别在第一下导电层和第二下导电层上形成第一覆盖层和第二覆盖层；在形成第一和第二覆盖层之后，进行热处理；在进行热处理之后，去除第一和第二覆盖层以及第一和第二下导电层；以及分别在第一和第二电介质层上形成第一和第二金属栅极结构。

Description

制造半导体器件的方法
技术领域
本发明构思涉及制造半导体器件的方法。
背景技术
近来，经常使用金属栅极来代替多晶硅栅极以改善半导体器件的特性。金属栅极可以通过置换金属栅极工艺制造。典型的置换金属栅极工艺包括进行蚀刻、沉积和抛光操作。
发明内容
根据本发明构思的一方面，提供一种制造半导体器件的方法，该方法包括：在衬底上形成具有彼此间隔开的第一沟槽和第二沟槽的金属层间电介质层，从而每个沟槽具有侧部和底部；沿着第一沟槽的侧部和底部形成第一电介质层；沿着第二沟槽的侧部和底部形成第二电介质层；分别在第一电介质层和第二电介质层上形成第一下导电层和第二下导电层；分别在第一下导电层和第二下导电层上形成第一覆盖层和第二覆盖层；在已经形成第一覆盖层和第二覆盖层之后，进行热处理；在进行热处理之后，去除第一覆盖层和第二覆盖层以及第一下导电层和第二下导电层；以及分别在第一电介质层和第二电介质层上形成第一金属栅极结构和第二金属栅极结构。
根据本发明构思的另一方面，提供一种制造半导体器件的方法，该方法包括：在衬底上形成包括沟槽的金属层间电介质层，从而该沟槽具有侧部和底部；沿着沟槽的侧部和底部形成电介质层；在电介质层上顺序地形成下导电层和覆盖硅层；在形成覆盖硅层之后，进行热处理；在进行热处理之后，去除下导电层和覆盖硅层；以及在电介质层上形成包括P型功函数调整图案和N型功函数调整图案的金属栅极结构。
根据本发明构思的另一方面，提供一种制造半导体器件的方法，该方法包括：在衬底上形成具有彼此间隔开的第一沟槽和第二沟槽的金属层间电介质层，从而每个沟槽具有侧部和底部；沿着第一沟槽的侧部和底部形成第一电介质层；沿着第二沟槽的侧部和底部形成第二电介质层；分别在第一和第二电介质层上形成第一和第二金属栅极结构，其中形成第一金属栅极结构包括在第一电介质层上形成第一TiN层至第一厚度以及直接在第一TiN层上形成第一N型功函数调整层，其中形成第二金属栅极结构包括：在第二电介质层上形成第二TiN层至不同于第一厚度的第二厚度；直接在第二TiN层上形成第三TiN层至不同于第二厚度的第三厚度；以及在第三TiN层上形成第二N型功函数调整层。
根据本发明构思的另一方面，提供一种制造半导体器件的方法，该方法从形成以下的结构开始，该结构包括半导体衬底、在半导体衬底上的层间电介质层以及在半导体衬底上的硅氧化物的界面层，其中该结构具有穿过层间电介质层的至少一个沟槽，其中所述至少一个沟槽的每个具有侧部和底部，界面层设置在半导体衬底上在所述至少一个沟槽的底部。随后，高k电介质层共形地形成在所述结构上，使得高k电介质层沿着限定每个所述至少一个沟槽的侧部的表面以及沿着界面层延伸；在高k电介质层上共形地形成导电层，使得导电层也沿着限定每个所述至少一个沟槽的侧部的表面以及沿着界面层延伸。然后，通过在导电层上形成覆盖材料，覆盖导电层和界面层。接着，热处理所述结构；以及在热处理之后，去除覆盖材料和导电层。随后，在每个沟槽中形成至少一个功函数调整图案和金属栅电极。
附图说明
本发明构思的以上和其它的特征以及优点将参照以下结合附图进行的优选实施方式的详细描述而变得更加明显，在附图中：
图1、2、3、4、5、6、7、8和9每个是半导体器件在其制造期间的截面图，一起示出根据本发明构思的制造半导体器件的方法的第一实施方式。
图10、11、12、13和14每个是半导体器件在其制造期间的截面图，用于示出根据本发明构思的制造半导体器件的方法的第二实施方式。
图15是半导体器件在其制造期间的截面图，用于示出根据本发明构思的制造半导体器件的方法的第三实施方式。
图16至19示出根据本发明构思的制造半导体器件的方法的第四实施方式的中间操作，其中图16、17和18每个是透视图，图19是沿图18的线A-A和B-B截取的截面图。
图20是连接到主机的包括已经根据本发明构思的方法制造的半导体器件的存储卡的方框图。
图21是包括已经根据本发明构思制造的半导体器件的信息处理系统的方框图。
图22是包括已经根据本发明构思制造的半导体器件的电子装置的方框图。
具体实施方式
通过参照以下对优选实施方式的详细描述和附图，本发明构思的优点和特征以及实现其的方法可以被更容易地理解。然而，本发明构思可以以许多不同的形式实现，而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整，并将向本领域技术人员全面传达本发明构思的原理，本发明构思将仅由权利要求限定。相同的附图标记在整个说明书中指代相同的元件。
这里使用的术语仅是为了描述特定实施方式的目的，而不意欲限制本发明构思。如这里所用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚地表示。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
将理解，当一元件或层被称为在另一元件或层“上”、“沿”另一元件或层延伸、“连接到”或“联接到”另一元件或层时，它可以直接在所述另一元件或层上、直接在所述另一元件或层上延伸、直接连接或联接到所述另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接沿”另一元件或层延伸、或者被称为“直接连接接到”或“直接联接到”另一元件或层时，则没有居间的元件或层存在。如这里所用的，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
将理解，尽管这里可以使用术语第一、第二等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一区域、层或部分区别开。因而，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有背离本发明构思的教导。
为了便于描述，这里可以使用空间关系术语诸如“在……下面”、“在……以下”、“下”、“在……之下”、“在……上方”、“上”等来描述一个元件或特征与另一个(些)元件或特征的如附图所示的关系。将理解，空间关系术语旨在涵盖除了附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其它元件或特征“以下”或“下面”的元件将会取向为在其它元件或特征“之上”。因而，示范性术语“在……下面”能够涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或在其它取向)，这里使用的空间关系描述语被相应地解释。
这里参照截面图描述了实施方式，这些截面图是理想化的实施方式(和中间结构)的示意图示。因而，由例如制造技术和/或公差引起的图示形状的偏离是可预期的。因此，这些实施方式不应被解释为限于这里示出的区域的特定形状，而是将包括例如由制造引起的形状偏差。例如，被示出为矩形的注入区将通常具有在其边缘处的圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区可以导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制本发明构思的范围。
除非另外地限定，这里使用的所有术语(包括技术术语和科学术语)都具有与本发明构思所属的领域中的普通技术人员通常理解的相同的含义。还将理解的是，术语(诸如在通用字典中限定的那些)应被解释为具有与它们在相关领域的背景中和本说明书中的含义一致的含义，而不应被解释为理想化或过度形式化的含义，除非这里明确地如此限定。
在下文，将参照图1至图9描述根据本发明构思的制造半导体器件的方法的第一实施方式。但是，注意，在图1至图9中，为了简化起见，没有示出源/漏区、器件隔离层诸如浅沟槽隔离(STI)以及牺牲栅侧壁。
参照图1，衬底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此间隔开或可以彼此毗连。
第一区域I可以是NMOS区域，第二区域II可以是PMOS区域。
衬底100可以是体硅(bulksilicon)或绝缘体上硅(SOI)。衬底100可以是纯硅衬底或可以包含其它材料诸如锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓以及锑化镓，但是衬底不限于这些示例。
第一虚设栅极电介质层212和第一虚设栅极217形成在衬底100的第一区域I上。第二虚设栅极电介质层312和第二虚设栅极317形成在衬底100的第二区域II上。第一虚设栅极电介质层212设置在衬底100和第一虚设栅极217之间，第二虚设栅极电介质层312设置在衬底100和第二虚设栅极317之间。
例如，第一虚设栅极电介质层212和第二虚设栅极电介质层312可以由硅氧化物(例如，SiO2)、硅氮氧化物(SiON)以及其组合中的一种形成。第一虚设栅极电介质层212和第二虚设栅极电介质层312可以使用热处理、化学材料处理、原子层沉积(ALD)或化学气相沉积(CVD)工艺形成。
第一虚设栅极217和第二虚设栅极317可以包含硅。更具体地，第一虚设栅极217和第二虚设栅极317可以包含多晶硅(polySi)、非晶硅(a-Si)和其组合中的一种。第一虚设栅极217和第二虚设栅极317二者均可以未被掺杂或可以用类似的杂质掺杂。此外，第一虚设栅极217和第二虚设栅极317中的一个可以被掺杂并且另一个可以未被掺杂。此外，第一虚设栅极217和第二虚设栅极317中的一个可以用n型杂质(例如，砷或磷)掺杂，另一个可以用p型杂质(例如，硼)掺杂。
随后，在形成第一虚设栅极217和第二虚设栅极317之后，分别在邻近第一虚设栅极217和第二虚设栅极317的衬底100中形成源/漏区。
随后，在衬底100上形成覆盖第一虚设栅极217和第二虚设栅极317的金属层间电介质层110。例如，金属层间电介质层110可以包含低k材料、氧化物层、氮化物层和氮氧化物层中的至少一种。低k材料可以是可流动的氧化物(FOX)、TonenSilaZen(TOSZ)、未掺杂的石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、流动式CVD(FCVD)氧化物或其组合，但是本实施方式不限于这些示例。
随后，金属层间电介质层110被平坦化，使得第一虚设栅极217的上表面和第二虚设栅极317的上表面被暴露。例如，平坦化工艺可以包括化学机械抛光(CMP)工艺。
参照图2，第一虚设栅极217和第二虚设栅极317以及第一虚设栅极电介质层212和第二虚设栅极电介质层312被去除。结果，形成第一沟槽230和第二沟槽330。衬底100的顶部可以被第一沟槽230和第二沟槽330暴露。
换言之，包括第一沟槽230和第二沟槽330的金属层间电介质层110形成在衬底100上。第一沟槽230形成在第一区域I上并且第二沟槽330形成在第二区域II上。在根据本发明构思的制造半导体器件的方法的此实施方式的示例中，第一沟槽230形成在NMOS区域上并且第二沟槽330形成在PMOS区域上。
第一虚设栅极217和第二虚设栅极317可以通过湿法工艺或干法工艺去除。具体地，在湿法蚀刻的情形下，第一虚设栅极217和第二虚设栅极317可以通过将第一虚设栅极217和第二虚设栅极317暴露到在适当的温度的包括氢氧化物源的水溶液足够量的时间而被基本上去除。氢氧化物源可以是氢氧化铵或四烷基氢氧化铵的源，例如氢氧化四甲基铵(TMAH)，但是实施方式不限于此。
第一虚设栅极电介质层212和第二虚设栅极电介质层312可以通过湿法蚀刻、干法蚀刻或其组合来去除。显然，可以根据第一虚设栅极电介质层212和第二虚设栅极电介质层312的材料来选择蚀刻剂或蚀刻气体。
参照图3，第一界面层215和第二界面层315分别形成在第一沟槽230的底面和第二沟槽330的底面上。
第一界面层215和第二界面层315可以包含硅氧化物层。第一界面层215和第二界面层315可以通过使用化学氧化方法、紫外线氧化方法、双等离子体氧化方法或类似方法形成。
第一电介质层210共形地形成在金属层间电介质层110的上表面上以及第一沟槽230的侧部和底部上。此外，与第一电介质层210类似，第二电介质层310共形地形成在金属层间电介质层110的上表面上以及第二沟槽330的侧部和底部上。具体地，第一电介质层210和第二电介质层310分别形成在第一界面层215和第二界面层315上。
第一电介质层210和第二电介质层310通过化学气相沉积(CVD)或原子层沉积(ALD)工艺被同时形成。第一电介质层210和第二电介质层310可以包含高k电介质(绝缘)材料，例如从由铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅铌酸锌组成的组中选出的至少一种材料，但是实施方式不受这些示例限制。
随后，第一下导电层222和第二下导电层322分别形成在第一电介质层210和第二电介质层310上。第一下导电层222和第二下导电层322可以通过化学气相沉积方法或原子层沉积方法或类似方法分别沿着第一电介质层210和第二电介质层310共形地形成。第一下导电层222和第二下导电层322可以被同时形成，并例如可以包含TiN层。在进行随后将描述的热处理时，第一下导电层222和第二下导电层322可以防止第一电介质层210和第一覆盖层224之间的反应以及第二电介质层310和第二覆盖层324之间的反应。
随后，第一覆盖层224和第二覆盖层324分别形成在第一下导电层222和第二下导电层322上。在形成第一覆盖层224和第二覆盖层324之后，可以进行热处理。
例如，第一覆盖层224和第二覆盖层324可以包含非晶硅、多晶硅或其组合。第一覆盖层224和第二覆盖层324可以在进行热处理时防止第一界面层215和第二界面层315的厚度增加。
参照图4，在进行热处理之后，可以去除第一覆盖层224和第二覆盖层324。随后，去除第一下导电层222和第二下导电层322，从而可以暴露第一电介质层210和第二电介质层310。
去除第一覆盖层224和第二覆盖层324以及去除第一下导电层222和第二下导电层322可以通过相同的工艺同时进行，或可以通过分开的工艺分别进行。
去除第一下导电层222和第二下导电层322以及第一覆盖层224和第二覆盖层324有利于随后在在所述结构上形成均匀的层。也就是，如果金属栅极结构替代地直接形成在热处理之后具有不均匀表面的第一下导电层和第二下导电层或第一覆盖层和第二覆盖层上，则会难以形成均匀的且具有目标特性的金属栅极结构。
通过图5至图9的工艺，第一金属栅极结构291形成在第一沟槽230内且在第一电介质层210上，第二金属栅极结构391形成在第二沟槽330内且在第二电介质层310上。
具体地，参照图5，沿着第一沟槽230的侧部和底部形成第一功函数调整层220，沿着第二沟槽330的侧部和底部形成第二功函数调整层320。
第一功函数调整层220形成在金属层间电介质层110的上表面上以及第一沟槽230的侧部和底部上，第二功函数调整层320同时形成在金属层间电介质层110的上表面上以及第二沟槽330的侧部和底部上。第一功函数调整层220和第二功函数调整层320分别沿着第一电介质层210和第二电介质层310共形地形成。作为示例性的范围，第一功函数调整层220和第二功函数调整层320的厚度每个在约至约之间。
第一功函数调整层220和第二功函数调整层320可以是p型功函数调整层。例如，第一功函数调整层220和第二功函数调整层320可以包含TiN层。此外，第一功函数调整层220和第二功函数调整层320可以包含由TaN层和TiN层构成的双层。
参照图6，形成暴露第一功函数调整层220但是覆盖第二功函数调整层230的掩模图案130和光致抗蚀剂图案140。
具体地，掩埋在第一沟槽230和第二沟槽330中的掩模层形成在第一功函数调整层220和第二功函数调整层320上。掩模层还可以形成在金属层间电介质层110的上表面上。掩模层可以是底部抗反射涂层(BARC)。此外，掩模层可以包含具有优良的间隙填充特性的材料以更好地填充第一沟槽230和第二沟槽330。掩埋在第一沟槽230和第二沟槽330中的掩模层可以接触第一功函数调整层220和第二功函数调整层320。
随后，在掩模层上形成光致抗蚀剂图案140。光致抗蚀剂图案140暴露第一功函数调整层220上的掩模层，但是光致抗蚀剂图案140覆盖第二功函数调整层320上的掩模层。也就是，光致抗蚀剂图案140覆盖第二区域II并暴露第一区域I。此外，光致抗蚀剂图案140覆盖在第二功函数调整层320上面，而没有覆盖在第一功函数调整层220上面。
随后，利用光致抗蚀剂图案140作为蚀刻工艺的掩模，去除掩模层的被掩埋在第一沟槽230中的那部分。掩模图案130通过蚀刻工艺形成在第二功函数调整层320上。掩模图案130被掩埋在第二沟槽330中并且可以是BARC图案。
换言之，掩模图案130通过使用蚀刻工艺从第一区域I中的第一功函数调整层220的顶上去除掩模层而形成。第一功函数调整层220被掩模图案130暴露。也就是，第一功函数调整层220被暴露，第二功函数调整层320被掩模图案130和光致抗蚀剂图案140覆盖。形成在第二功函数调整层320上的掩模图案130和光致抗蚀剂图案140可以在随后的工艺中用作蚀刻掩模。
此外，可以通过干法蚀刻工艺去除掩埋在第一沟槽230中的掩模层。干法蚀刻工艺可以是反应离子蚀刻(RIE)。
作为用于形成掩模图案130的干法蚀刻工艺的示例，掩埋在第一沟槽230中的掩模层用包括氧和氯的蚀刻气体混合物蚀刻和去除。此外，该蚀刻气体可以另外地包括氦。
在根据本发明构思的实施方式的制造半导体器件的方法的一示例中，蚀刻气体混合物中的氯的分数(体积百分比)可以大于氧的分数(体积百分比)。例如，氯的分数与氧的分数的比例可以在约1.1至约7之间。
此外，在蚀刻气体混合物中，氦的分数(体积百分比)可以大于氧的分数(体积百分比)，并可以大于氯的分数(体积百分比)。此外，氦的量(体积百分比)可以大于氧和氯的组合量(体积百分比)。
在通过反应离子蚀刻工艺从第一沟槽230去除掩模层时，偏压可以被施加到衬底100。例如，被施加到衬底100的偏压可以在10V至300V之间，但是实施方式不限于此。此外，在反应离子蚀刻工艺中，用于产生等离子体的功率可以在50W至600W之间，但是实施方式不限于此。
作为用于形成掩模图案130的干法蚀刻工艺的另一示例，掩埋在第一沟槽230中的掩模层通过使用包括氮和氢的蚀刻气体混合物来蚀刻和去除。
参照图7，通过使用掩模图案130作为掩模去除第一功函数调整层220。结果，第一电介质层210可以被暴露。
具体地，沿着第一沟槽230的侧部和底部形成的第一功函数调整层220通过使用由掩模图案130和光致抗蚀剂图案140构成的堆叠层作为蚀刻掩模来去除。
第一功函数调整层220可以通过湿法蚀刻来去除。在湿法蚀刻中使用的蚀刻剂可以包含过氧化氢(H2O2)，但是实施方式不限于此。在去除第一功函数调整层220的工艺中，可以使用湿法蚀刻以便最小化对将被暴露的第一电介质层210的损伤。
随后，去除形成在第二功函数调整层320上的掩模图案130和光致抗蚀剂图案140。第二功函数调整层320通过去除由掩模图案130和光致抗蚀剂图案140构成的堆叠层而被暴露。
例如，掩模图案130和光致抗蚀剂图案140可以通过包括氢和氮的气体混合物而被灰化和剥去。
第二功函数调整层320通过在第二区域II上从第二功函数调整层320的上表面的顶上去除掩模图案130和光致抗蚀剂图案140而暴露。因此，第二电介质层310和第二功函数调整层320沿着第二沟槽330的侧部以及在第二界面层315上共形地延伸。另一方面，第一电介质层210保持在第一区域I上的金属层间电介质层110的上表面上被暴露。因此，第一电介质层210沿着第一沟槽230的侧部以及在第一界面层215上共形地延伸。
参照图8，第一覆盖金属层230A形成在第一区域I上的第一电介质层210上，第二覆盖金属层330A形成在第二区域II上的第二功函数调整层320上。第一覆盖金属层230A和第二覆盖金属层330A可以是TiN层。
如图4所示，第一电介质层210上的第一下导电层222被去除，因而第一区域I上的第一电介质层210和第一覆盖金属层230A可以彼此接触。
随后，第三功函数调整层240形成在第一区域I上的第一覆盖金属层230A上，第四功函数调整层340形成在第二区域II上的第二覆盖金属层330A上。在此实施方式的示例中，第三功函数调整层240和第四功函数调整层340可以都是n型功函数调整层。例如，第三功函数调整层240和第四功函数调整层340可以由从由TiAl、TiAlN、TaC、TiC和HfSi组成的组中选出的材料形成。例如，第三功函数调整层240和第四功函数调整层340可以每个是TiAl层。
随后，第一导电层250可以形成在第一区域I上的第三功函数调整层240上，第二导电层350可以形成在第二区域II上的第四功函数调整层340上。例如，第一导电层250和第二导电层350可以由Al和/或W形成，但是实施方式不限于此。
虽然未示出，但是材料层可以形成在第三功函数调整层240和第四功函数调整层340上用于提高第三功函数调整层240和第一导电层250之间以及第四功函数调整层340和第二导电层350之间的粘合性能。这样的材料层可以包含TiN和Ti中的至少一种。
参照图9，通过进行平坦化工艺，第一金属栅极结构291形成在第一沟槽230内，第二金属栅极结构391形成在第二沟槽330内。
如上所述，第一金属栅极结构291可以在第一沟槽230内包括：被形成为直接在第一电介质层210上(即，与第一电介质层210接触)的第一覆盖金属图案231、形成在第一覆盖金属图案231上的第三功函数调整图案241以及形成在第三功函数调整图案241上的导电图案251。第一电介质层210、第一覆盖金属图案231和第三功函数调整图案241可以沿着第一沟槽230的侧部和底部形成。
此外，第二金属栅极结构391可以在第二沟槽330内包括：形成在第二电介质层310上的第二功函数调整图案321、形成在第二功函数调整图案321上且由与第一覆盖金属图案231的材料相同的材料形成的第二覆盖金属图案331、形成在第二覆盖金属图案331上且由与第三功函数调整图案241的材料相同的材料形成的第四功函数调整图案341、以及形成在第四功函数调整图案341上的第二导电图案351。第二电介质层310、第二功函数调整图案321、第二覆盖金属图案331和第四功函数调整图案341可以沿着第二沟槽330的侧部和底部形成。
此外，第一覆盖金属图案231和第二覆盖金属图案331可以由TiN层构成，第二功函数调整图案321可以由TiN层构成。在这样的情况下，第一金属栅极结构291的TiN层的厚度(即，第一覆盖金属图案231的厚度)和第二金属栅极结构391的TiN层的厚度之和(也就是，彼此接触的第二功函数调整图案321和第二覆盖金属图案331的厚度之和)可以彼此不同。第二功函数调整图案321和第二覆盖金属图案331的厚度之和可以大于第一覆盖金属图案231的厚度。
此外，第二功函数调整图案321的厚度可以不同于第一覆盖金属图案231的厚度和第二覆盖金属图案331的厚度。第二功函数调整图案321可以比第一覆盖金属图案231厚且比第二覆盖金属图案331厚。第一覆盖金属图案231可以具有与第二覆盖金属图案331相同的厚度。
在根据本发明构思的制造半导体器件的方法的第一实施方式中，在进行热处理之后，第一下导电层222和第二下导电层322以及第一覆盖层224和第二覆盖层324被去除。以此方式，可以保证堆叠在所述结构上的随后形成的层的均匀性。
将参照图10至图14描述根据本发明构思的制造半导体器件的方法的第二实施方式。图10至图14示出此方法中的中间阶段，因而为了简洁起见，描述将集中在与第一实施方式的差异上。
如参照图1至图4所描述的，形成在衬底100上的金属层间电介质层110包括形成在第一区域I上的第一沟槽230以及形成在第二区域II上的第二沟槽330。第一界面层215沿着第一沟槽230的底部形成，第二界面层315沿着第二沟槽330的底部形成。第一电介质层210沿着第一沟槽230的侧部和底部形成，第二界面层315沿着第二沟槽330的侧部和底部形成。
随后，参照图10，在第一电介质层210上形成第一蚀刻停止层260以及在第二电介质层310上形成第二蚀刻停止层360。第一蚀刻停止层260可以沿着第一沟槽230的侧部和底部形成，第二蚀刻停止层360可以沿着第二沟槽330的侧部和底部形成。
第一下导电层222被去除，因而第一蚀刻停止层260可以形成为接触第一电介质层210。第一蚀刻停止层260和第二蚀刻停止层360可以都是TaN层，但是实施方式不限于此。
参照图11，第一功函数调整层220和第二功函数调整层320分别形成在第一蚀刻停止层260和第二蚀刻停止层360上。第一功函数调整层220和第二功函数调整层320可以是p型功函数调整层。
参照图12，第一区域I上的第一功函数调整层220被去除，第二区域II上的第二功函数调整层320没有被去除。结果，第一蚀刻停止层260可以被暴露。
参照图13，第一覆盖金属层230A形成在第一区域I上的第一蚀刻停止层260上，第二覆盖金属层330A形成在第二区域II上的第二功函数调整层320上。
第三功函数调整层240形成在第一区域I上的第一覆盖金属层230A上，第四功函数调整层340形成在第二区域II上的第二覆盖金属层330A上。这里，第三功函数调整层240和第四功函数调整层340可以都是n型功函数调整层。
第一导电层250可以形成在第一区域I上的第三功函数调整层240上，第二导电层350可以形成在第二区域II上的第四功函数调整层340上。
参照图14，通过进行平坦化工艺，可以在第一沟槽230内形成第一金属栅极结构292以及在第二沟槽330内形成第二金属栅极结构392。
第一金属栅极结构292可以在第一沟槽230内包括：直接形成在第一电介质层210上(即，与第一电介质层210接触地形成)的第一蚀刻停止图案261、形成在第一蚀刻停止图案261上的第一覆盖金属图案231、形成在第一覆盖金属图案231上的第三功函数调整图案241、以及形成在第三功函数调整图案241上的第一导电图案251。蚀刻停止图案261、第三覆盖金属图案231和第三功函数调整图案241可以沿着第一沟槽230的侧部和底部形成。
此外，第二金属栅极结构392可以在第二沟槽330内包括：形成在第二电介质层310上的第二蚀刻停止图案361、形成在第二蚀刻停止图案361上的第二功函数调整图案321、形成在第二功函数调整图案321上且由与第一覆盖金属图案231相同的材料形成的第二覆盖金属图案331、形成在第二覆盖金属图案331上且由与第三功函数调整图案241相同的材料形成的第四功函数调整图案341、以及形成在第四功函数调整图案341上的第二导电图案351。第二蚀刻停止图案361、第二功函数调整图案321、第二覆盖金属图案331和第四功函数调整图案341可以沿着第二沟槽330的侧部和底部形成。
将参照图15描述根据本发明构思的制造半导体器件的方法的第三实施方式。
图15示出该方法中的中间操作。因此，为了简洁起见，描述将集中在与第二实施方式的差异上。
参照图15，除了没有形成第一覆盖金属图案231和第二覆盖金属图案331之外，该方法类似于第二实施方式。
也就是，第一金属栅极结构292不包括在第一蚀刻停止图案261与第三功函数调整图案241之间的第一覆盖金属图案。此外，第二金属栅极结构392不包括在第二功函数调整图案321与第四功函数调整图案341之间的第二覆盖金属图案。因此，第三功函数调整图案241直接形成在第一蚀刻停止图案261上，也就是与第一蚀刻停止图案261接触地形成，第四功函数调整图案341直接形成在第二功函数调整图案321上，也就是与第二功函数调整图案321接触地形成。
将参照图16至图19描述根据本发明构思的制造半导体器件的方法的第四实施方式。
图16至图19示出该方法中的中间操作。
参照图16，形成第一鳍型有源图案420和第二鳍型有源图案520。第一鳍型有源图案420形成在第一区域I中，第二鳍型有源图案520形成在第二区域II中。
第一鳍型有源图案420和第二鳍型有源图案520可以分别沿着第二方向(Y1，Y2)纵向地延伸。第一鳍型有源图案420和第二鳍型有源图案520可以是衬底100的部分，或可以包含已从衬底100生长的外延层。器件隔离层150可以覆盖第一鳍型有源图案420的侧表面和第二鳍型有源图案520的侧表面。
第一鳍型有源图案420和第二鳍型有源图案520可以包含半导体材料。例如，第一鳍型有源图案420和第二鳍型有源图案520可以由半导体材料诸如硅或锗组成。可选地，第一鳍型有源图案420和第二鳍型有源图案520可以包含半导体化合物，例如IV-IV族半导体化合物或III-V族半导体化合物。具体地，在IV-IV族半导体化合物的情形下，第一鳍型有源图案420和第二鳍型有源图案520可以是包括C、Si、Ge和Sn中的至少两种的二元化合物或三元化合物，或可以是通过对所述二元化合物或三元化合物的IV族半导体材料掺杂而产生的化合物。在III-V族半导体化合物的情形下，第一鳍型有源图案420和第二鳍型有源图案520可以是由作为III族元素的Al、Ga和In中的至少一种与作为V族元素的P、As和Sb中的一种形成的二元化合物、三元化合物或四元化合物。
参照图17，在第一方向X1上跨过第一鳍型有源图案420延伸的第一虚设栅极443以及在第一方向X2上跨过第二鳍型有源图案520延伸的第二虚设栅极543可以通过使用第一硬掩模图案2404和第二硬掩模图案2504作为蚀刻掩模进行蚀刻工艺形成。
第一虚设栅极电介质层441在形成第一虚设栅极443之前形成在第一鳍型有源图案420上，从而插置在第一鳍型有源图案420和第一虚设栅极443之间。类似地，第二虚设栅极电介质层541在形成第二虚设栅极543之前形成在第二鳍型有源图案520上，从而插置在第二鳍型有源图案520和第二虚设栅极543之间。
第一虚设栅极电介质层441和第二虚设栅极电介质层541可以包含SiO2、SiON或其组合。第一虚设栅极443和第二虚设栅极543可以包含多晶Si、a-Si或其组合。
参照图18，第一间隔物451和第二间隔物551分别形成在第一虚设栅极443和第二虚设栅极543的侧部上。然后，通过去除第一鳍型有源图案420和第二鳍型有源图案520的没有被第一虚设栅极443和第二虚设栅极543覆盖的那些部分，形成相应的凹槽。
随后，第一源极/漏极461和第二源极/漏极561分别形成在第一虚设栅极443和第二虚设栅极543的两侧。
随后，形成金属层间电介质层110，其覆盖(剩余的)第一鳍型有源图案420、第一虚设栅极443、第一源极/漏极461、(剩余的)第二鳍型有源图案520、第二虚设栅极543和第二源极/漏极561。
随后，通过平坦化工艺，第一虚设栅极443的上表面和第二虚设栅极543的上表面被暴露。
随后，通过去除第一虚设栅极443和第一虚设栅极电介质层441，形成交叉第一鳍型有源图案420的第三沟槽423。此外，通过去除第二虚设栅极543和第二虚设栅极电介质层541，形成交叉第二鳍型有源图案520的第四沟槽523。
在图19中，在已经形成第三沟槽423和第四沟槽523之后进行的制造工艺与参照图4至图9描述的制造工艺基本上相同，因而为了简洁起见，这里将不再重复。
图20是包括通过根据本发明构思的方法制造的半导体器件的信息处理系统1200的方框图。信息处理系统1200可以包括被实施为存储卡的存储器控制器1220和存储器1210。
参照图20，存储器1210具有根据本发明构思制造的半导体器件。存储器控制器1220控制主机1230与存储器1210之间的数据交换。存储器控制器1220可以包括SRAM1221作为存储器控制器1220的中央处理器(CPU)1222的操作存储器、提供用于在主机1230连接到存储器控制器1220之后交换数据的协议的主机接口1223、用于检测和纠正从存储器1210读取的数据的错误的纠错码(ECC)块1224、以及提供与存储器1210的接口的存储器接口1225。CPU1222可以进行与存储器控制器1220的数据交换相关的整个控制。
图21是具有根据本发明构思制造的半导体器件的另一信息处理系统的方框图。
参照图21，信息处理系统1300可以包括存储器系统1310，存储器系统1310包括已经根据本发明构思制造的半导体器件。除了存储器系统1310之外，信息处理系统1300还可以包括电连接到系统总线1360的调制解调器1320、中央处理器(CPU)1330、RAM1340以及用户接口1350。存储器系统1310可以包括存储器1311和存储器控制器1312，并可以具有与图18中示出且参照图18描述的那些基本上相同的结构，因此，可以被具体化为存储卡。被CPU1330处理的数据或从外部装置接收的数据可以被存储在存储器系统1310中。信息处理系统1300可以包括存储卡、SSD、照相机图像传感器、或各种其它类型的芯片组，或者被存储卡、SSD、照相机图像传感器、或各种其它类型的芯片组使用。例如，存储器系统1310可以具体化为SSD，在该情形下，信息处理系统1300可以稳定并可靠地处理大量数据。
图22是包括根据本发明构思制造的半导体器件的电子装置1400的方框图。
参照图22，电子装置1400可以被用于无线通信装置(例如，PDA、笔记本电脑、便携式计算机、网络本、无线电话和/或无线数字音乐播放器)或就此而言便于在无线通信环境中交换信息的任何装置。
电子装置1400可以包括控制器1410、输入/输出器件(I/O)1420、存储器1430和无线接口1440。在此示例中，存储器1430可以包括根据本发明构思制造的半导体器件。控制器1410可以包括微处理器、数字信号处理器或任何其它类似的处理器。存储器1430可以用于存储被控制器1410处理的命令(或用户数据)。无线接口1440可以用于通过无线数据网络交换数据。无线接口1440可以包括天线和/或无线收发器。电子装置1400可以使用第三代通信系统协议诸如CDMA、GSM、NADC、E-TDMA、WCDMA或CDMA2000。
尽管已经为了说明的目的描述了本发明构思的优选实施方式，但是本领域技术人员将理解，各种变形、添加和替换是可能的，而没有背离如权利要求中阐明的本发明构思的范围和精神。
本申请要求于2014年6月10日在韩国知识产权局提交的韩国专利申请No.10-2014-0070148的优先权以及由其产生的所有权益，其内容通过引用整体结合于此。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上形成具有彼此间隔开的第一沟槽和第二沟槽的金属层间电介质层，从而所述第一沟槽和所述第二沟槽的每个具有侧部和底部；
沿着所述第一沟槽的侧部和底部形成第一电介质层；
沿着所述第二沟槽的侧部和底部形成第二电介质层；
分别在所述第一电介质层和所述第二电介质层上形成第一下导电层和第二下导电层；
分别在所述第一下导电层和所述第二下导电层上形成第一覆盖层和第二覆盖层；
在形成所述第一覆盖层和所述第二覆盖层之后，进行热处理；
在进行所述热处理之后，去除所述第一覆盖层和所述第二覆盖层以及所述第一下导电层和所述第二下导电层；以及
分别在所述第一电介质层和所述第二电介质层上形成第一金属栅极结构和第二金属栅极结构。
2.根据权利要求1所述的方法，其中形成所述第一下导电层和所述第二下导电层包括在所述第一电介质层和所述第二电介质层上形成TiN层。
3.根据权利要求2所述的方法，其中形成所述第一覆盖层和所述第二覆盖层包括在所述第一下导电层和所述第二下导电层上形成硅层。
4.根据权利要求1所述的方法，其中形成所述第一金属栅极结构包括：
直接在所述第一电介质层上形成第一覆盖金属图案；以及
在所述第一覆盖金属图案上形成第一功函数调整图案。
5.根据权利要求4所述的方法，其中形成所述第二金属栅极结构包括：
在所述第二电介质层上形成第二功函数调整图案；
在所述第二功函数调整图案上形成第二覆盖金属图案，该第二覆盖金属图案由与所述第一覆盖金属图案的材料相同的材料形成；以及
在所述第二覆盖金属图案上形成第三功函数调整图案，该第三功函数调整图案由与所述第一功函数调整图案的材料相同的材料形成。
6.根据权利要求1所述的方法，其中形成所述第一金属栅极结构包括：
直接在所述第一电介质层上形成第一蚀刻停止图案；以及
在所述第一蚀刻停止图案上形成第一功函数调整图案。
7.根据权利要求6所述的方法，其中形成所述第二金属栅极结构包括：
在所述第二电介质层上形成第二蚀刻停止图案，该第二蚀刻停止图案由与所述第一蚀刻停止图案的材料相同的材料形成；
在所述第二蚀刻停止图案上形成第二功函数调整图案；以及
在所述第二功函数调整图案上形成第三功函数调整图案，该第三功函数调整图案由与所述第一功函数调整图案的材料相同的材料形成。
8.根据权利要求7所述的方法，其中形成所述第一金属栅极结构包括：
在形成所述第一功函数调整图案之前，在所述第一蚀刻停止图案上形成第一覆盖金属图案，使得所述第一覆盖金属图案插置在所述第一蚀刻停止图案与所述第一功函数调整图案之间，以及
其中形成所述第二金属栅极结构包括：
在形成所述第三功函数调整图案之前，由与所述第一覆盖金属图案的材料相同的材料在所述第二功函数调整图案上形成第二覆盖金属图案，使得所述第二覆盖金属图案插置在所述第二功函数调整图案与所述第三功函数调整图案之间。
9.一种制造半导体器件的方法，所述方法包括：
在衬底上形成包括沟槽的金属层间电介质层，其中所述沟槽具有侧部和底部；
沿着所述沟槽的所述侧部和所述底部形成电介质层；
在所述电介质层上顺序地形成下导电层和覆盖硅层；
在形成所述覆盖硅层之后，进行热处理；
在进行所述热处理之后，去除所述下导电层和所述覆盖硅层；以及
在所述电介质层上形成包括P型功函数调整图案和N型功函数调整图案的金属栅极结构。
10.根据权利要求9所述的方法，其中形成所述金属栅极结构包括：
在所述电介质层上形成P型功函数调整图案；
在所述P型功函数调整图案上形成覆盖金属图案；以及
在所述覆盖金属图案上形成N型功函数调整图案。
11.根据权利要求10所述的方法，其中形成所述金属栅极结构还包括直接在所述电介质层上形成蚀刻停止图案，该蚀刻停止图案由与所述下导电层的材料不同的成分的材料形成。
12.根据权利要求11所述的方法，其中形成所述下导电层包括在所述覆盖硅层上形成TiN层，
形成所述覆盖金属图案包括在所述P型功函数调整图案上形成TiN层，以及
形成所述蚀刻停止图案包括直接在所述电介质层上形成TaN层。
13.一种制造半导体器件的方法，所述方法包括：
在衬底上形成具有彼此间隔开的第一沟槽和第二沟槽的金属层间电介质层，其中所述第一沟槽和所述第二沟槽的每个具有侧部和底部；
沿着所述第一沟槽的侧部和底部形成第一电介质层；
沿着所述第二沟槽的侧部和底部形成第二电介质层；
分别在所述第一电介质层和所述第二电介质层上形成第一金属栅极结构和第二金属栅极结构，
其中形成所述第一金属栅极结构包括：
在所述第一电介质层上形成第一TiN层至第一厚度，以及
直接在所述第一TiN层上形成第一N型功函数调整层，
其中形成所述第二金属栅极结构包括：
在所述第二电介质层上形成第二TiN层至不同于所述第一厚度的第二厚度，
直接在所述第二TiN层上形成第三TiN层至不同于所述第二厚度的第三厚度，以及
在所述第三TiN层上形成第二N型功函数调整层。
14.根据权利要求13所述的方法，其中所述第一厚度和所述第三厚度相同。
15.根据权利要求13所述的方法，其中形成所述第一金属栅极结构包括在形成所述第一TiN层之前在所述第一电介质层上形成第一TaN层，使得所述第一TaN层插置在所述第一电介质层与所述第一TiN层之间，
形成所述第二金属栅极结构包括在形成所述第二TiN层之前在所述第二电介质层上形成第二TaN层，使得所述第二TaN层插置在所述第二电介质层与所述第二TiN层之间。
16.一种制造半导体器件的方法，所述方法包括：
形成包括半导体衬底、在所述半导体衬底上的层间电介质层和在所述半导体衬底上的硅氧化物的界面层的结构，其中所述结构具有穿过所述层间电介质层的至少一个沟槽，使得所述至少一个沟槽的每个具有侧部和底部，所述界面层在所述至少一个沟槽的所述底部设置在所述半导体衬底上；
随后在所述结构上共形地形成高k电介质层，使得所述高k电介质层沿着限定所述至少一个沟槽的每个沟槽的所述侧部的表面以及沿着所述界面层延伸；
在所述高k电介质层上共形地形成导电层，使得所述导电层也沿着限定所述至少一个沟槽的每个沟槽的所述侧部的表面以及沿着所述界面层延伸；
通过在所述导电层上形成覆盖材料，覆盖所述至少一个沟槽中的所述导电层和所述界面层；
在已经形成所述覆盖材料之后，热处理所述结构；
随后去除所述覆盖材料和所述导电层；以及
随后在所述至少一个沟槽的每个中形成至少一个功函数调整图案和金属栅电极。
17.根据权利要求16所述的方法，其中形成所述覆盖材料包括在所述导电层上形成非晶硅层和多晶硅层中的至少一个。
18.根据权利要求17所述的方法，其中形成所述导电层包括在所述覆盖材料上形成TiN层。
19.根据权利要求16所述的方法，还包括在所述导电层上形成蚀刻停止层，
其中所述至少一个沟槽形成为具有在所述衬底的第一区域上穿过所述层间电介质层的第一沟槽以及在所述衬底的第二区域上穿过所述层间电介质层的第二沟槽，以及
形成所述至少一个功函数调整图案包括：
在所述第一沟槽和所述第二沟槽中在所述蚀刻停止层上形成功函数调整层，
选择性地蚀刻所述功函数调整层以从所述第一沟槽去除所述功函数调整层，并在所述第二沟槽中留下所述功函数调整层的剩余物，以及
随后在所述结构上包括在所述第一沟槽中形成另一功函数调整层。
20.根据权利要求16所述的方法，其中形成所述结构包括：
形成半导体材料的鳍，
在所述鳍上形成至少一个虚设图案，其中所述虚设图案跨过所述鳍延伸，
在每个所述至少一个虚设图案的相反两侧上形成侧壁间隔物，
随后在所述衬底上形成所述层间电介质层，使得每个所述至少一个虚设图案和在其相对两侧上的所述侧壁间隔物延伸穿过所述层间电介质层，以及
随后去除所述至少一个虚设图案。
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