CN111095526B - 用于制造半导体器件的方法以及半导体器件 - Google Patents
用于制造半导体器件的方法以及半导体器件 Download PDFInfo
- Publication number
- CN111095526B CN111095526B CN201880060529.9A CN201880060529A CN111095526B CN 111095526 B CN111095526 B CN 111095526B CN 201880060529 A CN201880060529 A CN 201880060529A CN 111095526 B CN111095526 B CN 111095526B
- Authority
- CN
- China
- Prior art keywords
- layer
- top side
- semiconductor body
- trench
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 143
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000001465 metallisation Methods 0.000 claims abstract description 72
- 239000011248 coating agent Substances 0.000 claims abstract description 19
- 238000000576 coating method Methods 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims description 65
- 238000002161 passivation Methods 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 230000007547 defect Effects 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 239000012777 electrically insulating material Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005452 bending Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
提供一种用于制造半导体器件(10)的方法。该方法包括以下步骤：提供半导体主体(11)；在半导体主体(11)中沿垂直方向(z)形成沟槽(12)，该垂直方向(z)垂直于半导体主体(11)的延伸主平面；以及用隔离层(14)涂覆沟槽(12)的内壁(13)。该方法还包括以下步骤：用金属化层(15)涂覆内壁(13)处的隔离层(14)；至少部分地用导电接触层(17)涂覆半导体主体(11)的、形成有沟槽(12)的顶侧(16)，其中，接触层(17)与金属化层(15)电连接；用覆盖层(24)涂覆沟槽(12)并且至少部分地涂覆半导体主体(11)的顶侧(16)，以及通过至少部分地去除接触层(17)和覆盖层(24)，在半导体主体(11)的顶侧(16)处形成接触焊盘(18)。此外，提供一种半导体器件(10)。
Description
本公开涉及一种用于制造半导体器件的方法以及一种半导体器件。
半导体器件能够包括硅通孔，以便形成从半导体器件的顶侧到半导体器件的集成电路的电接触。硅通孔延伸穿过半导体器件的硅衬底，并且其包括与硅衬底隔离的导电层。导电层在顶侧和集成电路之间形成电接触。为了保护导电层，可以在导电层的顶部上沉积覆盖层。
在硅通孔的不同层以及硅衬底之间或之内，例如由于不同的热膨胀系数，会产生应力。在制造半导体器件期间可能引起应力。硅通孔的不同层和硅衬底之间或之内的应力能够导致硅通孔中的裂纹，特别是在导电层中。因此，在半导体器件的操作期间会出现漏电流，这能够导致器件寿命减少或器件故障。
本发明的一个目的是提供一种用于制造半导体器件的方法，该方法能够生产有效的半导体器件。另一个目的是提供一种有效的半导体器件。
该目的通过独立权利要求实现。进一步的实施例是从属权利要求的主题。
根据用于制造半导体器件的方法的至少一个实施例，该方法包括提供半导体主体的步骤。半导体主体能够是衬底或晶片。这意味着半导体主体是三维主体，并且能够是长方体。半导体主体包括能够是例如硅的半导体材料。
该方法还包括在半导体主体中沿垂直方向形成沟槽的步骤，该垂直方向垂直于半导体主体的延伸主平面。能够在半导体主体中蚀刻该沟槽，并且该沟槽从半导体主体的顶侧形成。布置在半导体主体内的导电接触部分能够用作蚀刻沟槽的蚀刻停止。这意味着，接触部分被布置成与顶侧相距一定距离，并且沟槽从顶侧朝向接触部分延伸。接触部分能够是与半导体器件的集成电路电连接的导电层。
例如，沟槽能够具有圆形的横截面。沟槽的横截面也可以不同于圆形。沟槽的直径能够总计例如40μm或80μm。沟槽的横截面的尺寸沿垂直方向能够是恒定的。
该方法还包括用隔离层涂覆沟槽的内壁的步骤。沟槽包括底表面，该底表面是距顶侧最远的沟槽表面。沟槽的内壁从底表面朝向顶侧延伸，并且内壁沿垂直方向延伸。隔离层能够沉积在顶侧，并因此覆盖沟槽的内壁和沟槽的底表面。此外，隔离层能够覆盖顶侧。优选地，隔离层完全覆盖顶侧和沟槽的内壁。
隔离层能够包括电绝缘材料，例如二氧化硅(SiO2)或氮化硅(Si3N4)。由于沟槽的内壁沿垂直方向延伸，所以内壁处的隔离层的厚度能够与顶侧处的隔离层的厚度不同。此外，内壁处的隔离层的厚度能够从顶侧的侧面朝向底表面的侧面变化。隔离层的靠近底表面的沿横向方向上的厚度能够为至少200nm，其中横向方向垂直于垂直方向。
在用隔离层涂覆沟槽的内壁之后，能够从沟槽的底表面去除隔离层。
该方法还包括用金属化层涂覆内壁处的隔离层的步骤。这意味着，金属化层沉积在沟槽的内壁和沟槽的底表面处。优选地，金属化层在内壁处完全覆盖隔离层。金属化层能够包括导电材料，例如钨。如果从沟槽的底表面去除隔离层，则金属化层与接触部分直接接触。
该方法还包括至少部分地用导电接触层涂覆半导体主体的、形成有沟槽的顶侧的步骤，其中接触层与金属化层电连接。接触层沉积在半导体主体的顶侧。接触层可以仅部分地覆盖顶侧。接触层能够包括例如铝。金属化层和接触层在顶侧直接接触。接触层可以在顶侧处的沟槽内延伸。这意味着，接触层能够在沟槽的靠近顶侧的区域中用隔离层和金属化层覆盖内壁的一部分。
该方法还包括用覆盖层涂覆沟槽并且至少部分地涂覆半导体主体的顶侧的步骤。这意味着，覆盖层至少部分地覆盖顶侧。优选地，沟槽的内壁和底表面完全被覆盖层覆盖。这意味着，覆盖层在内壁处与金属化层并且在顶侧处与接触层直接接触。覆盖层能够包括电绝缘材料，例如SiO2或S13N4。能够通过压力增强化学气相沉积来沉积覆盖层。由于覆盖层沉积在半导体主体的顶侧，所以顶侧处的覆盖层的厚度相较于靠近沟槽的底表面的覆盖层的厚度能够不同。
该方法还包括通过至少部分地去除接触层和覆盖层在半导体主体的顶侧处形成接触焊盘的步骤。能够通过使用掩模并通过至少部分地或在某些地方蚀刻接触层和覆盖层来至少部分地在顶侧去除接触层和覆盖层。接触焊盘包括接触层的一部分，并且接触焊盘与沟槽的金属化层电连接。从接触焊盘去除覆盖层，使得接触焊盘能够在半导体主体的顶侧处电接触。
具有隔离层、金属化层和覆盖层的沟槽形成穿过衬底主体的硅通孔。因此，能够与集成电路电连接的接触部分能够在接触焊盘处电接触。
隔离层被布置为将金属化层与半导体主体电绝缘。为了在金属化层的所有地方实现隔离，隔离层需要足够厚，以使内壁处的半导体主体的不规则部分被隔离层完全覆盖。然而，隔离层越厚，在处理期间在金属化层中形成的应力就越大。金属化层中的应力能够导致金属化层中的裂纹。在这种情况下，可能会发生漏电或使从接触焊盘到接触部分的电连接中断。因此，隔离层、金属化层和覆盖层的特性被设置为使得这些层之间或之内的应力最小。这些层的特性取决于其材料和厚度。对于在此描述的方法，隔离层、金属化层、覆盖层的特性被设置为使得在金属化层中形成裂纹的可能性以及因此漏电的可能性最小。因此，半导体器件的寿命增加并且能够更有效地操作。
根据该方法的至少一个实施例，接触层和覆盖层在半导体主体的顶侧处彼此直接接触。这意味着，覆盖层直接在顶侧处沉积在接触层的顶部上。在形成接触焊盘期间覆盖层被用作下面的接触层的保护。因此，接触层和覆盖层有利地直接接触，并且在沉积覆盖层之后形成接触焊盘。以此方式，在温度升高并再次降低的制造步骤期间，接触层能够被覆盖层保护。这些温度步骤能够在接触层中引起应力，该应力由覆盖层补偿。因此，避免了在接触层中形成裂纹。
根据该方法的至少一个实施例，覆盖层在沉积接触层之后形成。这意味着，覆盖层沉积在接触层的顶部。因此，覆盖层和接触层直接接触，并且覆盖层能够用作下面的接触层的保护。
根据该方法的至少一个实施例，覆盖层包括介电材料。覆盖层能够例如包括SiO2或SiO3N4。以这种方式，覆盖层能够用作接触层的保护。
根据该方法的至少一个实施例，为了形成接触焊盘，将覆盖层至少部分地从接触层去除。将覆盖层至少部分地从接触层去除，使得形成包括接触层的一部分的接触焊盘，该接触焊盘能够在顶侧电接触。接触焊盘能够具有矩形形状或圆形形状。接触焊盘也可以具有另一种形状。
根据该方法的至少一个实施例，沟槽包括没有填充任何材料的内部空间。这意味着沟槽没有完全被隔离层、金属化层和覆盖层的材料填充。沟槽的内壁涂覆有不同的层，使得两个不同壁的最外层不接触。以此方式，与完全填充沟槽的情况相比，所需的材料更少。
根据该方法的至少一个实施例，在沟槽的背离半导体主体的顶侧的一侧，覆盖层的沿横向方向的厚度总计至少为200nm，其中横向方向垂直于垂直方向。由于覆盖层沉积在半导体主体的顶侧，内壁处的覆盖层的厚度能够从顶侧朝向底表面方向减小。壁处的覆盖层的厚度沿横向方向给出。这意味着在靠近底表面的区域中的覆盖层的厚度总计至少为200nm。沟槽的背离半导体主体的顶侧的一侧的厚度是指底表面区域中或靠近底表面的壁处沿横向方向的厚度。此外，在底表面的平面内的内壁处沿横向方向的覆盖层的厚度总计至少为200nm。
由于覆盖层的厚度能够从顶侧朝向底表面减小，因此覆盖层在顶侧的区域中的厚度可以总计为1至5μm。覆盖层的厚度也可以从顶侧朝向底表面线性地减小。
优选地，覆盖层的厚度大约等于沟槽的背离顶侧的一侧处的隔离层的厚度。这意味着，例如，沟槽的背离顶侧的一侧处的覆盖层的厚度与沟槽的背离顶侧的一侧处的隔离层的厚度的相差小于20％。覆盖层的厚度也可以等于沟槽的背离顶侧的一侧处的隔离层的厚度。在这种情况下，在金属化层中形成裂纹并因此产生漏电的可能性是最小的。此外，覆盖层在制造过程期间在机械上使下面的金属化层稳定。
对于沟槽的背离顶侧的一侧处的覆盖层的至少为200nm的厚度而言，一方面，覆盖层足够厚以在机械上使金属化层和硅通孔稳定；另一方面，覆盖层足够薄，使得在金属化层中形成裂纹的可能性最小。
根据该方法的至少一个实施例，该方法还包括用钝化层涂覆沟槽和半导体主体的顶侧的步骤。优选地，在覆盖层沉积之后沉积钝化层。钝化层在沟槽的内壁和底表面以及顶侧覆盖覆盖层。钝化层能够包括Si3N4。优选地，钝化层不包括氧化物。
根据该方法的至少一个实施例，钝化层与沟槽的内部空间和覆盖层直接接触。这意味着，钝化层直接沉积在覆盖层的顶部，并且没有其它层沉积在钝化层的顶部。因此，钝化层与沟槽的内部空间直接接触。由于没有其它层沉积在钝化层的顶部，因此不需要进一步的处理步骤，该处理步骤可能由于温度变化而在其中一层中引起裂纹。
根据该方法的至少一个实施例，金属化层与半导体器件的集成电路电连接。金属化层能够例如通过接触部分与集成电路电连接。以此方式，集成电路能够在顶侧的接触焊盘处电接触。因此，半导体器件能够例如是可表面安装的。
根据该方法的至少一个实施例，隔离层包括至少两层。隔离层的至少两层直接沉积在彼此之上。隔离层还可以包括三层。例如，隔离层的第一层能够包括SiO2，隔离层的第二层能够包括Si3N4，隔离层的第三层能够包括SiO2。利用包括至少两层的隔离层，能够改善硅通孔或沟槽内的层的机械稳定性。隔离层的不同层之间的界面能够充当裂纹扩展的停止层。因此，包括至少两层的隔离层改善了机械稳定性。
此外，提供一种半导体器件。半导体器件能够优选地借助于在此处描述的方法之一来生产。这意味着，针对用于制造半导体器件的方法所公开的所有特征对于半导体器件而言也是公开的，反之亦然
在半导体器件的至少一个实施例中，半导体器件包括半导体主体。半导体主体能够是衬底或晶片，并且该半导体主体能够包括能够是例如硅的半导体材料。
半导体器件还包括沟槽，该沟槽从半导体主体的顶侧沿垂直方向延伸通过半导体主体的至少一部分，其中垂直方向垂直于半导体主体的延伸主平面。沟槽从半导体主体的顶侧朝向接触部分延伸。接触部分能够是与半导体器件的集成电路电连接的导电层。
半导体器件还包括隔离层，该隔离层至少部分地覆盖沟槽的内壁和半导体主体的顶侧。沟槽包括底表面，该底表面是距顶侧最远的沟槽表面。沟槽的内壁从底表面朝向顶侧延伸，并且内壁沿垂直方向延伸。优选地，隔离层完全覆盖沟槽的内壁和顶侧，但不覆盖底表面。隔离层能够包括电绝缘材料，例如SiO2或Si3N4。
半导体器件还包括覆盖隔离层的金属化层。这意味着，隔离层被布置在半导体主体与金属化层之间。优选地，金属化层在内壁和顶侧以及底表面处覆盖隔离层。金属化层15能够包括导电材料，例如钨。
半导体器件还包括半导体主体的顶侧处的导电接触焊盘，其中接触焊盘与金属化层电连接。接触焊盘部分地覆盖半导体主体的顶侧。接触焊盘被直接布置在隔离层的顶部。接触焊盘包括能够是例如铝的导电材料。接触焊盘能够与金属化层直接接触，使它们电连接。
该半导体器件还包括覆盖层，该覆盖层至少部分地覆盖金属化层和半导体主体的顶侧。接触焊盘至少部分地不具有覆盖层。优选地，金属化层完全被覆盖层覆盖。这意味着，覆盖层能够在内壁处与金属化层直接接触。覆盖层能够包括电绝缘材料，例如二氧化硅或氮化硅。
具有隔离层、金属化层和覆盖层的沟槽形成穿过衬底主体的硅通孔。因此，能够与集成电路电连接的接触部分能够在接触焊盘处电接触。
在半导体器件的至少一个实施例中，钝化层至少部分地覆盖覆盖层和半导体主体的顶侧，并且接触焊盘的至少一个侧面直接接触钝化层。优选地，钝化层直接沉积在覆盖层的顶部上。这意味着，覆盖层能够布置在钝化层和金属化层之间。由于接触焊盘仅部分地覆盖顶侧，所以它包括至少一个不平行于但是例如垂直或倾斜于半导体主体的延伸主平面的侧面。接触焊盘的形状能够例如通过蚀刻形成。优选在与蚀刻掉接触层的相同的步骤中蚀刻掉布置在接触焊盘的材料之上的覆盖层。因此，覆盖层不覆盖接触焊盘的至少一个侧面。由于在蚀刻接触焊盘和覆盖层之后沉积钝化层，因此钝化层在接触焊盘的至少一个侧面处与接触焊盘直接接触。优选地，钝化层不包括氧化物。
在半导体器件的至少一个实施例中，在沟槽的背离半导体主体的顶侧的一侧，覆盖层的沿横向方向的厚度总计至少为200nm，其中横向方向垂直于垂直方向。由于覆盖层沉积在半导体主体的顶侧，内壁处的覆盖层的厚度能够从顶侧朝向底表面方向减小。沟槽的背离半导体主体的顶侧的一侧的厚度是指底表面区域中或靠近底表面的壁处沿横向方向的厚度。
优选地，覆盖层的厚度大约等于沟槽的背离顶侧的一侧处的隔离层的厚度。覆盖层的厚度也可以等于沟槽的背离顶侧的一侧处的隔离层的厚度。在这种情况下，在金属化层中形成裂纹的可能性最小。此外，覆盖层在制造过程期间在机械上使下面的金属化层稳定。
对于沟槽的背离顶侧的一侧处的覆盖层的至少为200nm的厚度而言，一方面，覆盖层足够厚以在机械上使金属化层和硅通孔稳定；另一方面，覆盖层足够薄，使得在金属化层中形成裂纹的可能性最小。因此，半导体器件更稳定，寿命增加并且能够被更有效地操作。
附图的以下描述可以进一步示出和说明用于制造半导体器件的方法和半导体器件的实施例。
在功能上相同或具有相同作用的组件用相同的附图标记表示。
相同或等效的组件可能仅在其首次出现的附图对其进行描述。在连续的图中不必重复其描述。
通过图1所示的半导体器件的实施例的剖视图，描述了用于制造半导体器件的方法。
在图2中，示出半导体器件的实施例的顶侧的剖视图。
在图3中，示出用于模拟半导体器件的实施例的金属化层内的应力的设置。
用图4至图8示出在半导体器件的实施例中裂纹扩展的可能性。
在图9中，比较了不同半导体器件的故障率。
在图1中，示出半导体器件10的实施例的剖视图。半导体器件10包括硅通孔22，该硅通孔包括多个层。硅通孔22的截面被放大以示出不同层的布置。提供了包括硅的半导体主体11用于制造半导体器件10。在半导体主体11中沿垂直方向z形成沟槽12，所述垂直方向垂直于半导体主体11的延伸主平面。通过从半导体主体11的顶侧16蚀刻半导体主体11来形成沟槽12。沟槽12从顶侧16朝向接触部分23延伸。接触部分23是导电层，该导电层与半导体器件10的集成电路电连接，该集成电路未在图1中示出。
沟槽12包括沿垂直方向z延伸的内壁13和在沟槽12的背离顶侧16的一侧处的底表面19。在形成沟槽12之后，沟槽12的内壁13、底表面19和顶侧16完全涂覆有隔离层14。由于隔离层14沉积在顶侧16处，所以隔离层14在顶侧16处的厚度大于在内壁13处的厚度。隔离层14在顶侧16处的厚度沿垂直方向z给出，隔离层14在内壁13处的厚度沿横向方向x给出，该横向方向x垂直于垂直方向z。隔离层14能够包括SiO2或Si3N4。
在沉积隔离层14之后，将隔离层14从底表面19去除。接下来，在顶侧16、内壁13和底表面19处沉积金属化层15。金属化层15包括导电材料，例如钨。这意味着，金属化层15与接触部分23直接接触。金属化层15在顶侧16处被去除或蚀刻掉，使得金属化层15仅在内壁13和底表面19处覆盖隔离层14。
在下一步骤中，顶侧16涂覆有导电接触层17，该导电接触层能够包括铝。接触层17在沟槽12的顶侧16处部分地覆盖内壁13。在接触层17覆盖内壁13的区域中，示出导电材料的厚度大于壁13的其它地方的厚度。接触层17部分地覆盖内壁13，以便在接触层17和金属化层15之间建立电连接。
接下来，在顶侧16、内壁13和底表面19处沉积覆盖层24。这意味着，覆盖层24与接触层17直接接触，并且在沉积接触层17之后不直接沉积除覆盖层24之外的其它层。覆盖层24完全覆盖顶侧16、内壁13和底表面19。覆盖层24能够包括SiO2或Si3N4。在沟槽12的背离顶侧16的一侧处，覆盖层24沿横向方向x的厚度能够至少为200nm。
在沉积覆盖层24之后，在顶侧16处形成接触焊盘18。为了形成接触焊盘18，从顶侧16的一些地方去除或蚀刻掉接触层17和覆盖层24。紧邻沟槽12沿横向方向x形成接触焊盘18。紧邻接触焊盘18，去除覆盖层24和接触层17，从而形成另一个接触焊盘18。此外，在沟槽12的另一侧上并且紧邻另一接触焊盘18，去除接触层17和覆盖层24。接触焊盘18包括接触层17的一部分。接触焊盘18之一与金属化层15电连接并且因此与接触部分23电连接。因此，半导体器件10的集成电路能够在接触焊盘18处电接触。
在形成接触焊盘18之后，在顶侧16、内壁13和底表面19处沉积钝化层20。钝化层20完全覆盖顶侧16、内壁13和底表面19。优选地，钝化层20不包括氧化物，而是由例如Si3N4形成。在沉积钝化层20之后，沟槽12包括没有填充任何材料的内部空间。
接下来，钝化层20被从接触焊盘18部分地去除，使得接触焊盘能够电接触。因此，接触焊盘18包括沿垂直方向z延伸并且与钝化层20直接接触的侧表面21。
在图2中，示出半导体器件10的实施例的顶侧16的剖视图。仅示出顶侧16的截面，但是未示出沟槽12。半导体主体11的顶侧16涂覆有隔离层14。在隔离层14的顶部上形成包括接触层17的一部分的接触焊盘18。除了接触焊盘18的一部分之外，接触焊盘18被覆盖层24覆盖。钝化层20覆盖除接触焊盘18的一部分之外的顶侧16。在接触焊盘18未被覆盖层24和钝化层20覆盖的位置处，接触焊盘18能够电接触。接触焊盘18的侧表面21与钝化层20直接接触。
在图3中示出用于模拟沟槽12的内壁13处的金属化层15内的应力的设置。在图3的横截面中示出内壁13和半导体主体11的截面。金属化层15中的应力大于其它层中的应力。隔离层14沉积在壁13处，并且金属化层15覆盖隔离层14。在金属化层15的顶部上布置有覆盖层24。在x轴线上，距离以10-5m为单位。图3所示的设置被用于模拟硅通孔22的金属化层15内的应力。为了确定金属化层15内的应力，可能的缺陷位于顶侧16和底表面19之间中心处的金属化层15中。可能的缺陷的能量释放速率与缺陷扩展的可能性有关。
在图4中，针对覆盖层24的不同厚度绘制了如图3所示的金属化层15中的可能的缺陷的能量释放速率。在x轴线上，以纳米为单位绘制覆盖层24的厚度。在y轴线上，以任意单位给出能量释放速率。可能的缺陷的能量释放速率越高，金属化层15中的缺陷扩展或出现裂纹的可能性就越高。对于图4所示的模拟，隔离层14的厚度总计为600nm。沟槽12的半径总计为10μm，并且能量释放速率取决于温度从250℃到室温的变化。如果覆盖层24的厚度大约等于隔离层14的厚度，或者如果覆盖层24的厚度总计至少为200nm，则缺陷扩展的可能性最小。
在图5的左侧部分中，示出穿过半导体器件10的一部分的横截面。该横截面示出具有隔离层14、金属化层15和覆盖层24的沟槽12的一部分。底表面19处的沟槽12的拐角以放大的视图示出。在图5的右侧部分中，绘制了根据沟槽12内的垂直位置的硅通孔22的层的弯曲。在y轴线上以任意单位绘制弯曲，并且在z轴线上绘制沟槽12内的垂直位置。弯曲是指沿横向方向x的弯曲，这意味着硅通孔22的层或者朝向沟槽12的内部空间弯曲或者朝向半导体主体11弯曲。针对10nm和2μm之间的覆盖层24的不同厚度绘制弯曲。这意味着，对于覆盖层24的2μm的厚度，硅通孔22的三层朝向沟槽12的内部空间弯曲。对于1μm的厚度，三层几乎不显示出弯曲。对于较小的厚度，三层朝向半导体主体11弯曲。如图4所示，如果覆盖层24的厚度大约等于隔离层14的厚度，则弯曲以及因此的缺陷扩展的可能性最小。
在图6中，针对图3所示的设置和针对附加地在覆盖层24上沉积了钝化层20的另外的设置示出了金属化层15中可能的缺陷的能量释放速率。如图4中在x轴线上所示，覆盖层24的厚度以纳米为单位绘制。在y轴线上，以任意单位给出能量释放速率。虚线与图4所示的相同。实线是指具有包括Si3N4的钝化层20的另外的设置。针对具有钝化层20的情况，对于覆盖层24为零或接近于零的厚度而言，缺陷扩展的可能性最小。然而，在处理期间需要覆盖层24作为接触层17的保护。此外，覆盖层24机械地稳定了沟槽12内的层。因此，在半导体器件10的实施例中，在沟槽12的背离顶侧16的一侧处，覆盖层24沿横向方向x的厚度总计至少为200nm。
在图7中，示出用于模拟沟槽12的内壁13处的不同层内的应力的另外的设置。类似于图3，示出半导体主体11和沟槽12的截面。在半导体器件10的该实施例中，隔离层14包括三层。隔离层14的第一层包括SiO2，隔离层14的第二层包括Si3N4，隔离层14的第三层包括SiO2。金属化层15沉积在隔离层14的第三层上。在金属化层15的顶部上布置有覆盖层24。
在图8中，针对图7所示的设置示出金属化层15中的可能的缺陷的能量释放速率，并且针对图3所示的设置进行了比较。实线示出图7所示的设置的能量释放速率，其中钝化层20包括三层，而虚线示出图3所示的设置的能量释放速率，其中钝化层20仅包括一层。能量释放速率的差值仅是微小的，但是如果隔离层14包括至少两层，因为每个界面都用作裂纹生长的阻力，则将改善硅通孔22的层的机械稳定性。
在图9中，比较了8个不同半导体器件的故障率。在x轴线上绘制了不同的半导体器件。在y轴线上，以任意单位给出故障率。半导体器件分为两个不同的组。器件D1、D2、D5和D7包括覆盖层24，该覆盖层比在此处所述的半导体器件10的覆盖层薄，并且所述器件包括钝化层，该钝化层包括氧化物。器件D3、D4、D6和D8包括如在此处所述的覆盖层24和不包括氧化物的钝化层20。两个不同组的故障率的比较表明，与具有更薄的覆盖层和包括氧化物的钝化层的半导体器件相比，如本文所述实施的半导体器件10的故障率显著降低。
附图标记列表
10 半导体器件
11 半导体主体
12 沟槽
13 壁
14 隔离层
15 金属化层
16 顶侧
17 接触层
18 接触焊盘
19 底表面
20 钝化层
21 侧表面
22 通孔
23 接触部分
24 覆盖层
x：横向方向
z：垂直方向。
Claims (12)
1.一种用于制造半导体器件(10)的方法，该方法包括：
-提供半导体主体(11)，
-在所述半导体主体(11)中沿垂直方向(z)形成沟槽(12)，所述垂直方向垂直于所述半导体主体(11)的延伸主平面，
-用隔离层(14)涂覆所述沟槽(12)的内壁(13)，
-用金属化层(15)涂覆所述内壁(13)处的所述隔离层(14)，
-至少部分地用导电接触层(17)涂覆所述半导体主体(11)的、形成有所述沟槽(12)的顶侧(16)，其中，所述接触层(17)与所述金属化层(15)电连接，
-用覆盖层(24)涂覆所述沟槽(12)并且至少部分地涂覆所述半导体主体(11)的顶侧(16)，以及
-通过至少部分地去除所述接触层(17)和所述覆盖层(24)，在所述半导体主体(11)的顶侧(16)处形成接触焊盘(18)；
其中，在所述沟槽(12)的背离所述半导体主体(11)的顶侧(16)的一侧，所述覆盖层(24)沿横向方向(x)的厚度总计至少为200nm并且与隔离层(14)的厚度相差小于20％，其中，所述横向方向(x)垂直于所述垂直方向(z)。
2.根据权利要求1所述的方法，其中，所述接触层(17)和所述覆盖层(24)在所述半导体主体(11)的顶侧(16)处彼此直接接触。
3.根据权利要求1或2所述的方法，其中，所述覆盖层(24)在沉积所述接触层(17)之后形成。
4.根据权利要求1或2所述的方法，其中，所述覆盖层(24)包括介电材料。
5.根据权利要求1或2所述的方法，其中，为了形成所述接触焊盘(18)，将所述覆盖层(24)至少部分地从所述接触层(17)去除。
6.根据权利要求1或2所述的方法，其中，所述沟槽(12)包括没有填充任何材料的内部空间。
7.根据权利要求1或2所述的方法，包括用钝化层(20)涂覆所述沟槽(12)和所述半导体主体(11)的顶侧(16)。
8.根据权利要求7所述的方法，其中，所述钝化层(20)与所述沟槽(12)的内部空间和所述覆盖层(24)直接接触。
9.根据权利要求1或2所述的方法，其中，所述金属化层(15)与所述半导体器件(10)的集成电路电连接。
10.根据权利要求1或2所述的方法，其中，所述隔离层(14)包括至少两层。
11.一种半导体器件(10)，包括：
-半导体主体(11)，
-沟槽(12)，其从所述半导体主体(11)的顶侧(16)沿垂直方向(z)延伸通过所述半导体主体(11)的至少一部分，其中，所述垂直方向(z)垂直于所述半导体主体(11)的延伸主平面，
-隔离层(14)，其至少部分地覆盖所述沟槽(12)的内壁(13)和所述半导体主体(11)的顶侧(16)，
-金属化层(15)，其覆盖所述隔离层(14)，
-导电接触焊盘(18)，其位于所述半导体主体(11)的顶侧(16)，其中，所述接触焊盘(18)与所述金属化层(15)电连接，以及
-覆盖层(24)，其覆盖所述金属化层(15)并且至少部分地覆盖所述半导体主体(11)的顶侧(16)；
其中，在所述沟槽(12)的背离所述半导体主体(11)的顶侧(16)的一侧，所述覆盖层(24)沿横向方向(x)的厚度总计至少为200nm并且与隔离层(14)的厚度相差小于20％，其中，所述横向方向(x)垂直于所述垂直方向(z)。
12.根据权利要求11所述的半导体器件(10)，其中，钝化层(20)至少部分覆盖所述覆盖层(24)和所述半导体主体(11)的顶侧(16)，并且所述接触焊盘(18)的至少一个侧面(21)直接接触所述钝化层(20)。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP17192105.9 | 2017-09-20 | ||
| EP17192105.9A EP3460835B1 (en) | 2017-09-20 | 2017-09-20 | Method for manufacturing a semiconductor device and semiconductor device |
| PCT/EP2018/072767 WO2019057436A1 (en) | 2017-09-20 | 2018-08-23 | METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111095526A CN111095526A (zh) | 2020-05-01 |
| CN111095526B true CN111095526B (zh) | 2023-06-16 |
Family
ID=59955376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201880060529.9A Active CN111095526B (zh) | 2017-09-20 | 2018-08-23 | 用于制造半导体器件的方法以及半导体器件 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11355386B2 (zh) |
| EP (1) | EP3460835B1 (zh) |
| CN (1) | CN111095526B (zh) |
| TW (1) | TWI780216B (zh) |
| WO (1) | WO2019057436A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3790046A1 (en) * | 2019-09-03 | 2021-03-10 | Ams Ag | Through-substrate via and method for manufacturing a through-substrate via |
| CN117995816A (zh) * | 2022-10-27 | 2024-05-07 | 长鑫存储技术有限公司 | 半导体结构和半导体结构的制造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177338B1 (en) * | 1999-02-08 | 2001-01-23 | Taiwan Semiconductor Manufacturing Company | Two step barrier process |
| KR20020061715A (ko) * | 2001-01-17 | 2002-07-25 | 삼성전자 주식회사 | 반도체 소자의 콘택 플러그 및 그 형성 방법 |
| CN101452875A (zh) * | 2007-12-03 | 2009-06-10 | 东部高科股份有限公司 | 在半导体器件中形成隔离层的方法 |
| EP2584598A1 (en) * | 2011-10-20 | 2013-04-24 | austriamicrosystems AG | Method of producing a semiconductor device comprising a through-substrate via and a capping layer and corresponding semiconductor device |
| CN104465521A (zh) * | 2013-09-16 | 2015-03-25 | 台湾积体电路制造股份有限公司 | 半导体器件的制造方法和半导体器件 |
| CN104576508A (zh) * | 2013-10-23 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔的形成方法 |
| CN105047680A (zh) * | 2014-05-01 | 2015-11-11 | 精材科技股份有限公司 | 半导体结构及其制作方法 |
| CN105321883A (zh) * | 2014-06-10 | 2016-02-10 | 三星电子株式会社 | 制造半导体器件的方法 |
Family Cites Families (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6716737B2 (en) * | 2002-07-29 | 2004-04-06 | Hewlett-Packard Development Company, L.P. | Method of forming a through-substrate interconnect |
| JP4376715B2 (ja) * | 2004-07-16 | 2009-12-02 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP4443379B2 (ja) * | 2004-10-26 | 2010-03-31 | 三洋電機株式会社 | 半導体装置の製造方法 |
| TWI303864B (en) * | 2004-10-26 | 2008-12-01 | Sanyo Electric Co | Semiconductor device and method for making the same |
| JP4873517B2 (ja) * | 2004-10-28 | 2012-02-08 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
| US7271482B2 (en) * | 2004-12-30 | 2007-09-18 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| US7563714B2 (en) * | 2006-01-13 | 2009-07-21 | International Business Machines Corporation | Low resistance and inductance backside through vias and methods of fabricating same |
| JP5026025B2 (ja) | 2006-08-24 | 2012-09-12 | 株式会社フジクラ | 半導体装置 |
| DE102007034306B3 (de) * | 2007-07-24 | 2009-04-02 | Austriamicrosystems Ag | Halbleitersubstrat mit Durchkontaktierung und Verfahren zur Herstellung eines Halbleitersubstrates mit Durchkontaktierung |
| DE102008058001A1 (de) * | 2008-11-19 | 2010-05-27 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement |
| US7964502B2 (en) * | 2008-11-25 | 2011-06-21 | Freescale Semiconductor, Inc. | Multilayered through via |
| JP5596919B2 (ja) * | 2008-11-26 | 2014-09-24 | キヤノン株式会社 | 半導体装置の製造方法 |
| DE102009005458B4 (de) * | 2009-01-21 | 2010-09-30 | Austriamicrosystems Ag | Halbleiterbauelement mit Durchkontaktierung und Verfahren zu dessen Herstellung |
| US8432038B2 (en) * | 2009-06-12 | 2013-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-silicon via structure and a process for forming the same |
| EP2306506B1 (en) | 2009-10-01 | 2013-07-31 | ams AG | Method of producing a semiconductor device having a through-wafer interconnect |
| US8405201B2 (en) * | 2009-11-09 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-silicon via structure |
| US8222139B2 (en) * | 2010-03-30 | 2012-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chemical mechanical polishing (CMP) processing of through-silicon via (TSV) and contact plug simultaneously |
| KR20120031811A (ko) * | 2010-09-27 | 2012-04-04 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| FR2970119B1 (fr) * | 2010-12-30 | 2013-12-13 | St Microelectronics Crolles 2 Sas | Puce de circuits integres et procede de fabrication. |
| FR2970118B1 (fr) * | 2010-12-30 | 2013-12-13 | St Microelectronics Crolles 2 | Puce de circuits integres et procede de fabrication. |
| JP5958732B2 (ja) * | 2011-03-11 | 2016-08-02 | ソニー株式会社 | 半導体装置、製造方法、および電子機器 |
| JP5754239B2 (ja) * | 2011-05-24 | 2015-07-29 | ソニー株式会社 | 半導体装置 |
| US20130015504A1 (en) | 2011-07-11 | 2013-01-17 | Chien-Li Kuo | Tsv structure and method for forming the same |
| EP2854167B1 (en) * | 2011-11-23 | 2016-01-20 | ams AG | Semiconductor device with through-substrate via covered by a solder ball and related method of production |
| JP2014013810A (ja) * | 2012-07-04 | 2014-01-23 | Seiko Epson Corp | 基板、基板の製造方法、半導体装置、及び電子機器 |
| US8895360B2 (en) | 2012-07-31 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated semiconductor device and wafer level method of fabricating the same |
| US9012324B2 (en) * | 2012-08-24 | 2015-04-21 | United Microelectronics Corp. | Through silicon via process |
| KR101932660B1 (ko) * | 2012-09-12 | 2018-12-26 | 삼성전자 주식회사 | Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법 |
| US9123789B2 (en) * | 2013-01-23 | 2015-09-01 | United Microelectronics Corp. | Chip with through silicon via electrode and method of forming the same |
| US9299640B2 (en) | 2013-07-16 | 2016-03-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Front-to-back bonding with through-substrate via (TSV) |
| CN106463421A (zh) * | 2014-07-08 | 2017-02-22 | 英特尔公司 | 穿体过孔衬垫沉积 |
| US9613864B2 (en) * | 2014-10-15 | 2017-04-04 | Micron Technology, Inc. | Low capacitance interconnect structures and associated systems and methods |
| KR102411064B1 (ko) * | 2015-03-10 | 2022-06-21 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그의 제조방법 |
| KR102473664B1 (ko) | 2016-01-19 | 2022-12-02 | 삼성전자주식회사 | Tsv 구조체를 가진 다중 적층 소자 |
| US10403575B2 (en) * | 2017-01-13 | 2019-09-03 | Micron Technology, Inc. | Interconnect structure with nitrided barrier |
| US11397885B2 (en) * | 2020-04-29 | 2022-07-26 | Sandisk Technologies Llc | Vertical mapping and computing for deep neural networks in non-volatile memory |
-
2017
- 2017-09-20 EP EP17192105.9A patent/EP3460835B1/en active Active
-
2018
- 2018-08-23 CN CN201880060529.9A patent/CN111095526B/zh active Active
- 2018-08-23 US US16/647,304 patent/US11355386B2/en active Active
- 2018-08-23 WO PCT/EP2018/072767 patent/WO2019057436A1/en active Application Filing
- 2018-08-29 TW TW107130141A patent/TWI780216B/zh active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177338B1 (en) * | 1999-02-08 | 2001-01-23 | Taiwan Semiconductor Manufacturing Company | Two step barrier process |
| KR20020061715A (ko) * | 2001-01-17 | 2002-07-25 | 삼성전자 주식회사 | 반도체 소자의 콘택 플러그 및 그 형성 방법 |
| CN101452875A (zh) * | 2007-12-03 | 2009-06-10 | 东部高科股份有限公司 | 在半导体器件中形成隔离层的方法 |
| EP2584598A1 (en) * | 2011-10-20 | 2013-04-24 | austriamicrosystems AG | Method of producing a semiconductor device comprising a through-substrate via and a capping layer and corresponding semiconductor device |
| CN104465521A (zh) * | 2013-09-16 | 2015-03-25 | 台湾积体电路制造股份有限公司 | 半导体器件的制造方法和半导体器件 |
| CN104576508A (zh) * | 2013-10-23 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔的形成方法 |
| CN105047680A (zh) * | 2014-05-01 | 2015-11-11 | 精材科技股份有限公司 | 半导体结构及其制作方法 |
| CN105321883A (zh) * | 2014-06-10 | 2016-02-10 | 三星电子株式会社 | 制造半导体器件的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201916249A (zh) | 2019-04-16 |
| EP3460835B1 (en) | 2020-04-01 |
| CN111095526A (zh) | 2020-05-01 |
| US20210366764A1 (en) | 2021-11-25 |
| WO2019057436A1 (en) | 2019-03-28 |
| US11355386B2 (en) | 2022-06-07 |
| EP3460835A1 (en) | 2019-03-27 |
| TWI780216B (zh) | 2022-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4951228B2 (ja) | 段差被覆性を向上させた半導体ウェハー及びその製造方法 | |
| EP3407376A1 (en) | Semiconductor device and method for manufacturing same | |
| JP5497756B2 (ja) | 半導体素子の製造方法および半導体素子 | |
| US20130171817A1 (en) | Structure and method for reducing vertical crack propagation | |
| KR20140018546A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN111095526B (zh) | 用于制造半导体器件的方法以及半导体器件 | |
| US11127656B2 (en) | Crack-resistant semiconductor devices | |
| US8643140B2 (en) | Suspended beam for use in MEMS device | |
| CN112670296B (zh) | 三维存储器结构及其制备方法 | |
| JP2009506602A (ja) | 微小電気機械デバイスの固定されたキャップ付きパッケージングおよびその製作方法 | |
| TWI571964B (zh) | 半導體結構與其製備方法 | |
| US10998335B2 (en) | Semiconductor device including a passivation film and multiple word lines | |
| US11367672B2 (en) | Semiconductor device with through-substrate via | |
| EP2793254B1 (en) | Semiconductor device with through-substrate via of enhanced conductivity and corresponding fabrication method | |
| JP2022546220A (ja) | 基板貫通ビアおよび基板貫通ビアを製造するための方法 | |
| CN100424868C (zh) | 半导体装置及其制造方法 | |
| EP2584598B1 (en) | Method of producing a semiconductor device comprising a through-substrate via and a capping layer and corresponding semiconductor device | |
| TW201540649A (zh) | 微機械構件用的層裝置 | |
| KR100602132B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| KR100443148B1 (ko) | 반도체소자의 제조방법 | |
| CN112437751B (zh) | 电接触部和用于制造电接触部的方法 | |
| CN112531107B (zh) | 电阻式随机存取存储结构及其制造方法 | |
| CN102339793A (zh) | 一种半导体器件制作方法 | |
| US7572720B2 (en) | Semiconductor device and method for fabricating the same | |
| CN112838048A (zh) | 互连结构以及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |