KR20140018546A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 도전 콘택을 갖는 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 상기 도전 콘택과 접하는 도전 배선을 갖는 희생막을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 도전 배선에 의해 노출된 상기 도전 콘택의 일부를 제거하여 리세스를 형성하는 단계를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 다마신(damascene) 공정을 이용하여 형성된 도전 배선을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 여러 층에 형성된 다양한 배선들과, 서로 다른 층의 배선을 연결하기 위한 콘택 등을 포함하여 형성된다. 예컨대, 비트라인은 하부에 배치된 비트라인 콘택을 통하여 비트라인 콘택 하부의 필요한 부분과 연결된다. 이러한 반도체 장치에 대해서는 도 1에 간략히 나타내었다.
도 1은 종래의 반도체 장치를 나타낸 단면도이다.
도 1을 참조하면, 제1 층간 절연막(11) 내에는 복수의 비트라인 콘택(12)이 구비된다. 복수의 비트라인 콘택(12)은 일정한 간격으로 배열될 수 있다.
비트라인 콘택(12)이 구비된 제1 층간 절연막(11) 상에는, 제2 층간 절연막(13)이 배치되고 제2 층간 절연막(13) 내에는 복수의 비트라인(14)이 구비된다. 복수의 비트라인(14) 각각은 대응하는 비트라인 콘택(12)과 접하도록 배치된다.
여기서, 비트라인(14)은 저항 감소를 위하여 구리(Cu)로 형성될 수 있는데, 이러한 경우, 구리의 건식 식각되지 않는 특성 때문에 비트라인(14)은 절연막을 식각한 공간에 도전 물질을 매립하는 다마신 공정을 이용하여 형성될 수밖에 없다.
한편, 최근 장치의 집적도 증가에 따라 배선의 피치(pitch)가 감소하고 있다. 그런데, 이와 같이 배선의 피치가 감소하는 경우 비트라인(14)과 비트라인 콘택(12) 사이의 정렬 마진이 감소한다. 그에 따라, 비트라인 콘택(12)과, 대응하는 비트라인(14)이 아닌 인접한 비트라인(14) 사이(도면부호 A 참조)의 거리가 가까워져서 비트라인 콘택(12)과 인접한 비트라인(14) 사이에 브릿지(bridge)가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 다마신 공정을 이용하는 도전 배선 형성 공정시 발생할 수 있는 불량을 방지하고 나아가 장치의 특성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 도전 콘택을 갖는 제1 층간 절연막; 및 상기 제1 층간 절연막 상에 형성되고 상기 도전 콘택과 접하는 도전 배선을 포함하고, 상기 도전 배선은, 건식 식각되지 않는 물질을 포함하고, 상기 도전 콘택은, 건식 식각이 가능한 물질로 형성되고, 상기 도전 배선에 의해 드러난 부분에 리세스를 갖는다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 도전 콘택을 갖는 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 상기 도전 콘택과 접하는 도전 배선을 갖는 희생막을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 도전 배선에 의해 노출된 상기 도전 콘택의 일부를 제거하여 리세스를 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 건식 식각이 가능한 도전 콘택을 갖는 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 희생막을 형성하는 단계; 상기 희생막을 선택적으로 식각하여 상기 도전 콘택을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치 내에 건식 식각되지 않는 도전 물질을 매립하여 도전 배선을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 희생막 제거 후 드러난 상기 도전 콘택의 일부를 건식 식각하여 리세스를 형성하는 단계를 포함한다.
본 발명의 반도체 장치 및 그 제조 방법에 의하면, 도전 콘택과 접하는 도전 배선 형성 공정시 발생할 수 있는 불량을 방지하고 나아가 장치의 특성을 향상시킬 수 있다.
도 1은 종래의 반도체 장치를 나타낸 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도로서, 도 5는 장치를 나타내고, 도 2 내지 도 4는 도 5의 장치를 제조하기 위한 중간 공정 단계를 예시적으로 나타낸다.
먼저, 제조 방법을 설명한다.
도 2를 참조하면, 요구되는 하부 구조물을 갖는 기판(미도시됨) 상에 도전 콘택(23, 24)을 구비한 제1 층간 절연막(21, 22)을 형성한다.
여기서, 제1 층간 절연막(21, 22)은 제1 절연막(21) 및 제2 절연막(22)이 순차적으로 적층된 이중막을 포함할 수 있다. 제1 절연막(21)은 예컨대, 산화막으로 형성될 수 있고, 제2 절연막(22)은 후술하는 희생막(25)과 식각율이 상이한 막 예컨대, 질화막으로 형성될 수 있다.
도전 콘택(23, 24)은, 제1 층간 절연막(21, 22)에 형성된 제1 트렌치(T1)의 측벽 및 저면을 따라 형성된 제1 베리어막(23)과, 제1 베리어막(23)이 형성된 제1 트렌치(T1)를 매립하는 제1 금속막(24)을 포함할 수 있다. 여기서, 제1 금속막(24)은 건식 식각이 가능한 금속막 예컨대, 텅스텐막으로 형성될 수 있다. 제1 베리어막(23)은 제1 금속막(24)의 확산을 방지하는 역할을 수행하는 것으로서 예컨대, 탄탈륨막 및/또는 탄탈륨 질화막으로 형성될 수 있다.
이러한 도전 콘택(23, 24) 및 제1 층간 절연막(21, 22)은 예컨대, 다음과 같은 공정으로 형성될 수 있다. 즉, 기판 상에 제1 층간 절연막(21, 22)을 증착한 후, 이를 선택적으로 식각하여 도전 콘택 형성을 위한 제1 트렌치(T1)를 형성한다. 이어서, 제1 트렌치(T1)를 포함하는 결과물의 전면을 따라 제1 베리어막(21)을 증착하고, 제1 베리어막(21) 상에 제1 트렌치(T1)를 매립하는 두께로 제1 금속막(24)을 형성한 후, 제2 절연막(22)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행한다.
이어서, 도전 콘택(23, 24)을 구비한 제1 층간 절연막(21, 22) 상에 도전 배선(26, 27)을 구비한 희생막(25)을 형성한다.
여기서, 도전 배선(26, 27)은 각각 대응하는 도전 콘택(23, 24)과 접하도록 형성된다. 다만, 도전 배선(26, 27)과 도전 콘택(23, 24) 간 오정렬이 발생하거나 또는 오정렬이 없더라도 도전 배선(26, 27)과 도전 콘택(23, 24) 사이의 평면 면적 및/또는 형상에 차이가 있는 경우에, 도전 콘택(23, 24)은 도전 배선(26, 27)에 의해 완전히 덮이지 않고 일부가 노출된다.
희생막(25)은 예컨대, 산화막으로 형성될 수 있다. 또한, 도전 배선(26, 27)은, 희생막(25)에 형성된 제2 트렌치(T2)의 측벽 및 저면을 따라 형성된 제2 베리어막(26)과, 제2 베리어막(26)이 형성된 제2 트렌치(T2)를 매립하는 제2 금속막(27)을 포함할 수 있다. 여기서, 제2 금속막(27)은 저항이 낮은 금속막 예컨대, 구리막으로 형성될 수 있고, 제2 베리어막(26)은 제2 금속막(27)의 확산을 방지하는 역할을 수행하는 것으로서 예컨대, 탄탈륨막 및/또는 탄탈륨 질화막으로 형성될 수 있다. 제2 금속막(27)은 건식 식각으로 식각되지 않는 특성을 가질 수 있다.
이러한 도전 배선(26, 27) 및 희생막(25)은 예컨대, 다음과 같은 공정으로 형성될 수 있다. 즉, 도전 콘택(23, 24)을 구비한 제1 층간 절연막(21, 22) 상에 희생막(25)을 증착한 후, 이를 선택적으로 식각하여 도전 콘택(23, 24) 각각을 노출시키는 제2 트렌치(T2)를 형성한다. 이어서, 제2 트렌치(T2)를 포함하는 결과물의 전면을 따라 제2 베리어막(26)을 증착하고, 제2 베리어막(26) 상에 제2 트렌치(T2)를 매립하는 두께로 제2 금속막(27)을 형성한 후, 희생막(25)이 드러날 때까지 평탄화 공정 예컨대, CMP를 수행한다.
도전 콘택(23, 24) 및 도전 배선(26, 27)은 각각 비트라인과 비트라인 콘택일 수 있으나 본 발명이 이에 한정되는 것은 아니다.
도 3을 참조하면, 희생막(25)을 제거한다.
여기서, 희생막(25)의 제거는 습식 딥 아웃(wet dip oup)을 이용하여 수행될 수 있다. 본 공정시, 제2 절연막(22)은 희생막(25)과 식각율이 상이한 막으로 이루어지기 때문에, 제2 절연막(22) 및 그 하부의 제1 절연막(21)의 손상 없이 희생막(25)만을 용이하게 제거할 수 있다.
도 4를 참조하면, 희생막(25) 제거 후 드러나는 도전 콘택(23, 24)의 일부를 제거하여 리세스(R)를 형성한다. 전술한 바와 같이, 도전 콘택(23, 24)은 도전 배선(26, 27)에 의해 완전히 덮이지 않은 상태이기 때문에, 희생막(25)이 제거되면 그 표면 일부가 노출된다. 이와 같이 노출된 도전 콘택(23, 24)의 일부를 식각함으로써 리세스(R)를 형성할 수 있다.
여기서, 도전 콘택(23, 24)의 일부 제거는, 건식 식각 방식을 이용하여 수행될 수 있다. 제1 베리어막(23) 및 제2 베리어막(26)이 동일 물질로 이루어진 경우, 도전 콘택(23, 24)의 제1 베리어막(23)이 제거되면서 도전 배선(26, 27)의 제2 베리어막(26)이 함께 제거될 수 있다. 그 결과, 제2 금속막(27) 양측벽에 위치한 제2 베리어막(26) 부분은 제거될 수 있다. 이때에도, 건식 식각의 특성상 제2 금속막(27) 아래의 제2 베리어막(26) 부분은 잔류한다. 또한, 제2 금속막(27)이 건식 식각되지 않는 특성을 갖는 금속막 예컨대, 구리로 형성된 경우, 제1 베리어막(23) 및 제1 금속막(24)의 식각이 수행되더라도 제2 금속막(27)은 손상되지 않는다.
이러한 도전 콘택(23, 24)의 일부 제거 과정에서 제2 절연막(22) 및/또는 제1 절연막(21)도 함께 제거될 수 있다. 본 실시예에서는 제2 절연막(22)의 일부가 제거되고 일부는 잔류하는 경우를 나타내고 있으나 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는 본 공정 과정에서 제2 절연막(22)의 전부가 제거될 수도 있다.
이와 같이 도전 콘택(23, 24)의 일부를 제거하여 리세스(R)를 형성하는 경우, 다음과 같은 장점들이 있다.
우선, 도전 콘택(23, 24)과 인접한 도전 배선(26, 27) 사이의 거리(D 참조)가 증가하기 때문에 도전 콘택(23, 24)과 인접한 도전 배선(26, 27) 사이의 브릿지 발생이 방지될 수 있다.
또한, 제2 금속막(27) 양측벽의 제2 베리어막(26) 부분이 제거되기 때문에, 리세스(R)의 평면 면적이 제2 베리어막(26)의 두께만큼 더 커질 수 있고 그에 따라 브릿지 발생이 더욱 방지될 수 있다. 게다가, 저항이 높은 제2 베리어막(26)이 제거되는 만큼 금속 배선(26, 27)의 저항이 더욱 감소하는 효과가 있다. 반면, 제2 금속막(27) 아래의 제2 베리어막(26) 부분은 잔류하기 때문에, 제2 금속막(27)과 제1 금속막(24) 사이에 여전히 제2 베리어막(26)이 위치하게 되어 제2 금속막(27)과 제1 금속막(24) 사이의 금속 확산이 충분히 방지될 수 있다.
또한, 제2 금속막(27)은 건식 식각되지 않기 때문에, 제1 베리어막(23) 및 제1 금속막(24)의 식각에도 불구하고 손상되지 않고 그에 따라 배선으로서의 역할을 충분히 수행할 수 있다.
나아가, 제2 절연막(22)을 전부 제거하는 경우, 도전 배선(26, 27) 사이에서 유전율이 높은 질화막을 제거할 수 있기 때문에 도전 배선(26, 27) 간 간섭(interference)이 감소될 수 있다.
다시 도면으로 돌아와서, 도 5를 참조하면, 도 4의 공정 결과물 상에 제2 층간 절연막(28)을 형성한다. 제2 층간 절연막(28)은 예컨대, 질화막일 수 있다.
여기서, 스텝 커버리지(step coverage) 특성이 열악하도록, 예컨대, 플라즈마화학기상증착(PECVD, Plasma Enhanced Chemical Vapor Deposition) 등의 방식으로 제2 층간 절연막(28)을 형성함으로써, 도전 배선(26, 27) 사이에 에어갭(AG)이 형성될 수 있다. 이와 같이 도전 배선(26, 27) 사이에 에어갭(AG)이 형성되는 경우, 도전 배선(26, 27) 간의 유전율이 감소하여 커플링 캐패시턴스(coupling capacitance)가 감소하는 효과가 있다. 에어갭(AG)의 저면은 리세스(R)에 따라 도전 배선(26, 27) 아래에 위치할 수 있다.
이상으로 설명한 제조 방법에 의하면, 도전 콘택(23, 24)과 인접한 도전 배선(26, 27) 사이의 브릿지 발생을 방지할 수 있으며, 나아가, 도전 배선(26, 27) 사이의 간섭 내지 커플링 캐패시턴스를 감소시킬 수 있어 장치의 특성이 개선된다. 특히, 커플링 캐패시턴스 감소를 위한 에어갭(AG)은, 이전 단계의 공정(도 4 참조)에서 리세스(R) 형성을 위하여 희생막(25)을 이미 제거한 상태이기 때문에, 별도의 공정 추가 없이 제2 층간 절연막(28)의 증착만으로 형성될 수 있다. 다시 말하면, 본 도 2 내지 도 4의 공정은 에어갭(AG) 형성 공정과 용이하게 결합할 수 있는 장점이 있다.
이상으로 설명한 제조 방법에 의해 도 5의 장치가 제조될 수 있다.
도 5를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 도전 콘택(23, 24)을 구비한 제1 층간 절연막(21, 22)과, 제1 층간 절연막(21, 22) 상에 형성되고 도전 콘택(23, 24) 각각과 접하는 도전 배선(26, 27)을 포함한다.
여기서, 도전 배선(26, 27)에 의해 노출된 도전 콘택(23, 24)에는 리세스 영역이 형성되어 있으며, 그에 따라, 도전 배선(26, 27)에 의해 노출된 도전 콘택(23, 24)의 일부는 나머지에 비하여 하향된 표면을 갖는다.
도전 배선(26, 27) 상에는 제2 층간 절연막(28)이 배치되는데, 제2 층간 절연막(28)은 도전 배선(26, 27) 사이에 에어갭(AG)을 제공할 수 있다. 에어갭(AG)은 리세스(R)가 형성된 영역 상에 위치하기 때문에 저면이 도전 배선(26, 27) 아래에 위치할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21, 22: 제1 층간 절연막 23, 24: 도전 콘택
25: 희생막 26, 27: 도전 배선
28: 제3 층간 절연막 R: 리세스
AG: 에어갭

Claims (20)

  1. 도전 콘택을 갖는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 도전 콘택과 접하는 도전 배선을 갖는 희생막을 형성하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 도전 배선에 의해 노출된 상기 도전 콘택의 일부를 제거하여 리세스를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 리세스 형성 단계 후에,
    결과물 상에 상기 도전 배선 사이에 에어갭을 제공하는 제2 층간 절연막을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 층간 절연막은, 순차적으로 적층된 제1 및 제2 절연막을 포함하고,
    상기 제2 절연막은 상기 희생막과 식각율이 상이한
    반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 도전 배선을 갖는 희생막 형성 단계는,
    상기 도전 콘택을 갖는 상기 제1 층간 절연막 상에 상기 희생막을 형성하는 단계;
    상기 희생막을 선택적으로 식각하여 상기 도전 콘택을 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 매립되는 상기 도전 배선을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 도전 배선 형성 단계는,
    상기 트렌치의 측벽 및 저면을 따라 제2 베리어막을 형성하는 단계; 및
    상기 제2 베리어막이 형성된 상기 트렌치를 매립하는 제2 금속막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 도전 콘택은, 제1 금속막 및 상기 제1 금속막의 측벽 및 저면을 둘러싸는 제1 베리어막을 포함하고,
    상기 리세스 형성 단계에서,
    상기 제2 금속막의 측벽에 배치된 상기 제2 베리어막이 제거되는
    반도체 장치의 제조 방법.
  7. 제3 항에 있어서,
    상기 리세스 형성 단계에서,
    상기 제2 절연막이 제거되는
    반도체 장치의 제조 방법.
  8. 제2 항에 있어서,
    상기 에어갭의 저면은, 상기 도전 배선 아래에 위치하는
    반도체 장치 장치의 제조 방법.
  9. 건식 식각이 가능한 도전 콘택을 갖는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 희생막을 형성하는 단계;
    상기 희생막을 선택적으로 식각하여 상기 도전 콘택을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치 내에 건식 식각되지 않는 도전 물질을 매립하여 도전 배선을 형성하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 희생막 제거 후 드러난 상기 도전 콘택의 일부를 건식 식각하여 리세스를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 리세스 형성 단계 후에,
    결과물 상에 상기 도전 배선 사이에 에어갭을 제공하는 제2 층간 절연막을 형성하는 단계를 더 포함하는
    반도체 장치 장치의 제조 방법.
  11. 제9 항에 있어서,
    상기 제1 층간 절연막은, 순차적으로 적층된 제1 및 제2 절연막을 포함하고,
    상기 제2 절연막은 상기 희생막과 식각율이 상이한
    반도체 장치의 제조 방법.
  12. 제9 항에 있어서,
    상기 도전 물질은, 구리를 포함하는
    반도체 장치의 제조 방법.
  13. 제9 항에 있어서,
    상기 도전 배선 형성 단계는,
    상기 도전 물질을 매립하기 전에, 상기 트렌치의 측벽 및 저면을 따라 제2 베리어막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 도전 콘택은, 제1 금속막 및 상기 제1 금속막의 측벽 및 저면을 둘러싸는 제1 베리어막을 포함하고,
    상기 리세스 형성 단계에서,
    상기 트렌치 측벽의 상기 제2 베리어막이 제거되는
    반도체 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 리세스 형성 단계에서,
    상기 제2 절연막이 제거되는
    반도체 장치의 제조 방법.
  16. 제10 항에 있어서,
    상기 에어갭의 저면은, 상기 도전 배선 아래에 위치하는
    반도체 장치의 제조 방법.
  17. 도전 콘택을 갖는 제1 층간 절연막; 및
    상기 제1 층간 절연막 상에 형성되고 상기 도전 콘택과 접하는 도전 배선을 포함하고,
    상기 도전 배선은, 건식 식각되지 않는 물질을 포함하고,
    상기 도전 콘택은, 건식 식각이 가능한 물질로 형성되고, 상기 도전 배선에 의해 드러난 부분에 리세스를 갖는
    반도체 장치.
  18. 제17 항에 있어서,
    상기 도전 배선을 덮으면서 상기 도전 배선 사이에 에어갭을 제공하는 제2 층간 절연막을 더 포함하는
    반도체 장치.
  19. 제18 항에 있어서,
    상기 에어갭 저면은, 상기 도전 배선 아래에 위치하는
    반도체 장치.
  20. 제17 항에 있어서,
    상기 도전 배선은, 구리를 포함하는
    반도체 장치.
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