KR20080002027A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 베리어 메탈막 및 금속막을 형성한 후 상기 금속막 및 베리어 메탈막의 일부를 식각하여 금속 배선을 형성하는 단계와, 전체 구조 상부에 실링 산화막을 형성하는 단계와, 상기 금속 배선 사이가 매립되도록 전체 구조 상부에 금속 층간 절연막을 형성하는 단계를 포함함으로써 금속 배선 사이를 매립하기 위한 금속 층간 절연막 형성 공정시 사용되는 플라즈마에 의해 금속 배선인 텅스텐(W)이 손상되어 저항이 증가하는 것을 방지할 수 있다.
금속 배선, 실링 산화막, HDP 산화막

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 베리어 메탈막
104 : 금속막 106 : 금속 배선
108 : 실링 산화막 110 : 금속 층간 절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 금속 배선 사이를 매립하기 위한 금속 층간 절연막 형성 공정시 사용되는 플라즈마에 의해 금속 배선인 텅스텐이 손상되어 저항이 증가하는 것을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
플래시 메모리 소자에서 금속 배선 형성방법으로 텅스텐(W)을 플러그로 사용하는 다마신(damascene) 방법이 사용되고 있다. 소자가 고집적화되어 감에 따라, 디자인 률(Design rule) 감소로 인해 금속 배선 사이의 공간이 줄어들어 금속 배선 간의 캐패시턴스(capacitance) 값을 확보하기가 어렵다. 캐패시턴스 값을 확보하기 위해 금속 배선을 형성 공정시 RIE(Reactive Ion Etching) 방식을 이용하여 금속 배선의 높이를 낮추어 형성하고 있다.
그러나, 낮아진 금속 배선의 높이로 인하여 저항값이 증가하게 된다. 이로 인하여, 현재 금속 배선의 높이를 줄여 캐패시턴스 값을 확보하면서 저항값의 변화를 주지 않는 방법으로 표면 저항이 낮은 특성을 갖는 물질을 이용하여 금속 배선을 연결하는 플러그 형성 방법이 연구되고 있다. 표면 저항이 낮은 특성을 가진 물질로는 로직(Logic) 제품에서 사용 중인 구리(Cu)와 와이어(wire) 물질로 사용 중인 알루미늄(Al)이 있는데, 이를 이용하여 플러그를 형성하는 방법을 연구하고 있다.
그러나, 구리(Cu)와 알루미늄(Al)은 연마 공정과 후속 공정인 열 공정에 의해 여러 가지 문제점이 발생하고 있다. 따라서, 열에 의해 특성이 변하는 문제가 적은 텅스텐(W)을 이용하여 RIE 방식으로 금속 배선을 형성하는 방법이 도입되고 있다.
그러나, 텅스텐(W)을 이용하여 금속 배선을 형성한 후 금속 배선 사이를 매립하기 위해 금속 층간 절연막 물질인 HDP(High Density Plasma) 산화막을 형성하면 텅스텐(W)의 그레인(grain)에 의한 계면 불균형으로 보이드(void)성 결함이 발 생한다. 또한, HDP 산화막 형성 공정시 사용되는 플라즈마에 의해 텡스텐(W)이 손상되어 저항이 증가하게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 금속 배선 사이를 매립하기 위한 금속 층간 절연막 형성 공정시 사용되는 플라즈마에 의해 금속 배선인 텅스텐이 손상되어 저항이 증가하는 것을 방지하기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 메모리 소자의 배선 형성과정에서 문제시되는 RC 딜레이를 줄여 파워 소비(power consumption)를 줄일 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 베리어 메탈막 및 금속막을 형성한 후 상기 금속막 및 베리어 메탈막의 일부를 식각하여 금속 배선을 형성하는 단계와, 전체 구조 상부에 실링 산화막을 형성하는 단계와, 상기 금속 배선 사이가 매립되도록 전체 구조 상부에 금속 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 소자분리막, 게이트, 소스 콘택 플러그, 드레인 콘택 플러그 등 소정의 구조가 형성된 반도체 기판(100) 상부에 베리어 메탈막(102) 및 금속막(104)을 순차적으로 형성한다. 이때, 금속막(104)은 RIE 방식을 이용하여 텅스텐(W)으로 형성한다.
도 1b를 참조하면, 사진 및 식각 공정으로 금속막(104) 및 베리어 메탈막(102)의 일부를 식각하여 금속 배선(106)을 형성한다. 전체 구조 상부에 실링 산화막(108)을 형성한다. 이때, 실링 산화막(108)은 HARP(High Aspect Ratio Process) 방식을 비롯하여 에스펙트비(aspect ratio)가 높은 물질을 이용하여 10Å 내지 200Å의 두께로 형성한다.
도 1c를 참조하면, 금속 배선(106) 사이가 매립되도록 전체 구조 상부에 금속 층간 절연막(110)을 형성한다. 이때, 금속 층간 절연막(110)은 저유전 물질인 HDP 산화막을 이용하여 스핀 코팅(spin coating) 방식으로 형성하거나, PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 APCVD(Atmospheric Pressure Chemical Vapor Deposition) 방식으로 형성한다.
상기와 같이 금속 배선(106) 사이에 금속 층간 절연막(110)을 매립하기 전에 금속 배선(106) 상부에 실링 산화막(108)을 형성함으로써 금속 층간 절연막(110) 형성 공정시 사용되는 플라즈마에 의해 텅스텐(W)이 손상되는 것을 방지하여 저항 이 증가하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 금속 배선 사이에 금속 층간 절연막을 매립하기 전에 금속 배선 상부에 실링 산화막을 형성함으로써 금속 층간 절연막 형성 공정시 사용되는 플라즈마에 의해 텅스텐(W)이 손상되는 것을 방지하여 저항이 증가하는 것을 방지할 수 있다.
둘째, 저항 증가를 방지하여 RC 딜레이를 줄임으로써 금속 배선의 신뢰성이 향상되고, 소자의 전기적 특성 향상 및 수율을 증가시킬 수 있다.

Claims (4)

  1. 반도체 기판 상부에 베리어 메탈막 및 금속막을 형성한 후 상기 금속막 및 베리어 메탈막의 일부를 식각하여 금속 배선을 형성하는 단계;
    전체 구조 상부에 실링 산화막을 형성하는 단계; 및
    상기 금속 배선 사이가 매립되도록 전체 구조 상부에 금속 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 금속막은 RIE 방식을 이용하여 텅스텐으로 형성하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 실링 산화막은 HARP 방식을 비롯하여 에스펙트 비가 높은 물질을 이용하여 10Å 내지 200Å의 두께로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 금속 층간 절연막은 저유전 물질인 HDP 산화막을 이용하여 스핀 코팅 방식으로 형성하거나, PECVD 또는 APCVD 방식으로 형성하는 반도체 소자의 제조방법.
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