KR20080022383A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 보다 자세하게는 반도체 기판 상부에 장벽금속층, 도전막 및 반사 방지막을 순차적으로 증착한 후 식각하여 콘택홀을 형성한 다음 전체 구조 상부에 물질 간 산화율 차이를 이용한 실링 산화막(sealing oxide)을 형성함으로써, 도전막 패턴의 프로파일을 개선하여 후속 공정에서 유전 물질 증착 시 갭 필 특성 향상을 통해 보이드(void)를 억제함과 동시에 플라즈마 손상을 방지하여 RC 지연과 저항의 증가를 억제하여 소자의 전기적 특성 및 수율을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
금속 배선, 산화율, 실링 산화막
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 플래시 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 장벽금속층
110a : 장벽금속층 패턴 120 : 도전막
120a : 도전막 패턴 130 : 반사 방지막
130a : 반사 방지막 패턴 135 : 콘택홀
140 : 실링 산화막 150 : 층간절연막
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 식각된 도전막 패턴을 포함한 전체 구조 상부에 물질 간 산화율 차이를 이용한 실링 산화 막(sealing oxide)을 형성시키는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자에서 금속 배선 형성 방법으로 쓰이는 다마신(damascene) 구조 형성 방법으로써 텅스텐을 플러그로 사용하는 텅스텐 다마신 방법이 사용되고 있다. 그러나 텅스텐 다마신을 이용한 텅스텐 플러그를 형성할 경우 반도체 소자가 고집적화됨에 따라 금속 배선의 폭이 감소하여 커패시턴스(capacitance) 값 확보에 문제가 발생되고 있다. 이러한 커패시턴스 문제를 해결하기 위하여 인터커넥션(interconnection) 공정에서 금속 배선의 높이를 낮추어 커패시턴스 값을 줄여주어야 하는데, 이때 낮아진 금속 배선의 높이로 인해 저항 값이 증가하는 문제가 발생된다.
금속 배선의 높이를 줄여 커패시턴스 값을 확보하면서 저항 값의 변화를 주지 않는 방법은 낮은 Rs 특성을 가진 물질을 통한 인터커넥션 공정이고, 이것을 위한 연구가 계속되고 있다. 낮은 Rs 특성을 지닌 물질로는 로직(logic)에서 사용중인 구리(Cu) 및 현재 와이어(wire) 물질로 사용중인 알루미늄(Al)이 있고, 이러한 물질을 통한 공정 도입이 텅스텐 플러그를 대체할 공정으로 연구되고 있는 중이다.
특히 알루미늄을 이용한 다마신 공정은 후속 화학적기계적연마(CMP;Chemical Mechanical Polishing)의 슬러리(slurry) 문제로 인하여 도입이 힘든 것이 현실이다.
이에 따라 현재 가능성이 있고 그에 대한 테스트가 이루어지고 있는 것이 반응성 이온 식각(RIE;Reactive Ion Etching) 공정을 통한 알루미늄 패턴 형성 방법 이다.
그러나, 이러한 Al RIE 공정은 Ti/TiN의 장벽금속층(Barrier Metal) 증착 후 Al을 증착하고, 그 위에 Ti/TiN의 반사 방지막이 적층되는 Al 증착 방식으로 인하여 후속 식각 공정에서 물질에 따른 식각률(etch rate) 차이에 의해 패턴 불균형의 문제가 발생한다. 또한, 패턴 불균형에 의한 프로파일 문제로 인해 후속한 공정에서 유전 물질 증착 시 보이드(void) 문제가 발생하여 공정 적용에 어려움을 겪고 있다.
본 발명은 도전막 식각 후 전체 구조 상부에 물질 간 산화율 차이를 이용한 실링 산화막 형성으로 패턴 프로파일을 개선하여 후속 공정에서 유전 물질 증착 시 갭 필 특성 향상을 통해 보이드를 억제함과 동시에 플라즈마 손상을 방지함으로써 RC 지연과 저항의 증가를 줄여 소자의 전기적 특성 및 수율을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 상부에 장벽금속층, 도전막 및 반사 방지막을 순차적으로 형성하는 단계, 상기 반사 방지막, 도전막 및 장벽금속층을 순차적으로 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀의 측벽을 포함하는 전체 구조 상부에 실 링 산화막을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.
우선, 도 1a를 참조하면, 게이트(미도시) 등 소정의 구조가 형성된 반도체 기판(100) 상부에 장벽금속층(Barrier Metal)(110), 도전막(120) 및 반사 방지막(130)을 순차적으로 형성한다. 장벽금속층(110), 도전막(120) 및 반사 방지막(130)은 서로 다른 산화율을 갖는 물질로 형성한다. 바람직하게, 도전막(120)은 장벽금속층(110) 및 반사 방지막(130) 물질의 산화율보다 높은 산화율을 갖는 물질로 형성한다.
여기서, 장벽금속층(110), 도전막(120) 및 반사 방지막(130)은 스퍼터링(sputtering) 방법으로 Ti/TiN을 적층하고, Al을 적층한 다음 그 상부에 Ti/TiN을 인-시튜(in-situ)로 증착하여 형성하는 것이 바람직하다.
도 1b를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 반사 방지막(130), 도전막(120) 및 장벽금속층(110)을 순차적으로 식각하여 콘택홀(135)을 형성한다. 이때, 식각에 의해 반사 방지막 패턴(130a), 도전막 패턴(120a) 및 장벽금속층 패턴(110a)이 형성된다.
콘택홀(135)을 형성하기 위한 식각 공정은 반사 방지막(130), 도전막(120) 및 장벽금속층(110)을 반응성 이온 식각(RIE) 방식으로 수행하는 것이 바람직하다. RIE 공정 시 장벽금속층(110), 도전막(120) 및 반사 방지막(130)의 식각률 차이에 의해 도전막(120)이 과식각(over etching) 된다. 또한, RIE 공정에 의해 반도체 기판(100)도 소정 두께만큼 리세스(recess)된다.
도 1c를 참조하면, 콘택홀(135)을 포함하는 전체 구조 상부에 실링 산화막(sealing oxide;140)을 형성한다. 실링 산화막(140)은 단차피복성(step coverage)이 높은 산화막으로 형성하며, 이 경우 산화(Oxidation) 공정에 의해 형성할 수 있다.
실링 산화막(140)은 RIE 공정 시 손실된 도전막 패턴(120a)의 프로파일을 개선함과 동시에 후속 공정에서 층간절연막, 예컨대 고밀도 플라즈마(HDP;High Density Plasma) 산화막 증착 시 플라즈마 손상에 대한 보호막 역할을 하도록 100 내지 500Å의 두께로 형성한다.
한편, 도전막 패턴(120a)의 산화율이 장벽금속층 패턴(110a)과 반사 방지막 패턴(130a)의 산화율보다 높기 때문에 실링 산화막(140)은 장벽금속층 패턴(110a)과 반사 방지막 패턴(130a)의 측면보다 도전막 패턴(120a)의 측면에서 더 두껍게 형성된다.
본 발명은 장벽금속층, 도전막 및 반사 방지막 간의 산화율(oxidation rate) 차이를 이용하여 실링 산화막을 형성하는데, 이때, 도전막으로 증착한 알루미늄의 산화율이 가장 높기 때문에 실링 산화막의 형성을 통해 RIE 공정 시 손실된 알루미늄막으로 인한 패턴의 프로파일을 개선할 수 있다.
또한, 본 발명은 실링 산화막 형성을 통해 후속 공정에서 층간절연막, 예컨대 고밀도 플라즈마 산화막 증착 시 플라즈마 손상을 방지할 수 있다.
도 3d를 참조하면, 실링 산화막(140)을 포함한 전체 구조 상부에 콘택홀(135)을 매립하는 층간절연막(150)을 형성한다. 층간절연막(150)은 고밀도 플라즈마(HDP;High Density Plasma) 방법을 이용하여 HDP 산화막으로 형성하거나 저유전체 물질(low-k)을 스핀 코팅 방법 또는 플라즈마화학기상증착(PECVD;Plasma Enhanced Chemical Vapor Deposition) 방법, 상압화학기상증착(APCVD;atmospheric CVD) 방법 등의 CVD 방법을 이용하여 저유전체막으로 형성할 수 있다.
상기한 바와 같이, 본 발명은 박막 간의 산화율 차이를 이용한 실링 산화막 형성을 통해 식각에 의해 손상된 패턴 프로파일을 개선하므로 갭 필링을 위한 유전 물질 증착 시 갭 필 특성이 향상되어 보이드를 억제할 수 있다. 또한, 실링 산화막 형성을 통해 유전 물질 증착 시 플라즈마 손상을 방지하여 RC 지연 및 저항 증가를 억제하여 금속 배선의 신뢰성을 향상시킬 수 있고, 이를 통해 소자의 전기적 특성 및 수율을 향상시킬 수 있다.
이후, 도시하지는 않았지만, 층간절연막(150)을 CMP 공정으로 평탄화한다.
본 발명에서는 설명의 편의를 위하여, 플래시 메모리 소자의 금속 배선 형성 방법으로 설명하였으나, 본 발명은 플래시 메모리 소자의 제조에만 국한된 것이 아니라 다마신 공정(Damascene Process)을 채택하는 디램(DRAM)과 에스램(SRAM) 등에 다양하게 적용될 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지 만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 반도체 소자의 금속 배선 형성에 있어서, 반도체 기판 상부에 장벽금속층, 도전막 및 반사 방지막을 순차적으로 증착한 후 식각하여 콘택홀을 형성한 다음 전체 구조 상부에 물질 간 산화율 차이를 이용한 실링 산화막 형성으로 도전막 패턴의 프로파일을 개선하여 후속 공정에서 유전 물질 증착 시 갭 필 특성 향상을 통해 보이드를 억제함과 동시에 플라즈마 손상을 방지함으로써 RC 지연과 저항의 증가를 줄여 금속 배선의 신뢰성을 향상시키고, 이를 통해 소자의 전기적 특성 및 수율을 향상시킬 수 있다.
Claims (8)
- 반도체 기판 상부에 장벽금속층, 도전막 및 반사 방지막을 순차적으로 형성하는 단계;상기 반사 방지막, 도전막 및 장벽금속층을 순차적으로 식각하여 콘택홀을 형성하는 단계; 및상기 콘택홀의 측벽을 포함하는 전체 구조 상부에 실링 산화막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 도전막은 장벽금속층 및 반사 방지막 물질의 산화율보다 높은 산화율을 갖는 물질로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 도전막은 알루미늄(Al)으로 형성되는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 식각은 반응성 이온 식각(Reactive Ion Etching)으로 실시하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 실링 산화막은 100 내지 500Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 실링 산화막은 산화 공정으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 실링 산화막은 장벽금속층 패턴과 반사 방지막 패턴의 측면보다 도전막 패턴의 측면에서 더 두껍게 형성되는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 실링 산화막을 형성하는 단계 이후에 전체 구조 상부에 층간절연막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
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2006
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| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |