KR100639457B1 - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

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Abstract

컨택홀 또는 비아홀을 텅스텐으로 매립할 때, 텅스텐층 내부에 보이드(void) 발생을 방지하고, 스텝 커버리지(step coverage)를 증가시키는 반도체 소자의 금속배선 형성 방법에 관한 것으로서, 하부 도전층 상에 층간 절연막을 형성하는 단계; 층간 절연막을 식각하여 컨택홀 또는 비아홀을 형성하는 단계; 컨택홀 또는 비아홀 내부와 층간 절연막 표면에 베리어 금속막을 형성하는 단계; 베리어 금속막 상에 제1 도전층을 형성하는 단계; 제1 도전층을 아르곤(Ar) 가스로 스퍼터링하여 제1 도전층의 오버행(overhang)된 부분을 제거하는 단계; 제1 도전층 상에 제2 도전층을 형성하여 컨택홀 또는 비아홀을 매립하는 단계; 제1, 2 도전층과 층간 절연막의 표면을 평탄화 식각하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법을 제공한다.
반도체, 컨택홀, 비아홀, 오버행, 텅스텐, 베리어금속막, 컨택플러그

Description

반도체 소자의 금속배선 형성 방법 {METHOD FOR FABRICATING METAL LINE IN SEMICONDUCTOR DEVICE}
도 1a∼도 1b는 종래 반도체 소자의 텅스텐 컨택플러그 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.
도 2a∼도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성 공정 중 텅스텐 컨택플러그 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로서, 보다 상세하게는 컨택홀 또는 비아홀을 텅스텐으로 매립할 때, 텅스텐층 내부에 보이드(void) 발생을 방지하고, 스텝 커버리지를 향상시키는 방법에 관한 것이다.
일반적으로 반도체 소자의 금속배선 형성 공정에서 트랜지스터와 메탈 라인을 연결하는 컨택홀을 채우거나 메탈 라인간 비아홀을 채우는 물질로서 텅스텐이 사용되고 있다. 텅스텐은 화학 증기증착(CVD; chemical vapor deposition) 방식으로 성막되며, 스퍼터링으로 성막된 베리어 금속막과 CVD 방식으로 성막된 베리어 금속막 모두에 용이하게 증착된다.
도 1a∼도 1b는 종래 반도체 소자의 텅스텐 컨택플러그 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.
도 1a를 참고하면, 텅스텐 컨택플러그를 형성하기 위해서는 먼저 하부 도전층(1), 예를 들어 반도체 기판 내지 하부 금속배선 위에 층간 절연막(3)을 형성하고, 하부 도전층(1) 표면의 일부가 노출될때까지 층간 절연막(3)을 식각하여 컨택홀(5)(또는 비아홀)을 형성한다. 그리고 컨택홀(5) 내부와 층간 절연막(3) 표면에 베리어 금속막(7)을 증착하고, 베리어 금속막(7) 위로 텅스텐을 CVD 증착하여 텅스텐층(9)을 형성한다.
그런데 텅스텐을 증착할 때에는 컨택홀(5) 입구에서의 증착 속도가 측벽 및 바닥부에서의 증착 속도보다 크기 때문에, 컨택홀(5)의 입구 영역에서 텅스텐이 두껍게 증착되는 이른바 오버행(overhang) 현상이 발생하게 되며, 텅스텐 증착이 진행될수록 텅스텐층(9)의 오버행이 심화되어 마지막으로는 컨택홀(5)이 막히면서 씸(seem)이 형성된다.
이로서 도 1b에 도시한 바와 같이, 텅스텐 증착 후 화학기계적 연마(CMP; chemical mechanical polishing) 공정을 행하면 텅스텐층(9) 내부에 보이드(11)가 발생하게 된다. 상기 보이드(11)는 반도체 소자의 결함으로 발전하거나, 반도체 소자를 장기간 사용시 신뢰성에 문제를 유발할 수 있다. 이러한 문제는 컨택홀(5) 또는 비아홀의 종횡비가 클수록 빈번하게 발생하며, 컨택홀(5) 또는 비아홀에서의 스탭 커버리지(step coverage)를 저하시켜 텅스텐 컨택플러그의 특성을 저하시킨다.
따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 컨택홀 또는 비아홀을 텅스텐으로 매립할 때, 텅스텐층 내부에 보이드 발생을 방지하고, 스텝 커버리지를 증가시킬 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은,
하부 도전층 상에 층간 절연막을 형성하는 단계와, 층간 절연막을 식각하여 하부 도전층을 노출시키는 컨택홀 또는 비아홀을 형성하는 단계와, 컨택홀 또는 비아홀 내부와 층간 절연막 표면에 베리어 금속막을 형성하는 단계와, 베리어 금속막 상에 제1 도전층을 형성하는 단계와, 제1 도전층을 아르곤(Ar) 가스로 스퍼터링하여 제1 도전층의 오버행(overhang)된 부분을 제거하는 단계와, 제1 도전층 상에 제2 도전층을 형성하여 컨택홀 또는 비아홀을 매립하는 단계와, 제1, 2 도전층과 층간 절연막의 표면을 평탄화 식각하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법을 제공한다.
상기 제1 도전층은 컨택홀 또는 비아홀의 입구가 막히지 않는 두께로 형성된다. 상기 제1, 2 도전층은 텅스텐으로 이루어지며, 화학 증기증착(CVD) 방법으로 형성된다.
상기 아르곤 스퍼터링은 제1, 2 도전층 증착장비 내부에서 연속으로 실시될 수 있다.
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.
도 2a∼도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성 공정 중 텅스텐 컨택플러그 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.
도 2a를 참고하면, 텅스텐 컨택플러그를 형성하기 위해서는 먼저 하부 도전층(2), 예를 들어 반도체 기판 내지 하부 금속배선 위에 층간 절연막(4)을 형성하고, 하부 도전층(2) 표면의 일부가 노출될때까지 층간 절연막(4)을 식각하여 컨택홀(6)(또는 비아 홀)을 형성한다. 그리고 컨택홀(6) 내부와 층간 절연막(4) 표면에 베리어 금속막(8)을 증착하는데, 베리어 금속막(8)은 통상 Ti/TiN막으로서, 스퍼터링 또는 CVD 공정으로 증착한다.
이어서 베리어 금속막(8) 위로 컨택홀(6) 내부와 층간 절연막(4) 표면에 텅스텐을 CVD 공정으로 증착하여 제1 텅스텐층(10)을 형성한다. 이 때, 제1 텅스텐층(10)은 컨택홀(6) 입구에서의 증착 속도가 측벽 및 바닥부에서의 증착 속도보다 크기 때문에, 컨택홀(6) 입구 영역에서 텅스텐이 두껍게 증착되는 오버행(overhang) 현상이 발생하게 되며, 컨택홀(6)의 입구가 막히기 전에 텅스텐 증착을 중지하여 상기 제1 텅스텐층(10)은 컨택홀(6)의 입구가 막히지 않는 두께로 형성된다.
이와 같이 텅스텐 증착이 진행되어 컨택홀(6) 입구에 오버행이 발생하면, 도 2b에 도시한 바와 같이 제1 텅스텐층(10)을 아르곤(Ar) 가스로 스퍼터링하여 제1 텅스텐층(10)에서 오버행된 부분을 제거한다(도 2c 참고). 상기 아르곤 가스의 스퍼터링은 텅스텐 증착장비 내부에서 연속으로 진행되거나, 텅스텐 증착장비 외부로 인출되어 다른 증착장비에서 진행될 수 있다.
도 2c를 참고하면, 아르곤 스퍼터링을 거친 제1 텅스텐층(10)은 컨택홀(6) 바닥부를 향해 그 두께가 점진적으로 증가하여 스텝 커버리지(step coverage)를 높이는데 유리하게 작용한다.
다음으로, 도 2d에 도시한 바와 같이 제1 텅스텐층(10) 위로 텅스텐을 CVD 증착하여 제2 텅스텐층(12)을 형성함으로써 컨택홀(6) 매립을 완성한다. 이와 같이 제1 텅스텐층(10)에서 오버행된 부분을 제거한 다음 제2 텅스텐층(12)을 형성함에 따라, 컨택홀(6) 내부에 보이드(void) 발생 없이 컨택홀(6)을 제1, 2 텅스텐층(10, 12)으로 완벽하게 채울 수 있다.
마지막으로 제1, 2 텅스텐층(10, 12)과 베리어 금속층(8)의 표면을 화학기계적 연마(CMP) 공정을 통해 평탄화 식각하여 도 2e에 도시한 바와 같이 컨택홀(6)을 매립하는 텅스텐 컨택플러그를 완성한다. 완성된 텅스텐 컨택플러그는 그 내부에 보이드가 발생하지 않는 특징을 갖는다.
전술한 텅스텐 컨택플러그 형성 방법은 종횡비(aspect ratio)가 높은 컨택홀 및 비아홀에 용이하게 적용될 수 있으며, 이 경우에도 보이드 발생 없이 컨택홀 및 비아홀을 텅스텐으로 완벽하게 채워 우수한 품질의 컨택플러그를 완성할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이와 같이 본 발명에 따르면, 컨택홀 또는 비아홀을 텅스텐으로 매립할 때 보이드 발생을 효과적으로 방지할 수 있으며, 종횡비가 높은 컨택홀 또는 비아홀에서도 보이드가 없는 컨택플러그 형성이 가능해진다. 따라서 보이드에 의한 반도체 소자의 결함을 미연에 방지하고, 반도체 소자를 장기간 사용시에도 신뢰성을 확보하는 효과가 있다.

Claims (5)

  1. 하부 도전층 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 하부 도전층을 노출시키는 컨택홀 또는 비아홀을 형성하는 단계;
    상기 컨택홀 또는 비아홀 내부와 상기 층간 절연막 표면에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막 상에 상기 컨택홀 또는 비아홀의 입구가 막히지 않는 두께의 텅스텐으로 화학 증기증착(CVD) 방법에 의하여 형성되는 제1 도전층을 형성하는 단계;
    상기 제1 도전층을 아르곤(Ar) 가스로 스퍼터링하여 제1 도전층의 오버행(overhang)된 부분을 제거하는 단계;
    상기 제1 도전층 상에 화학 증기증착(CVD) 방법에 의하여 텅스텐으로 형성되는 제2 도전층을 형성하여 상기 컨택홀 또는 비아홀을 매립하는 단계; 및
    상기 제1, 2 도전층과 층간 절연막의 표면을 평탄화 식각하는 단계
    를 포함하는 반도체 소자의 금속배선 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 아르곤 스퍼터링이 제1, 2 도전층 증착장비 내부에서 연속으로 실시되는 반도체 소자의 금속배선 형성 방법.
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