KR100825649B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100825649B1
KR100825649B1 KR1020060130566A KR20060130566A KR100825649B1 KR 100825649 B1 KR100825649 B1 KR 100825649B1 KR 1020060130566 A KR1020060130566 A KR 1020060130566A KR 20060130566 A KR20060130566 A KR 20060130566A KR 100825649 B1 KR100825649 B1 KR 100825649B1
Authority
KR
South Korea
Prior art keywords
metal film
metal
via hole
interlayer insulating
forming
Prior art date
Application number
KR1020060130566A
Other languages
English (en)
Inventor
이주현
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060130566A priority Critical patent/KR100825649B1/ko
Application granted granted Critical
Publication of KR100825649B1 publication Critical patent/KR100825649B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에서는 반도체 소자의 금속배선 형성방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 반도체 기판의 전면에 제 1 금속막을 형성하는 단계; 상기 제 1 금속막이 비아홀 내부에 남도록 전면에 평탄화 공정을 진행하는 단계; 상기 평탄화 공정이 진행된 제 1 금속막을 포함한 반도체 기판의 전면에 제 2 금속막을 형성하는 단계; 및 상기 제 2 금속막이 비아홀의 내부에 남도록 전면에 평탄화 공정을 실시하여 제 1, 제 2 금속막으로 이루어진 콘택 플러그를 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
금속배선, CMP, 보이드, 비아홀

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도.
본 발명에서는 반도체 소자의 금속배선 형성방법에 관해 개시된다.
일반적으로, 반도체 소자의 금속배선으로 널리 사용하는 금속으로 알루미늄(Al), 알루미늄 합금 및 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 층간 절연막(12)을 형성하 고, 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 비아홀(13)을 형성한다.
이때, 상기 비아홀(13)의 형성 공정은 금속배선과 다른 금속배선을 연결시켜주는 공정이다.
도 1b에 도시한 바와 같이, 상기 비아홀(13)을 포함한 반도체 기판(11)의 전면에 CVD(Chemical Vapor Deposition) 방식으로 텅스텐(W)과 같은 금속막(14)을 증착한다.
도 1c에 도시한 바와 같이, 상기 금속막(14)의 전면에 상기 층간 절연막(12)의 상부 표면을 앤드 포인트로(end point)로 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 비아홀(13) 내부에 콘택 플러그(14a)를 형성한다.
그러나, 종래의 금속배선 간의 연결에 사용되는 비아홀 내부에 콘택 플러그용 금속막을 CVD 방식으로 증착하기 때문에 디자인 룰(design rule)이 작아짐에 따라서 비아홀에 금속막을 증착할 때 금속 심 사이즈(seam size)가 작아지거나 비아홀(13) 내부에 보이드(void)(15)가 발생한다.
이와 같이 발생된 보이드(15)와 심은 금속배선의 신뢰성에 영향을 미치며 결함으로 작용하여 후속 공정진행 시 많은 문제를 야기한다.
즉, 도 1b에서와 같이, 금속막(14)이 증착되면서 층간 절연막(12) 상부에서부터 금속막 오버행(overhang)이 발생하며, 상기 오버행 발생 부위가 먼저 닫히면서 그 하부에 보이드(15)가 형성된다. 이렇게 발생된 보이드(15)는 이후 CMP 공정에서 들어나게 되어 금속 심으로 나타나거나, 나타나지 않더라도 콘택 플러그(14a) 내에 잔존하여 이후 배선의 신뢰성에 영향을 준다.
본 발명은 금속배선을 연결하는 콘택 플러그의 보이드 및 금속 심의 발생을 방지하여 배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 반도체 기판의 전면에 제 1 금속막을 형성하는 단계; 상기 제 1 금속막이 비아홀 내부에 남도록 전면에 평탄화 공정을 진행하는 단계; 상기 평탄화 공정이 진행된 제 1 금속막을 포함한 반도체 기판의 전면에 제 2 금속막을 형성하는 단계; 및 상기 제 2 금속막이 비아홀의 내부에 남도록 전면에 평탄화 공정을 실시하여 제 1, 제 2 금속막으로 이루어진 콘택 플러그를 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(101)상에 층간 절연막(102)을 형성하고, 상기 반도체 기판(101)의 표면이 소정부분 노출되도록 상기 층간 절연 막(102)을 선택적으로 제거하여 비아홀(103)을 형성한다.
이때, 상기 비아홀(103)의 형성 공정은 금속배선과 다른 금속배선을 연결시켜주는 공정이다.
도 2b에 도시한 바와 같이, 상기 비아홀(103)을 포함한 반도체 기판(101)의 전면에 CVD(Chemical Vapor Deposition) 방식으로 텅스텐(W)과 같은 제 1 금속막(104)을 증착한다.
여기서, 상기 제 1 금속막(104)으로 알루미늄(Al), 알루미늄 합금 및 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있다.
한편, 상기 금속막(104)이 CVD 방식으로 증착되면서 층간 절연막(102) 상부에서부터 금속막 오버행(overhang)이 발생하며, 상기 오버행 발생 부위가 먼저 닫히면서 그 하부에 보이드(105)가 형성된다.
도 2c에 도시한 바와 같이, 상기 제 1 금속막(104)의 전면에 상기 층간 절연막(102)의 상부 표면을 앤드 포인트로(end point)로 CMP(Chemical Mechanical Polishing) 공정을 실시하여 오버행이 발생한 부분을 제거하여 상기 비아홀(103) 내부에 제 1 콘택 플러그(104a)를 형성한다.
여기서, 상기 제 1 금속막(104)의 전면에 CMP 공정을 실시함으로써 CVD 공정을 통해 제 1 금속막(104)을 증착할 때 비아홀(103) 상부에서 오버행에 의해 발생하는 보이드(105)가 노출되게 된다.
한편, 상기 CMP 공정은 금속막의 오버행을 완전히 제거하기 위하여 상기 층간 절연막(102)의 표면으로부터 소정 두께만큼 제거되도록 층간 절연막(102)의 표 면으로부터 20㎚만큼이 타겟(target)이 되도록 실시한다.
이때 상기 CMP 공정시에 슬러리(slurry)로 알루미나 베이스(~3wt%), pH 3~4, 옥시던트 페릭나이트레이트(Oxidant Ferricnitrate) 및 실리카 베이스(silica base)(~10wt%), pH 9~11 옥시던트 APS(Ammonium persulfate), 공정시간을 60 ~ 300sec, 층간 절연막(102)의 식각량을 20㎚이하로 진행한다.
도 2d에 도시한 바와 같이, 상기 제 1 콘택 플러그(104a)가 형성된 반도체 기판(101)의 전면에 CVD(Chemical Vapor Deposition) 방식으로 텅스텐(W)과 같은 제 2 금속막(106)을 증착한다.
여기서, 상기 제 2 금속막(106)으로 알루미늄(Al), 알루미늄 합금 및 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있다.
한편, 상기 제 2 금속막(106)을 CVD 방식으로 증착할 때 제 1 콘택 플러그(104a)에 형성된 보이드(105)에도 제 2 금속막(106)이 채워져 매립되게 된다.
도 2e에 도시한 바와 같이, 상기 제 2 금속막(106)의 전면에 상기 층간 절연막(102)의 상부 표면을 앤드 포인트로(end point)로 CMP(Chemical Mechanical Polishing) 공정을 실시하여 오버행이 발생한 부분을 제거하여 상기 비아홀(103) 내부에 제 2 콘택 플러그(106a)를 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 효과가 있다.
즉, 금속막의 형성을 1차, 2차로 나누어 진행하고 그 사이에 CMP 공정을 진행함으로써 콘택 플러그 내에 보이드 발생을 방지함과 동시에 금속 심의 사이즈를 최소화하여 배선의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 반도체 기판의 전면에 제 1 금속막을 형성하는 단계;
    상기 제 1 금속막이 비아홀 내부에 남도록 상기 층간 절연막 상측의 상기 제1 금속막 및 상기 층간 절연막의 일부를 제거하는 평탄화 공정을 진행하는 단계;
    상기 평탄화 공정이 진행된 제 1 금속막을 포함한 반도체 기판의 전면에 제 2 금속막을 형성하는 단계; 및
    상기 제 2 금속막이 비아홀의 내부에 남도록 전면에 평탄화 공정을 실시하여 제 1, 제 2 금속막으로 이루어진 콘택 플러그를 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속막의 평탄화 공정은 상기 층간 절연막의 표면으로부터 소정깊이를 타겟을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 층간 절연막은 20nm 이하의 두께가 제거되도록 상기 제 1 금속막의 평탄화 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 금속막의 평탄화 공정은 슬러리로 알루미나 베이스(~3wt%), pH 3~4, 옥시던트 페릭나이트레이트 및 실리카 베이스(~10wt%), pH 9~11 옥시던트 APS, 공정시간을 60 ~ 300sec로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 제 1 금속막 및 제 2 금속막은 텅스텐인 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020060130566A 2006-12-20 2006-12-20 반도체 소자의 제조방법 KR100825649B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060130566A KR100825649B1 (ko) 2006-12-20 2006-12-20 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060130566A KR100825649B1 (ko) 2006-12-20 2006-12-20 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100825649B1 true KR100825649B1 (ko) 2008-04-25

Family

ID=39572740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060130566A KR100825649B1 (ko) 2006-12-20 2006-12-20 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100825649B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040025110A (ko) 2002-09-18 2004-03-24 아남반도체 주식회사 반도체 소자의 텅스텐 플러그 형성 방법
KR100562311B1 (ko) * 2003-07-11 2006-03-22 동부아남반도체 주식회사 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법
KR100639457B1 (ko) * 2003-12-24 2006-10-26 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040025110A (ko) 2002-09-18 2004-03-24 아남반도체 주식회사 반도체 소자의 텅스텐 플러그 형성 방법
KR100562311B1 (ko) * 2003-07-11 2006-03-22 동부아남반도체 주식회사 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법
KR100639457B1 (ko) * 2003-12-24 2006-10-26 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성 방법

Similar Documents

Publication Publication Date Title
US8940635B1 (en) Structure and method for forming interconnect structure
TWI406361B (zh) 於互連應用中形成可靠介層接觸之結構及方法
US20080128907A1 (en) Semiconductor structure with liner
CN107658289A (zh) 半导体器件及其制造方法
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
US20080286962A1 (en) Method for fabricating metal pad
JP2007180408A (ja) 半導体装置およびその製造方法
TW201207993A (en) Semiconductor device and manufacturing method thereof
KR100825649B1 (ko) 반도체 소자의 제조방법
KR20100011799A (ko) 반도체 소자의 제조방법
JP2007335578A (ja) 半導体装置及びその製造方法
US7902065B2 (en) Multi-layered metal line having an improved diffusion barrier of a semiconductor device and method for forming the same
US11410926B2 (en) E-fuse enhancement by underlayer layout design
TWI322471B (en) A semiconductor device having a second level of metallization formed over a first level with minimal damage to the first level and method
JP2006196642A (ja) 半導体装置およびその製造方法
KR100945503B1 (ko) 반도체 소자의 금속배선 형성방법
KR100889555B1 (ko) 반도체 소자의 인덕터 제조방법
KR100445409B1 (ko) 반도체소자의금속배선형성방법
US7741219B2 (en) Method for manufacturing a semiconductor device using the self aligned contact (SAC) process flow for semiconductor devices with aluminum metal gates
JP2003218201A (ja) 半導体装置およびその製造方法
JP2007027177A (ja) 半導体装置の製造方法
KR100834283B1 (ko) 금속 배선 형성 방법
KR20110075922A (ko) 반도체 소자의 제조방법
KR20090126884A (ko) 반도체 소자의 금속배선 및 그 제조방법
TW526546B (en) Method for producing copper damascene structure having passivation layer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee