KR20080061075A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선형성방법에 관한 것으로, 본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 소자의 금속배선 형성방법은 제1 금속배선이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 상기 제1 금속배선을 노출하는 비아홀을 형성하는 단계와, 상기 비아홀이 형성된 결과물 상에 이온방지막을 형성하는 단계와, 상기 결과물 상에 BT공정을 수행하여, 상기 비아홀의 측벽에만 확산방지막을 형성하는 단계와, 상기 이온방지막 상이 형성된 결과물 상에 확산방지막을 형성하는 단계와, 상기 확산방지막이 형성된 비아홀에만 매립되도록 금속물질을 형성하여, 상기 제1 금속배선과 접촉하는 제2 금속배선을 형성하는 단계를 포함한다.
FSG막, 비아홀

Description

반도체 소자의 금속배선 형성방법{Method of forming a metal line in semiconductor device}
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 금속배선 제조방법을 순차적으로 도시한 공정 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10: 기판 12: 하부금속배선
20: SiN4막 24: 상부금속배선
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 제조기술이 발전함에 있어서, 높은 집적률과 고 퍼포먼스(performance)를 요구하게 되고, 이를 충족시키기 위해 미세한 공정을 필요로 한다. 이를 충족시키기 위해, 층간 절연막을 F(fluorine)이 도핑된 실리콘 산화물인 저유전물질인 FSG(Fluorinated Silicate Glass)막으로 형성하게 된다.
이와 같이 FSG막을 층간 절연막으로 사용하면, 하부금속배선과 상부금속배선의 커 패시턴스에 의한 소자의 RC 딜레이를 저하시킬 수 있게 된다.
그러나, FSG막은 낮은 유전율을 갖지만, F에 의한 불량이 유발되어 인접 막질로의 확산이 빈번하고, 금속과의 FSG막간의 접착력뿐만 아니라 금속과 금속간의 접착력에 악영향을 주게 되어 소자의 전기적 특성을 저하시키는 문제점이 발생된다.
상술한 문제점을 해결하기 위한 본 발명은 소자의 전기적 특성을 향상시키는 반도체 소자의 금속배선형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 반도체 소자의 금속배선 형성방법은 제1 금속배선이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 상기 제1 금속배선을 노출하는 비아홀을 형성하는 단계와, 상기 비아홀이 형성된 결과물 상에 이온방지막을 형성하는 단계와, 상기 결과물 상에 BT공정을 수행하여, 상기 비아홀의 측벽에만 확산방지막을 형성하는 단계와, 상기 이온방지막 상이 형성된 결과물 상에 확산방지막을 형성하는 단계와, 상기 확산방지막이 형성된 비아홀에만 매립되도록 금속물질을 형성하여, 상기 제1 금속배선과 접촉하는 제2 금속배선을 형성하는 단계를 포함한다.
상기 이온방지막은 H 리치 SiN4(hydrogen rich SiN4)막으로 형성하고, 상기 SiN4막은 ALD(Atomic layer eposition)법을 이용하여 50~100Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
상기 BT공정은 상기 확산방지막의 증착챔버에서 RF 트리트먼트(treatment)한다.
상기 제1 또는 제2 금속물질은 텅스텐물질이다.
상기 층간 절연막은 FSG막과 SiH4막으로 형성된 이중 막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 '상'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 순차적으로 도시한 공정 단면도들이다.
먼저, 도 1에 도시된 바와 같이, 소정의 소자가 형성된 기판(10)상에 금속물질로 이루어진 하부금속배선(12)을 형성하고, 상기 상부금속배선(12)이 형성된 결과물 상에 제1 IMD(Inter Metal Dielectric)막(14), 제2 IMD(16)막을 순차적으로 형성한다.
상기 제1 IMD막으로는 F(fluorine)이 도핑된 실리콘 산화물인 FSG(Fluorinated Silicate Glass)막을 형성하고, 상기 제2 IMD으로는 상기 FSG막에 분포된 F의 확산 을 방지하기 위해 SiH4로 형성된 막으로 형성한다.
이어, 상기 제1 및 제2 IMD막(14, 16)에 상기 하부금속배선(12)을 노출하는 비아홀(18)을 형성한다.
이어, 도 2에 도시된 바와 같이, 상기 비아홀(18)이 형성된 결과물 전면에
ALD(Atomic layer eposition)법으로 SiN4막(20)을 형성한다.
상기 SiN4막(20)은 상기 IMD막의 이온방지막으로써, 상기 제1 IMD막의 F이온의 캡처(capture)능력이 우수한 H 리치 SiN4(hydrogen rich SiN4)로 형성한다. 그리고, 비아홀(18)의 바텀(bottom)과 측벽의 스텝 커버리지(step coverage)가 높은 비아홀에 적합한 ALD(Atomic layer eposition)법을 이용하여 50~100Å의 두께로 형성한다.
다음으로, 도 3에 도시된 바와 같이, 상기 비아홀(18)이 형성된 결과물 상에 BT(break through)공정을 수행하여, 비아홀(18)의 바텀(bottom) 및 제2 IMD막(16) 상부에 형성된 SiN4막(20)을 제거한다. 따라서, 비아홀(18)의 측벽에만 SiN4막(20)이 형성된다.
상기 BT공정은 이후 형성될 확산방지막의 증착챔버에서 RF 트리트먼트(treatment)이다.
다음, 도 4에 도시된 바와 같이, 상기 SiN4막(20)이 형성된 결과물 상에 확산방지막(Diffusion Barrier layer: 22)형성한다.
마지막으로, 도 5에 도시된 바와 같이, 상기 확산방지막(22)이 형성된 결과물 상에 구리와 같은 금속물질을 형성한 후, 제2 IMD막(16)이 노출될 때까지 CMP공정과 같 은 평탄화공정을 수행하여, 상기 금속물질이 비아홀 내부에만 매립되도록 하여, 상기 하부금속배선(12)와 접촉하는 상부금속배선(24)을 형성한다.
상기 상부금속배선 및 하부금속배선은 텅스텐과 같은 금속물질이다.
이상에서와 같이, 비아홀의 측벽에는 SiN4막을 형성하고, 비아홀의 상부면에는 SiH4막을 형성함으로써, FSG(Fluorinated Silicate Glass)막을 층간절연막으로 사용하게 될 경우, FSG막에 분포된 F의 확산을 방지하여, 금속과의 FSG막간의 접착력뿐만 아니라 금속과 금속간의 접착력을 향상시키게 된다.
상술한 바와 같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 비아홀의 측벽에는 SiN4막을 형성하고, 비아홀의 상부면에는 SiH막을 형성함으로써, FSG(Fluorinated Silicate Glass)막을 층간절연막으로 사용하게 될 경우, FSG막에 분포된 F의 확산을 방지하여, 금속과의 FSG막간의 접착력뿐만 아니라 금속과 금속간의 접착력을 향상시키게 되어, 소자의 특성향상을 가져오는 효과가 있다.

Claims (6)

  1. 제1 금속배선이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와,
    상기 층간 절연막을 패터닝하여 상기 제1 금속배선을 노출하는 비아홀을 형성하는 단계와,
    상기 비아홀이 형성된 결과물 상에 이온방지막을 형성하는 단계와,
    상기 결과물 상에 BT공정을 수행하여, 상기 비아홀의 측벽에만 확산방지막을 형성하는 단계와,
    상기 이온방지막 상이 형성된 결과물 상에 확산방지막을 형성하는 단계와,
    상기 확산방지막이 형성된 비아홀에만 매립되도록 금속물질을 형성하여, 상기 제1 금속배선과 접촉하는 제2 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1 항에 있어서, 상기 이온방지막은
    H 리치 SiN4(hydrogen rich SiN4)막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제2 항에 있어서, 상기 SiN4막은
    ALD(Atomic layer eposition)법을 이용하여 50~100Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제1 항에 있어서, 상기 BT공정은
    상기 확산방지막의 증착챔버에서 RF 트리트먼트(treatment)하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제1 항에 있어서, 상기 제1 또는 제2 금속물질은 텅스텐물질인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제1 항에 있어서, 상기 층간 절연막은
    FSG막과 SiH4막으로 형성된 이중 막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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