KR20070076813A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 하부구조물이 구비된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 하부구조물을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 측벽에 측벽캡핑막을 형성하는 단계와, 상기 측벽캡핑막이 형성된 콘택홀 표면 및 층간절연막 상에 씨드막을 형성하는 단계와, 상기 씨드막 상에 콘택홀을 매립하도록 알루미늄막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래 기술의 문제를 설명하기 위한 반도체 소자의 단면사진.

도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

200 : 반도체 기판 210 : 하부구조물

220 : 층간절연막 230 : 측벽캡핑막

240 : 씨드막 250 : 알루미늄막

H : 콘택홀

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택플러그를 포함한 금속배선의 저항 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.

주지된 바와 같이, 반도체 소자의 전기적 연결 통로를 제공하는 콘택홀의 매립 플러그 물질로는 텅스텐(W)이 주로 이용되고 있다. 이것은 텅스텐이 알루미늄 (Al) 및 구리(Cu) 보다 비저항이 높기는 하지만 매립 특성이 우수하여 미세한 콘택홀을 매립하기가 용이하기 때문이다.

다시 말해, 알루미늄 및 구리가 텅스텐 보다 비저항이 낮기는 하지만 알루미늄 및 구리로는 0.25㎛ 이하의 직경을 갖는 종횡비(aspect ratio)가 큰 미세 콘택홀을 완전 매립하기 어렵기 때문에, 비저항이 높더라도 매립 특성이 우수한 텅스텐을 콘택플러그 물질로 사용하는 것이다. 그리고, 상기 텅스텐 재질의 콘택플러그와 콘택하는 금속배선의 재료로는 비저항이 낮고 패터닝(patterning)이 용이한 알루미늄이 주로 이용된다.

자세하게, 종래의 콘택플러그 및 금속배선 형성 공정을 살펴보면, 먼저, 층간절연막의 식각을 통해 하부구조물을 노출시키는 콘택홀을 형성한 상태에서, 상기 콘택홀 표면 및 층간절연막 상에 씨드막(seed layer) 등을 형성하고, 상기 콘택홀을 매립시키도록 씨드막 상에 CVD(Chemical Vaporization Deposition) 공정으로 텅스텐막을 증착하고, 이어, CMP(Chemical Mechanical Polishing) 또는 에치-백(etch-back) 공정으로 상기 텅스텐막을 식각하여 콘택홀 내에 텅스텐 플러그를 형성한다.

그런 다음, 상기 텅스텐 플러그를 포함한 층간절연막 상부에 배선용 금속막으로서 알루미늄막을 증착한 후, 상기 알루미늄막을 배선 형태로 식각하여 상기 텅스텐 플러그와 콘택되는 알루미늄 배선을 형성한다.

그러나, 전술한 종래 기술의 경우, 텅스텐 재질의 콘택플러그와 알루미늄 재질의 금속배선을 각각 형성해주기 때문에 공정이 다소 복잡할 뿐만 아니라, 텅스텐 의 비저항이 높아 콘택플러그의 저항이 높으며, 콘택플러그와 금속배선의 계면에서 불량이 유발될 수 있어서 배선의 신뢰성이 우수하지 못하다는 문제점이 있다.

아울러, 상기 텅스텐막의 CMP 또는 에치-백시 식각 부산물이 많이 발생하므로, 그에 기인하는 결함(defect)이 발생할 가능성이 높다는 문제가 있다.

이에, 최근에는 텅스텐 보다 비저항이 낮은 알루미늄의 매립 특성을 개선하여 알루미늄을 플러그 물질로 적용하려는 연구가 진행되고 있다. 알루미늄을 플러그 물질로 적용하면, 콘택플러그와 금속배선을 동일 재질로 동시에 형성시킬 수 있기 때문에 공정이 단순화됨은 물론, 배선의 저항 및 신뢰성 특성이 크게 개선된다.

그러나, 앞서 언급한 바와 같이, 알루미늄의 경우 0.25㎛ 이하의 직경을 갖는 콘택홀을 완전 매립하는 것이 용이하지 않기 때문에, 도 1에 나타난 바와 같은 보이드(void) 불량이 유발되기 쉬우므로, 실제로 알루미늄을 플러그 물질로 적용하는데는 어려움을 겪고 있다.

상기 알루미늄을 플러그 물질로 적용할 때, 도 1에 나타난 바와 같이 보이드(void)가 유발되는 이유는 콘택홀(H)의 측벽에 해당하는 층간절연막 부분으로부터 수분 등의 기체 성분이 아웃 개싱(out gasing)되어, 콘택홀(H)의 측벽에 형성되는 씨드막(Ti)의 상태가 불량해지기 때문이다. 여기서, 상기 씨드막은 통상 SIP(Self Ionized Plasma) 공정에 따른 Ti막으로 형성하는데, 상기 SIP 공정은 플라즈마의 직진성을 증가시켜 콘택홀 바닥부에서의 피복 특성을 개선시킨 증착 공정이다.

특히, 최근 고집적화에 따라 증가되고 있는 금속배선간 기생 캐패시턴스(parastic capacitance) 값을 감소시키기 위해 저유전의 SOG(Spin On Glass)막을 층간절연막으로 적용하고 있는데, 상기 SOG막을 층간절연막으로 적용하는 경우, 다공질(porous)의 SOG막 내에 흡착되는 수분의 양이 많기 때문에 상기한 아웃 개싱에 의한 보이드 불량 문제가 발생할 가능성이 커진다.

더욱이, 층간절연막을 SOG막이 포함된 다층 구조로 형성하는 경우에는, 층간절연막의 계면이 수분 등 기체 성분이 빠져나가는 통로로 작용하기 때문에, 아웃 개싱에 의한 보이드 문제가 더욱 켜져 알루미늄으로 콘택홀을 완전 매립하기가 매우 어려워진다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 텅스텐 보다 낮은 비저항을 갖는 알루미늄 재질로 콘택플러그를 형성함에 있어서, 콘택홀 측벽의 아웃 개싱 현상으로 인한 보이드 불량을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 제조방법은, 하부구조물이 구비된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 하부구조물을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 측벽에 측벽캡핑막을 형성하는 단계; 상기 측벽캡핑막이 형성된 콘택홀 표면 및 층간절연막 상에 씨드막을 형성하는 단계; 및 상기 씨드막 상에 콘택홀을 매립하도록 알루미늄막을 형성하는 단계;를 포함한다.

여기서, 상기 층간절연막은 다층 구조로 형성한다.

상기 측벽캡핑막은 SiO2막, SiON막 및 SixNy막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성한다.

상기 측벽캡핑막은 200∼500Å의 두께로 형성한다.

상기 씨드막은 SIP 공정에 따른 Ti막으로 형성한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 하부 금속배선과 같은 하부구조물(210)이 구비된 반도체 기판(200) 상에 상기 하부구조물(210)을 덮도록 다층 구조의 층간절연막(220)을 증착한다. 여기서, 상기 층간절연막(220)은 도시된 바와 같이 제1층간절연막(220a), 제2층간절연막(220b)이 적층된 다층 구조로 형성할 수 있으며, BPSG(Boro-phospho Silica Glass)막 또는 SOG막 등으로 형성할 수 있다.

그런 다음, 상기 층간절연막(220)의 소정 부분을 식각하여 하부구조물(210)을 노출시키는 콘택홀(H)을 형성한다.

도 2b를 참조하면, 상기 콘택홀(H) 표면 및 층간절연막(220) 상에 절연막을 컨포멀(conformal)하게 형성하고, 상기 절연막을 이방성 식각하여 콘택홀(H) 측벽에 측벽캡핑막(230)을 형성한다. 여기서, 상기 측벽캡핑막(230)은 SiO2막(실리콘 산화막), SiON막(실리콘 질산화막) 또는 SixNy막(실리콘 질화막)으로 형성하되, 200∼500Å의 두께로 형성한다.

상기 측벽캡핑막(230)은 콘택홀(H) 측면에 해당하는 층간절연막(220) 부분으로부터 유발되는 아웃 개싱 현상을 차단하는 역할을 하기 때문에, 후속하는 씨드막 증착시 아웃 개싱에 의한 증착 불량은 효과적으로 방지된다.

도 2c를 참조하면, 상기 측벽캡핑막(230)이 형성된 콘택홀(H) 표면 및 층간절연막(220) 상에 SIP 공정에 따른 Ti 재질의 씨드막(240)을 형성한다.

앞서 언급한 바와 같이, 상기 씨드막(240) 형성시 콘택홀(H) 측면으로부터의 아웃 개싱 현상은 측벽캡핑막(230)에 의해 차단되기 때문에, 아웃 개싱에 의한 증착 불량은 방지되고, 균일한 두께를 가지면서 표면 상태가 양호한 씨드막(240)이 형성된다.

도 2d를 참조하면, 상기 씨드막(240) 상에 콘택홀(H)을 매립하도록 알루미늄막(250)을 형성한다. 여기서, 상기 알루미늄막(250)은 2단계 증착 공정으로 형성하는데, 콘택홀(H)을 매립할 동안에는 매립 특성을 위해 CVD 공정으로 형성하고, 콘택홀(H) 매립 후에는 금속배선용 알루미늄막의 두께 확보를 위해 PVD(Physical Vaporization Deposition) 공정으로 형성함이 바람직하다.

이후, 도시하지는 않았으나, 공지의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 완성한다.

이와 같이, 본 발명은 콘택홀(H) 측벽에 아웃 개싱을 차단하는 역할을 하는 측벽캡핑막(230)을 형성한 후, 씨드막(240)을 형성함으로써, 아웃 개싱에 의한 씨드막(240) 증착 불량에 기인하는 보이드(void) 발생을 방지하고, 저저항의 알루미 늄으로 콘택홀을 완전 매립할 수 있다.

종래 기술의 경우 텅스텐 재질의 콘택플러그와 알루미늄 재질의 금속배선을 각각 형성해주기 때문에 공정이 복잡할 뿐만 아니라, 텅스텐의 비저항이 높아 콘택플러그의 저항이 높으며, 콘택플러그와 금속배선의 계면에서 불량이 유발될 수 있어서 배선의 신뢰성이 우수하지 못하다는 문제점이 있었다.

그러나, 본 발명은 콘택플러그와 금속배선을 비저항이 낮은 알루미늄으로 동시에 형성시킬 수 있기 때문에, 종래 기술에 비해 공정이 단순하고 배선의 저항 및 신뢰성을 개선할 수 있다.

아울러, 본 발명은 종래 텅스텐막의 CMP 또는 에치-백시 유발되는 식각 부산물에 의한 결함(defect) 발생을 억제하여 소자의 제조 수율 및 특성을 더욱 개선할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 금속 재질의 콘택플러그 및 배선을 형성함에 있어서, 콘택홀 측벽에 아웃 개싱을 차단하는 측벽캡핑막을 형성한 후, 상기 측벽캡핑막이 형성된 콘택홀 내에 알루미늄막 증착을 위한 씨드막을 형성함으로써, 아웃 개싱에 의한 씨드막의 증착 불량에 기인하는 보이드(void) 발생을 방지하고, 저저 항의 알루미늄으로 콘택홀을 완전 매립할 수 있다.

그러므로, 본 발명은 콘택플러그와 금속배선을 비저항이 낮은 알루미늄으로 동시에 형성시킬 수 있기 때문에, 텅스텐 재질의 콘택플러그와 알루미늄 재질의 금속배선을 각각 형성하는 종래 기술에 비해 공정이 단순하고, 배선의 저항 및 신뢰성을 개선할 수 있다.

부가해서, 본 발명은 종래 텅스텐막의 CMP 또는 에치-백시 유발되는 식각 부산물에 의한 결함(defect) 발생을 억제하여 소자의 제조 수율 및 특성을 개선할 수 있다.

Claims (5)

1. 하부구조물이 구비된 반도체 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 식각하여 하부구조물을 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀 측벽에 측벽캡핑막을 형성하는 단계;

   상기 측벽캡핑막이 형성된 콘택홀 표면 및 층간절연막 상에 씨드막을 형성하는 단계; 및

   상기 씨드막 상에 콘택홀을 매립하도록 알루미늄막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 층간절연막은 다층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 측벽캡핑막은 SiO2막, SiON막 및 SixNy막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 측벽캡핑막은 200∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서, 상기 씨드막은 SIP 공정에 따른 Ti막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.

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