KR20050068585A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents

반도체 소자의 듀얼 다마신 패턴 형성 방법 Download PDF

Info

Publication number
KR20050068585A
KR20050068585A KR1020030100175A KR20030100175A KR20050068585A KR 20050068585 A KR20050068585 A KR 20050068585A KR 1020030100175 A KR1020030100175 A KR 1020030100175A KR 20030100175 A KR20030100175 A KR 20030100175A KR 20050068585 A KR20050068585 A KR 20050068585A
Authority
KR
South Korea
Prior art keywords
forming
gas
via hole
dual damascene
protective film
Prior art date
Application number
KR1020030100175A
Other languages
English (en)
Inventor
홍은석
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030100175A priority Critical patent/KR20050068585A/ko
Publication of KR20050068585A publication Critical patent/KR20050068585A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법은 비아홀의 측벽에 금속 성분의 침투를 방지할 수 있는 보호막을 형성한 상태에서 비아홀의 저면에 노출된 확산 방지막을 제거함으로써, 확산 방지막이 제거되면서 하부의 금속 배선으로부터 리스퍼터링 되는 성분이 절연막으로 확산되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 듀얼 다마신 패턴 형성 방법{Method of forming a dual damascene pattern in a semiconductor device}
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 비아홀을 먼저 형성한 후 트렌치를 형성하는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
CMOS 소자의 동작 속도는 주로 게이트 길이(Gate length)를 줄여 게이트 지연 시간(Gate delay time)을 줄이는 것에 의존하여 왔으나, 집적화 될수록 다층으로 형성된 금속 배선 사이의 RC 지연 시간이 소자의 동작 속도를 좌우하고 있다.
이러한 RC 지연을 줄이기 위하여 저항이 낮은 구리로 금속 배선을 형성하고, 유전상수 값이 낮은 물질로 층간 절연막을 형성하고 있다. 그러나, 구리배선은 일반적인 식각물질로는 식각이 거의 되지 않는 문제점으로 인하여, 층간절연막에 비아홀과 트렌치를 먼저 형성한 후 구리를 매립하고 평탄화를 시키는 듀얼 다마신 공정이 적용되고 있다. 듀얼 다마신 공정을 적용하기 위해서는 층간 절연막을 제1 절연막, 식각 정지층 및 제2 절연막의 적층 구조로 형성해야 하며, 상부의 제2 절연막에 트렌치가 형성되고 하부의 제1 절연막에 비아홀이 형성된다.
이렇게 듀얼 다마신 패턴을 형성하면, 비아홀의 저면에는 확산 방지막이 노출되는데, 확산 방지막이 저항이 높아서 이를 제거해주는 것이 바람직하다. 하지만, 확산 방지막을 제거하는 과정에서 하부 금속 배선의 금속 성분이 비아홀의 측벽으로 리스퍼터링되어 확산되는 문제점이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 듀얼 다마신 패턴 형성 방법은 비아홀의 측벽에 금속 성분의 침투를 방지할 수 있는 보호막을 형성한 상태에서 비아홀의 저면에 노출된 확산 방지막을 제거함으로써, 확산 방지막이 제거되면서 하부의 금속 배선으로부터 리스퍼터링 되는 성분이 절연막으로 확산되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 하부 금속 배선이 형성된 반도체 기판 상에 확산 방지막 및 제1 절연막을 순차적으로 형성하는 단계와, 제1 절연막에 비아홀을 형성하는 단계와, 비아홀을 포함한 전체 구조 상에 보호막을 형성하는 단계와, 보호막을 포함한 전체 구조 상에 제2 절연막을 형성하는 단계, 및 제2 절연막에 트렌치를 형성하고, 확산 방지막 상부의 보호막을 제거하는 단계를 포함한다.
상기에서, 보호막이 SiOF 계열의 절연물로 형성될 수 있다.
비아홀 또는 트렌치는 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 식각 공정으로 형성될 수 있다.
하부 금속 배선 상부의 보호막을 제거한 후에는, 하부 금속 배선 상부의 확산 방지막을 제거하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀과 트렌치로 이루어진 듀얼 다마신 패턴(도시되지 않음)을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 상부에 확산 방지막(Diffusion barrier layer; 104)과 제1 절연막(105)을 순차적으로 형성한 후, 그 상부에 비아홀이 형성될 영역이 정의된 포토레지스트 패턴(106)을 형성한다. 이때, 확산 방지막(104)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 C/F 비율 조정으로 절연 물질과의 식각 선택비를 조절할 수 있는 물질로 형성하는 것이 바람직하다. 한편, 제1 절연막(105)은 유전 상수값이 낮은 물질로 형성하는 것이 바람직하다.
도 1b를 참조하면, 식각 공정으로 제1 절연막(105)에 비아홀(107a)을 형성한다. 이후, 포토레지스트 패턴(도 1a의 106)을 제거한다. 이때, 식각 가스로 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 사용할 수 있으며, 이들 가스의 조성비나 혼합비를 조절하여 선택비에 대한 마진을 보다 더 확보할 수 있다.
도 1c를 참조하면, 비아홀(107a)을 포함한 전체 구조 상에 보호막(108)을 형성한다. 여기서, 보호막(108)은 후속 공정에서 비아홀(107a)의 측벽을 보호하기 위한 것이다. 이러한 보호막(108)은 유전상수 값이 낮은 SiOF 계열의 물질로 형성하는 것이 바람직하다. 한편, 보호막(108)의 두께에 따라 비아홀(107a)의 폭이 좁아지므로 이를 고려하여 보하막(108)의 두께를 결정하는 것이 바람직하며, 300Å 내지 500Å의 두께로 형성할 수 있다.
도 1d를 참조하면, 비아홀(107a)을 포함한 전체 구조 상에 제2 절연막(109)을 형성한다. 이후, 제2 절연막(109) 상에 트렌치가 형성될 영역이 정의된 포토레지스트 패턴(110)을 형성한다.
한편, 비아홀(107a)에 의해 제2 절연막(109)에 단차가 발생될 수 있으므로, 포토레지스트 패턴(110)을 형성하기 전에 화학적 기계적 연마 공정으로 제2 절연막(109)의 상부를 평탄화한 후에 포토레지스트 패턴(110)을 형성할 수도 있다.
도 1e를 참조하면, 식각 공정으로 제2 절연막(109)에 트렌치(107b)를 형성한다. 이후, 포토레지스트 패턴(도 1d의 110)을 제거한다. 이때, 식각 가스로 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 사용할 수 있으며, 이들 가스의 조성비나 혼합비를 조절하여 선택비에 대한 마진을 보다 더 확보할 수 있다. 한편, 트렌치(107b)를 형성하기 위한 식각 공정은 제1 절연막(105) 상부에 형성된 보호막(108)을 식각 정지막으로 사용하여 실시할 수 있다. 이 경우, 제1 절연막(105)은 보호막(108)에 의해 식각되지 않는다. 이후, 도면에 도시된 바와 같이, 비아홀(107a) 하부의 확산 방지막(104) 상에 형성된 보호막(108)을 제거한다. 이때, 제1 절연막(105) 상부에 형성된 보호막(108)도 함께 제거될 수 있다. 한편, 비아홀(107a)의 측벽에는 보호막(108)이 잔류되도록 전면 식각 공정으로 확산 방지막(104) 상부와 제1 절연막(105) 상부의 보호막을 제거할 수 있다.
이로써, 듀얼 다마신 패턴(107)이 형성된다.
도 1f를 참조하면, 비아홀(107a)에 형성될 비아 플러그(도시되지 않음)와 하부 금속 배선(103)의 접촉 저항을 낮추기 위하여, 비아홀(107a)을 통해 노출된 하부 금속 배선(103) 상부의 확산 방지막(104)을 제거할 수 있다.
이때, 확산 방지막(104)이 제거되면서 노출되는 하부 금속 배선(103)의 금속 성분이 리스퍼터링 될 수 있으나, 비아홀(107a)의 측벽에는 보호막(108)이 형성되어 있기 때문에 금속 성분이 제1 절연막(105)으로 확산되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 비아홀의 측벽에 금속 성분의 침투를 방지할 수 있는 보호막을 형성한 상태에서 비아홀의 저면에 노출된 확산 방지막을 제거함으로써, 확산 방지막이 제거되면서 하부의 금속 배선으로부터 리스퍼터링 되는 성분이 절연막으로 확산되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부 층간 절연막
103 : 하부 금속 배선 104 : 확산 방지막
105 : 제1 절연막 106 : 비아홀 포토레지스트 패턴
107 : 듀얼 다마신 패턴 107a : 비아홀
107b : 트렌치 108 : 보호막
109 : 제2 절연막 110 : 트렌치 포토레지스트 패턴

Claims (4)

  1. 하부 금속 배선이 형성된 반도체 기판 상에 확산 방지막 및 제1 절연막을 순차적으로 형성하는 단계;
    상기 제1 절연막에 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 전체 구조 상에 보호막을 형성하는 단계;
    상기 보호막을 포함한 전체 구조 상에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막에 트렌치를 형성하고, 상기 확산 방지막 상부의 상기 보호막을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 보호막이 SiOF 계열의 절연물로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 비아홀 또는 상기 트렌치가 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 식각 공정으로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  4. 제 1 항에 있어서, 상기 하부 금속 배선 상부의 상기 보호막을 제거한 후,
    상기 하부 금속 배선 상부의 상기 확산 방지막을 제거하는 단계를 더 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
KR1020030100175A 2003-12-30 2003-12-30 반도체 소자의 듀얼 다마신 패턴 형성 방법 KR20050068585A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030100175A KR20050068585A (ko) 2003-12-30 2003-12-30 반도체 소자의 듀얼 다마신 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030100175A KR20050068585A (ko) 2003-12-30 2003-12-30 반도체 소자의 듀얼 다마신 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20050068585A true KR20050068585A (ko) 2005-07-05

Family

ID=37259129

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030100175A KR20050068585A (ko) 2003-12-30 2003-12-30 반도체 소자의 듀얼 다마신 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR20050068585A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861837B1 (ko) 2006-12-28 2008-10-07 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861837B1 (ko) 2006-12-28 2008-10-07 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법

Similar Documents

Publication Publication Date Title
US7871923B2 (en) Self-aligned air-gap in interconnect structures
US8586447B2 (en) Semiconductor device and manufacturing method of the same
KR100430472B1 (ko) 듀얼 다마신 공정을 이용한 배선 형성 방법
US10832946B1 (en) Recessed interconnet line having a low-oxygen cap for facilitating a robust planarization process and protecting the interconnect line from downstream etch operations
US20020106889A1 (en) Slot via filled dual damascene structure without middle stop layer and method for making the same
JP2008047582A (ja) 半導体装置の製造方法及び半導体装置
US6413438B1 (en) Method of forming via hole by dry etching
US20020106885A1 (en) Method of fabricating a slot dual damascene structure without middle stop layer
KR20050086301A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100703559B1 (ko) 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법
KR20050007639A (ko) 반도체 소자의 금속배선 형성방법
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR20050068585A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100475536B1 (ko) 반도체 소자의 제조 방법
KR101028811B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
US6444573B1 (en) Method of making a slot via filled dual damascene structure with a middle stop layer
KR101081851B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100678003B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100259168B1 (ko) 반도체 디바이스의 금속배선 구조 및 그의 형성방법
KR0172726B1 (ko) 반도체 소자의 다층금속배선 형성방법
KR101152261B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR20050086287A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100587140B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR20050070533A (ko) 반도체 소자의 다마신 패턴 형성 방법
KR20050004671A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J121 Written withdrawal of request for trial