KR100753420B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 알루미늄을 이용한 콘택홀의 매립시 보이드 발생을 방지하여 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 금속배선이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 내부 및 절연막 상에 CVD 공정을 통해 순수 알루미늄막으로 제1알루미늄막을 형성하는 단계; 상기 제1알루미늄막이 형성된 콘택홀의 바닥 및 측벽의 일부와 절연막 상부에 PVD 공정을 통해 Cu 및 Si 중 어느 하나의 불순물이 포함된 알루미늄막으로 제2알루미늄막을 형성하는 단계; 상기 제2알루미늄막 내의 불순물이 제1알루미늄막 내로 확산되어 상기 제1알루미늄막과 제2알루미늄막의 조성이 같아지도록 기판의 온도를 증가시키는 단계; 상기 제1 및 제2알루미늄막 상에 콘택홀을 매립하는 두께로 PVD 공정을 통해 Cu 및 Si 중 어느 하나의 불순물이 포함된 알루미늄막으로 제3알루미늄막을 형성하는 단계; 및 상기 제3알루미늄막에 의해 콘택홀이 완전 매립되도록 상기 제3알루미늄막을 리플로우시키는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 금속배선
23 : 절연막 H : 콘택홀
24 : 베리어막 25 : 제1알루미늄막
26 : 제2알루미늄막 27 : 제3알루미늄막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 알루미늄을 이용한 콘택홀의 매립시 보이드(Void) 발생을 방지하여 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
콘택홀(Contact Hole)을 매립하기 위한 종래의 기술로는 텅스텐(W)을 증착한 후, CMP(Chemical Mechanical Polishing)하는 방법이 있다. 상기와 같은 방법에 따르면, 콘택홀이 형성된 반도체 기판 상에 낮은 접촉저항 및 산화막과의 접착력을 확보하기 위한 Ti, TiN을 사용하여 베리어막을 형성하고, 상기 베리어막 상에 텅스텐을 증착하여 콘택홀을 매립한다.
그러나, 콘택홀 매립 물질로서 텅스텐을 사용하기 때문에 상기 콘택홀의 매립 특성은 우수해지는 반면, 텅스텐 자체의 높은 비저항으로 인하여 콘택저항이 높아지며, 이를 개선하기 위한 여러 번의 추가 공정이 요구된다는 문제점이 있다.
한편, 콘택홀을 매립하기 위한 다른 종래의 기술로는 전기전도도가 매우 우수한 알루미늄(Al)을 이용하는 방법이 있다. 상기와 같은 방법에 따르면, 콘택홀을 포함한 반도체 기판 상에 베리어막을 형성하고, 상기 베리어막 상에 물리기상증착(Pysical Vapor Deposition : 이하, PVD) 공정을 통해 알루미늄막을 증착한다.
그러나, 반도체 소자의 고집적화 및 미세화가 진행됨에 따라, 상기 PVD 공정을 이용한 알루미늄막의 증착 방식으로는 고집적 소자에서 요구되는 금속배선의 선폭 구현에 한계를 나타내고 있다. 이에, 최근에 들어서는 화학기상증착 (Chemical Vapor Deposition : 이하, CVD)과 물리기상증착(Pysical Vapor Deposition : 이하, PVD) 공정을 이용한 알루미늄막의 연속 증착 공정이 이용되고 있다.
이하에서는 도 1a 내지 도 1c를 참조해서 종래의 알루미늄막 연속 증착 공정을 포함하는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 금속배선(12)이 형성된 반도체 기판(11) 상에 절연막(13)을 형성하고 상기 절연막(13)을 식각하여 금속배선(12)을 노출시키는 콘택홀(H)을 형성한 다음, 상기 콘택홀(H)을 포함한 기판(11) 상에 베리어막(14)을 형성한다. 이어서, 상기 베리어막(14) 상에 CVD 공정을 통해 제1알루미늄막(15)을 증착한다.
도 1b를 참조하면, 상기 기판(11)을 고온 챔버로 옮겨 제1알루미늄막(15) 상에 콘택홀(H)을 매립하는 두께로 PVD 공정을 통해 제2알루미늄막(16)을 형성한다. 여기서, 상기 CVD 공정을 통해 형성된 제1알루미늄막(15)은 순수 알루미늄막이며, 상기 PVD 공정을 통해 형성된 제2알루미늄막(16)은 Cu, 또는, Si이 0.5∼1.5% 정도 함유된 알루미늄막이다.
도 1c를 참조하면, 상기 제2알루미늄막(16)에 의해 콘택홀(H)이 완전 매립되도록 상기 제2알루미늄막(16)을 리플로우시킨다. 이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 종래기술에 따른 반도체 소자의 제조시 다음과 같은 문제점이 유발된다.
전술한 종래기술에서는, 상기 콘택홀의 매립시 일부 콘택홀에서 매립불량이 발생되는데, 이는, 상기 CVD 공정으로 통해 형성된 제1알루미늄막과 PVD 공정을 통해 형성된 제2알루미늄막의 조성 차이로 인하여 리플로우가 원활히 이루어지지 않기 때문이다. 이에, 도 1c에 도시된 바와 같이, 매립불량이 발생된 콘택홀(H)의 하단부에 보이드(V)가 발생한다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 알루미늄을 이용한 콘택홀의 매립시 보이드 발생을 방지하여 제조 수율을 향 상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 금속배선이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 내부 및 절연막 상에 CVD 공정을 통해 순수 알루미늄막으로 제1알루미늄막을 형성하는 단계; 상기 제1알루미늄막이 형성된 콘택홀의 바닥 및 측벽의 일부와 절연막 상부에 PVD 공정을 통해 Cu 및 Si 중 어느 하나의 불순물이 포함된 알루미늄막으로 제2알루미늄막을 형성하는 단계; 상기 제2알루미늄막 내의 불순물이 제1알루미늄막 내로 확산되어 상기 제1알루미늄막과 제2알루미늄막의 조성이 같아지도록 기판의 온도를 증가시키는 단계; 상기 제1 및 제2알루미늄막 상에 콘택홀을 매립하는 두께로 PVD 공정을 통해 Cu 및 Si 중 어느 하나의 불순물이 포함된 알루미늄막으로 제3알루미늄막을 형성하는 단계; 및 상기 제3알루미늄막에 의해 콘택홀이 완전 매립되도록 상기 제3알루미늄막을 리플로우시키는 단계;를 포함한다.
여기서, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 제1알루미늄막을 형성하는 단계 전, 콘택홀의 내부 및 절연막 상에 베리어막을 형성하는 단계;를 더 포함한다.
상기 베리어막은 Ti막, TiN막 및 Ti/TiN막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성한다.
상기 베리어막은 스퍼터링, 또는, CVD 방식을 통해 50∼500Å의 두께로 형성한다.
상기 제1알루미늄막은 20∼100℃의 온도에서 100∼1000Å의 두께로 형성한 다.
상기 제2알루미늄막은 20∼100℃의 온도에서 100∼500Å의 두께로 형성한다.
상기 제3알루미늄막은 400∼550℃의 온도에서 100∼8000Å의 두께로 형성한다.
상기 기판의 온도를 증가시키는 단계는 상기 기판의 온도가 400∼550℃가 되도록 수행한다.
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 CVD 방식을 통해 제1알루미늄막을 형성하고 상기 제1알루미늄막 상에 PVD 방식을 통해 제2알루미늄막을 얇게 증착한 다음, 상기 제2알루미늄막과 제1알루미늄막이 동일한 조성을 가질 수 있도록 기판의 온도를 증가시킨다. 이어서, PVD 방식을 통해 제3알루미늄막을 증착한다.
이렇게 하면, 후속으로 증착된 제3알루미늄막의 리플로우 공정이 원활하게 이루어져 매립 특성이 개선되므로, 콘택홀의 매립시 보이드가 발생되는 것을 억제할 수 있다.
자세하게, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 금속배선(22)이 형성된 반도체 기판(21) 상에 절연막(23)을 형성하고 상기 절연막(23)을 식각하여 금속배선(22)을 노출시키는 콘택홀(H)을 형성한 다음, 상기 콘택홀(H)의 내부 및 절연막(23) 상에 베리어막(24)을 형성한다.
상기 베리어막(24)은 배선 재료, 예를 들어, 알루미늄막의 접착력를 증대시키면서, 알루미늄과 기판 실리콘간의 반응이 일어나는 것을 방지하기 위해 형성하는 것으로, Ti막, TiN막 및 Ti/TiN막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하며, 스퍼터링(Sputtering), 또는, CVD 방식을 통해 50∼500Å 정도의 두께로 형성한다.
이어서, 상기 베리어막(24) 상에 불순물이 포함되지 않은 순수 알루미늄을 사용하여 CVD 공정을 통해 제1알루미늄막(25)을 형성한다. 이때, 상기 제1알루미늄막(25)은 20∼100℃ 정도의 온도에서 100∼1000Å 정도의 두께로 형성하며, 상기 제1알루미늄막(25)은 단차피복성(Step Coverage)이 우수한 CVD 방식을 통해 형성되므로 상기 콘택홀(H)의 바닥 및 측벽에 균일하게 형성된다.
도 2b를 참조하면, 상기 제1알루미늄막(25)이 형성된 콘택홀(H)의 바닥 및 측벽의 일부와 절연막(23) 상부에 PVD 공정을 통해 제2알루미늄막(26)을 증착한다. 여기서, 상기 제2알루미늄막(26)은 Cu, 또는, Si의 불순물이 0.5∼1.5% 정도 함유된 알루미늄을 사용하여 20∼100℃ 정도의 온도에서 100∼500Å 정도의 두께로 증착된다.
다음으로, 상기 제1알루미늄막(25)과 제2알루미늄막(26)의 조성이 같아지도록 기판의 온도를 증가시킨다. 이때, 기판(21)의 온도가 400∼550℃ 정도로 될때까지 온도를 증가시키며, 온도가 증가되는 동안 제2알루미늄막(26) 내의 Cu, 또는, Si와 같은 불순물이 제1알루미늄막(25) 내로 빠르게 확산된다.
도 2c를 참조하면, 상기 제1 및 제2알루미늄막(25,26) 상에 콘택홀(H)을 매립하는 두께로 PVD 공정을 통해 제3알루미늄막(27)을 형성한다. 이때, 상기 제3알루미늄막(27)은 Cu, 또는, Si의 불순물이 0.5∼1.5% 정도 함유된 알루미늄으로 400∼550℃ 정도의 온도에서 100∼8000Å 정도의 두께로 형성한다. 상기 제1, 제2 및 제3 알루미늄막(25,26,27)은 전술한 불순물의 확산으로 인하여 Cu, 또는, Si이 함유되어 있는 상태이다.
도 2d를 참조하면, 제3알루미늄막(27)에 의해 콘택홀(H)이 완전 매립되도록 상기 제3알루미늄막(27)을 리플로우시킨다. 이때, 상기 제3 및 제1,제2알루미늄막(25,26,27)은 같은 조성을 갖고 있으므로 상기 콘택홀(H)의 매립을 위한 리플로우 공정이 원활히 이루어진다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
여기서, 본 발명은 CVD 공정을 통해 순수 알루미늄막으로 제1알루미늄막(25)을 증착한 다음, 상기 제1알루미늄막(25)이 증착된 기판(21)을 고온 챔버로 옮겨 PVD 방식을 통해 Cu, 또는, Si의 불순물이 포함된 알루미늄막으로 제2알루미늄막(26)을 얇게 증착한다. 이어서, 기판(21)의 온도를 증가시켜 상기 제2알루미늄막(26) 내의 불순물을 제1알루미늄막(25)으로 확산시킨 후, Cu, 또는, Si의 불순물이 포함된 알루미늄막으로 제3알루미늄막(27)을 증착함으로써 제1, 제2 및 제3알루미늄막(25,26,27)의 조성을 같게 한다. 따라서, 상기 콘택홀(H)의 매립시 매립 특성이 개선되어 보이드가 발생하지 않았으며, 이를 통해, 소자의 신뢰성을 확보함과 동시에 제조 수율을 향상시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 제1 및 제2알루미늄막을 증착하고, 기판의 온도를 증가시켜 고온에서 제3알루미늄막을 형성한 다음, 상기 제3알루미늄막을 리플로우 시킴으로써 매립 특성을 개선하였지만, 본 발명의 다른 실시예에서는 상온에서 제1, 제2 및 제3알루미늄막을 증착하고, 기판의 온도를 100∼200℃ 정도 사이에서 10∼60초 정도 동안 유지한 다음, 고온에서 상기 제3알루미늄막을 리플로우 시킴으로써 매립 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 CVD 및 PVD 공정을 이용한 알루미늄막의 매립시, 상기 막들이 동일한 조성을 가질 수 있도록 기판의 온도를 증가시킴으로써, 콘택홀의 완전한 매립을 위한 리플로우 공정을 개선할 수 있다.
또한, 본 발명은 상기 콘택홀의 매립시 원활한 리플로우 공정을 통해 매립 특성을 개선함으로써 소자의 신뢰성을 확보할 수 있다.
게다가, 본 발명은 고가의 장비 사용이나 별도의 공정 단계의 추가 없이, 콘택홀의 매립 특성을 개선할 수 있으므로 제조 수율을 향상시킬 수 있다.

Claims (9)

  1. 금속배선이 형성된 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 내부 및 절연막 상에 CVD 공정을 통해 순수 알루미늄막으로 제1알루미늄막을 형성하는 단계;
    상기 제1알루미늄막이 형성된 콘택홀의 바닥 및 측벽의 일부와 절연막 상부에 PVD 공정을 통해 Cu 및 Si 중 어느 하나의 불순물이 포함된 알루미늄막으로 제2알루미늄막을 형성하는 단계;
    상기 제2알루미늄막 내의 불순물이 제1알루미늄막 내로 확산되어 상기 제1알루미늄막과 제2알루미늄막의 조성이 같아지도록 기판의 온도를 증가시키는 단계;
    상기 제1 및 제2알루미늄막 상에 콘택홀을 매립하는 두께로 PVD 공정을 통해 Cu 및 Si 중 어느 하나의 불순물이 포함된 알루미늄막으로 제3알루미늄막을 형성하는 단계; 및
    상기 제3알루미늄막에 의해 콘택홀이 완전 매립되도록 상기 제3알루미늄막을 리플로우시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계 후, 그리고, 상기 제1알루미늄막을 형성하는 단계 전, 콘택홀의 내부 및 절연막 상에 베리어막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 베리어막은 Ti막, TiN막 및 Ti/TiN막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 베리어막은 스퍼터링, 또는, CVD 방식을 통해 50∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1알루미늄막은 20∼100℃의 온도에서 100∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2알루미늄막은 20∼100℃의 온도에서 100∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제3알루미늄막은 400∼550℃의 온도에서 100∼8000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 기판의 온도를 증가시키는 단계는 상기 기판의 온도가 400∼550℃가 되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 삭제
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* Cited by examiner, † Cited by third party
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KR950021065A (ko) * 1993-12-09 1995-07-26 김주용 반도체 소자의 금속배선 형성방법
KR20010026044A (ko) * 1999-09-02 2001-04-06 윤종용 반도체 장치의 금속층 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950021065A (ko) * 1993-12-09 1995-07-26 김주용 반도체 소자의 금속배선 형성방법
KR20010026044A (ko) * 1999-09-02 2001-04-06 윤종용 반도체 장치의 금속층 형성 방법

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