TW202038490A - 電阻式隨機存取記憶體結構及其製造方法 - Google Patents
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Abstract
本發明提供一種電阻式隨機存取記憶體結構及其製造方法。電阻式隨機存取記憶體結構包括基板，其具有陣列區及周邊區。複數個記憶體單元及覆蓋記憶體單元的間隙填充介電層，位於基板上且位於陣列區中。只位於陣列區中的緩衝層覆蓋間隙填充介電層，且緩衝層的材料不同於間隙填充介電層的材料。第一低介電常數介電層只位於周邊區中，且第一低介電常數介電層的材料不同於緩衝層的材料。第一低介電常數介電層的介電常數小於3。第一低介電常數介電層的頂表面與緩衝層的頂表面共平面。第一導電插塞，穿過緩衝層及間隙填充介電層，且與記憶體單元之中的一者接觸。
Description
本發明係有關於一種記憶體裝置，且特別係有關於一種電阻式隨機存取記憶體結構及其製造方法。
電阻式隨機存取記憶體(RRAM)具有結構簡單、面積小、操作電壓小、操作速度快、記憶時間長、多狀態記憶、及耗功率低等優點。因此電阻式隨機存取記憶體極有潛力取代目前的快閃式記憶體，成為下世代的非揮發性記憶體主流。
在習知的電阻式隨機存取記憶體中，一個晶片通常包括陣列區與周邊區。陣列區包括多個記憶體單元，且每個記憶體單元包括圖案化的底電極層、電阻轉態層與頂電極層。周邊區主要是邏輯電路。在周邊區中，為了提高邏輯電路的操作速度，介電層通常會使用低介電常數(low-k)介電材料。然而，由於低介電常數介電材料的間隙填充能力不佳且記憶體單元之間的空間很小，若採用低介電常數介電材料填充於陣列區的間隙，將導致這些記憶體單元之間產生孔洞。如此一來，電阻式隨機存取記憶體裝置的操作容易出錯，且產品的良率及可靠度皆變差。
再者，當進行蝕刻製程形成定義導電插塞的開口時，陣列區與周邊區需要的開口深度不同。若採用相同條件形成陣列區與周邊區的上述開口，則可能導致記憶體單元被過度蝕刻而受到損傷，進而降低電阻式隨機存取記憶體的可靠度與良率。另一方面，若在不同的蝕刻步驟中分別形成陣列區與周邊區的上述開口，則製程的複雜度、生產成本及生產時間皆會大幅增加。
對記憶體產業的業者而言，為了提升電阻式隨機存取記憶體的可靠度與產品良率，並且降低生產所需的成本及時間，仍有需要對電阻式隨機存取記憶體及其製程進行改良。
本發明實施例提供一種電阻式隨機存取記憶體結構及其製造方法，能夠明顯改善產品的良率及可靠度，並且降低製程的複雜度、生產成本及生產時間。
本發明之一實施例係揭示一種電阻式隨機存取記憶體結構，包括：基板，其中基板包括陣列區及周邊區；複數個記憶體單元，位於基板上且位於陣列區中；間隙填充介電層，位於陣列區中且覆蓋記憶體單元；緩衝層，覆蓋間隙填充介電層，其中緩衝層只位於陣列區中，且緩衝層的材料不同於間隙填充介電層的材料；第一低介電常數介電層，只位於周邊區中，其中第一低介電常數介電層的材料不同於緩衝層的材料，第一低介電常數介電層的介電常數小於3，且第一低介電常數介電層的頂表面與緩衝層的頂表面共平面；以及第一導電插塞，穿過緩衝層及間隙填充介電層，且與記憶體單元之中的一者接觸。
本發明之一實施例係揭示一種電阻式隨機存取記憶體結構的製造方法，包括：提供基板，其中基板包括陣列區及周邊區；形成複數個記憶體單元於基板上且位於陣列區中；形成間隙填充介電層於陣列區中且覆蓋記憶體單元；形成緩衝層覆蓋間隙填充介電層，其中緩衝層只位於陣列區中，且緩衝層的材料不同於間隙填充介電層的材料；形成第一低介電常數介電層只位於周邊區中，其中第一低介電常數介電層的材料不同於緩衝層的材料，第一低介電常數介電層的介電常數小於3，且第一低介電常數介電層的頂表面與緩衝層的頂表面共平面；以及形成第一導電插塞，其中第一導電插塞延伸穿過緩衝層及間隙填充介電層，且與記憶體單元之中的一者接觸。
在本發明實施例所提供之電阻式隨機存取記憶體結構中，形成一層緩衝層覆蓋整個陣列區，藉此可改善間隙填充介電層的機械強度。即使陣列區的間隙填充介電層與周邊區的介電層使用不同的介電材料，間隙填充介電層也不容易在化學機械研磨製程期間受到損傷。因此，可根據需求分別選擇陣列區與周邊區的介電材料。再者，在進行蝕刻製程時，緩衝層可保護位於陣列區的記憶體單元。因此，可在同一蝕刻製程中同時形成陣列區與周邊區的開口。如此一來，能夠明顯改善產品的良率及可靠度，而不會明顯增加製程的複雜度、生產成本及生產時間。
為使本發明之目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
於本文中，低介電常數介電材料的介電常數小於3。低介電常數介電層的材料可包括SiLKTM
、低介電常數可流動氧化物(low k- flowable oxide, FOx)、氟化矽酸鹽玻璃(Fluorinated silicate glass, FSG)、氫矽倍半氧烷( hydrogen silsesquioxane, HSQ)、甲基矽倍半氧烷(methylsilsesquioxane, MSQ)、Nanoglass、Black DiamondTM
、CoralTM
、AuroraTM
或其他已知的低介電常數介電材料。
第1A圖至第1G圖為本發明一些實施例之電阻式隨機存取記憶體結構100的製造方法的各步驟中所對應的剖面示意圖。請參照第1A圖，提供基板102，且基板102包括陣列區10及周邊區20。接著，依序形成介電層104與第一保護層106於基板102上。基板102的材料可包括塊材半導體基板(例如，矽基板)、化合物半導體基板(例如，IIIA-VA族半導體基板)、絕緣層上覆矽(silicon on insulator, SOI)基板等。基板102可為經摻雜或未經摻雜的半導體基板。在一些實施例中，基板102為矽基板。介電層104的材料不同於第一保護層106的材料。在一些實施例中，介電層104可為低介電常數介電材料，例如，Black DiamondTM
，且第一保護層106可為四乙氧基矽烷(TEOS)、氮化矽(SiN)或碳氮化矽(SiCN)。
接著，對介電層104與第一保護層106進行圖案化製程，以形成開口。第一保護層106保護介電層104不受水氣以及後續蝕刻製程的影響。接著，將金屬材料填入開口中，並且藉由平坦化製程(例如，化學機械研磨製程)移除位於第一保護層106上的多餘的金屬材料，以形成接觸插塞108於介電層104與第一保護層106中。在一些實施例中接觸插塞108為單層結構，且包括鎢、鋁、銅、其他合適的金屬或上述之組合。在一些實施例中，接觸插塞108的材料為銅，因而接觸插塞108的導電性良好。在另一些實施例中，接觸插塞108的材料為鎢，因而可避免金屬原子擴散進入基板102或介電層104中。在本實施例中，接觸插塞108包括襯層108a及導電層108b。襯層108a可改善導電層108b與基板102或介電層104的黏著性，且可避免金屬原子擴散進入基板102或介電層104中。襯層108a的材料可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭、其他合適的導電材料或上述之組合。導電層108b的材料可包括鎢、鋁、銅、其他合適的金屬或上述之組合。
接著，形成複數個記憶體單元110於位於陣列區10的基板102上。記憶體單元110的位置可對應於接觸插塞108的位置，從而與接觸插塞108電連接。在一些實施例中，在基板102與介電層104之間還配置有經圖案化的導線層(未繪示出)，且接觸插塞108被配置以使經圖案化的導線層電性連接至記憶體單元110。各記憶體單元110可包括底電極層112、電阻轉態層114及頂電極層116。舉例而言，可藉由以下的方法形成記憶體單元110。首先，在第一保護層106上依序形成底電極材料、電阻轉態材料及頂電極材料。接著，圖案化底電極材料、電阻轉態材料及頂電極材料，以形成多個記憶體單元110於陣列區10中。
底電極層112可藉由接觸插塞108與其他元件(未繪示)電性連接。藉由對底電極層112與頂電極層116施加電壓，可將電阻轉態層114轉換成不同的電阻狀態。底電極層112的材料與頂電極層116的材料可各自獨立地包括鈦、鉭、氮化鈦、氮化鉭、其他合適的導電材料或上述之組合。底電極層112與頂電極層116可各自獨立地為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。在一些實施例中，底電極層112為由氮化鈦所形成的單層結構，且頂電極層116為由鈦所形成的單層結構。可各自獨立地利用物理氣相沉積製程、化學氣相沉積或其他合適的沉積製程，以形成底電極層112與頂電極層116。
電阻轉態層114的材料可包括單層或多層的過渡金屬氧化物，例如，氧化鉭(Ta2
O5
)、氧化鉿(HfO2
)、氧化鋁(Al2
O3
)、氧化鋯(ZrO2
)或上述組合的疊層。在一些實施例中，電阻轉態層114的材料可為氧化鋁與氧化鉿組合的疊層。可利用合適的製程形成電阻轉態層114，例如，濺鍍製程、原子層沉積製程、化學氣相沉積製程、蒸鍍製程或其他合適的沉積製程。
接著，形成第二保護層120覆蓋陣列區10及周邊區20，且第二保護層120順應性地覆蓋記憶體單元110。第二保護層120可為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。在一些實施例中，第二保護層120為由氫氣阻障層及形成於氫氣阻障層上的間隔層所形成的雙層結構。在這樣的實施例中，氫氣阻障層可避免氫氣進入基板102中，因而可避免電阻式隨機存取記憶體結構的劣化或失效。氫氣阻障層的材料可為金屬氧化物(例如，氧化鋁)、金屬氮化物、金屬氮氮化物或上述之組合。間隔層可減少或避免記憶體單元110在後續製程中受到損傷。間隔層的材料可為氧化物、氮化物或氮氧化物。在本實施例中，間隔層的材料為氧化矽或氮化矽。在另一些實施例中，間隔層可省略。
接著，形成間隙填充介電層122覆蓋陣列區10及周邊區20，且間隙填充介電層122覆蓋記憶體單元110。之後，進行平坦化製程，使間隙填充介電層122具有平坦的頂表面。由於間隙填充122具有良好的間隙填充能力，可避免在陣列區10產生孔洞。如此一來，可減少或避免電阻式隨機存取記憶體結構的操作錯誤，且可明顯改善產品的良率及可靠度。間隙填充介電層122的材料可包括氧化物，例如，氧化矽、氧化鋁、氧化鉿、氮氧化鉿、氮氧矽化鉿等，且可藉由化學氣相沉積法或是原子層沉積形成。
接著，形成緩衝層124覆蓋間隙填充介電層122。緩衝層124的材料可包括氮化矽或碳氮化矽。緩衝層124的材料與間隙填充介電層122的材料不同。於一實施例中，緩衝層124的材料不同於間隙填充介電層122及介電層104的材料。在本實施例中，緩衝層124的材料為氮化矽，間隙填充介電層122的材料為氧化矽。
請參照第1B圖，進行圖案化製程，以移除位於周邊區20的所有緩衝層124、間隙填充介電層122、第二保護層120及第一保護層106。接著，順應性地形成緩衝層124覆蓋陣列區10及周邊區20，使間隙填充介電層122的側壁上配置有緩衝層124。之後，移除位於周邊區20的緩衝層124。換言之，整個間隙填充介電層122受到緩衝層124的包覆，且形成於間隙填充介電層122的側壁上的緩衝層124作為陣列區10與周邊區20的交界。藉此，緩衝層124在間隙填充介電層122頂部的厚度大於在間隙填充介電層122側壁的厚度。
請參照第1C圖，形成低介電常數介電材料覆蓋陣列區10及周邊區20。之後，進行化學機械研磨製程，以形成頂表面與緩衝層124的頂表面共平面的第一低介電常數介電層126。即，移除位於陣列區10的低介電常數介電材料。第一低介電常數介電層126的介電常數小於間隙填充介電層122，藉此可提高周邊區20的邏輯電路的操作速度。於本實施例中，通過將第一低介電常數介電層126局限於沒有記憶體單元110存在的周邊區20，即使第一低介電常數介電層126的間隙填充能力較差，也不會造成電阻式隨機存取記憶體結構的操作錯誤。在本實施例中，第一低介電常數介電層126的材料為Black diamondTM
。第一低介電常數介電層126的材料與緩衝層124的材料不同。
請參照第1D圖，形成第二低介電常數介電層128於緩衝層124及第一低介電常數介電層126上。第二低介電常數介電層128的材料可與第一低介電常數介電層126的材料相同或相似。換言之，第二低介電常數介電層128的介電常數可小於3。如此一來，可提高邏輯電路及記憶體單元110的操作速度。
請參照第1E圖，使用第一罩幕(未繪示)進行第一蝕刻製程，以形成第一開口125於陣列區10中，且形成深度大於第一開口125的深度的第二開口135於周邊區20中。第一開口125的位置可對應於記憶體單元110的位置。第一開口125穿過第二低介電常數介電層128及緩衝層124，而暴露出間隙填充介電層122。第二開口135穿過第二低介電常數介電層128及第一低介電常數介電層126，而暴露出介電層104。在本實施例中，第一蝕刻製程為非等向性的蝕刻製程。第一蝕刻製程移除了部分的介電層104。
於第一蝕刻製程中，藉由採用對低介電常數介電材料具有較高選擇性的蝕刻條件，且以緩衝層124包覆間隙填充介電層122，第二開口135的深度容易地被配置地比第一開口125的深度大，使第一開口125的深度控制在暴露出間隙填充介電層122的位置。亦即，保證在第一蝕刻製程中不會傷害記憶體單元110。
請參照第1F圖，使用第二罩幕(未繪示)進行第二蝕刻製程。在第二蝕刻製程之後，在陣列區10中，第一開口125被加深而暴露出記憶體單元110的頂電極層116，且第一開口125的上部分被擴大而形成第一溝槽127於第二低介電常數介電層128中。在第二蝕刻製程之後，在陣列區20中，第二開口135被加深而暴露出基板102，且第二開口135的上部分被擴大而形成第二溝槽137於第二低介電常數介電層128中。在本實施例中，第二蝕刻製程為非等向性的蝕刻製程。
請參照第1G圖，順應性地沉積導電襯層材料於第一開口125、第一溝槽127、第二開口135及第二溝槽137中，以在第一開口125的表面形成導電襯層130a，在第一溝槽127的表面形成導電襯層132a，在第二開口135的表面形成導電襯層140a，及在第二溝槽137的表面形成導電襯層142a。接著，以導電材料填滿第一開口125、第一溝槽127、第二開口135及第二溝槽137，以在導電襯層130a上形成導電材料層130b，在導電襯層132a上形成導電材料層132b，在導電襯層140a上形成導電材料層140b，及在導電襯層142a上形成導電材料層142b。如此一來，可形成第一導電插塞130於第一開口125、形成第一導電線路132於第一溝槽127、形成第二導電插塞140於第二開口135及形成第二導電線路142於第二溝槽137中。導電襯層材料可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭或上述之組合。導電材料可包括鎢、鋁、銅、其他合適的金屬或上述之組合。在本實施例中，導電襯層材料為氮化鈦，且導電材料為導電性良好的銅。因此，可提高邏輯電路及記憶體單元110的操作速度。之後，可進行其他習知的製程，以完成電阻式隨機存取記憶體結構100，在此不再詳述。
在本實施例所提供之電阻式隨機存取記憶體結構100的製造方法中，緩衝層124覆蓋整個陣列區10。這樣的結構能夠明顯改善產品的良率及可靠度，而不會明顯增加製程的複雜度、生產成本及生產時間。
更詳言之，間隙填充介電層122的材料與第一低介電常數介電層126的材料具有不同的性質，例如，硬度與機械強度。在未形成緩衝層124的對照組中，當進行第1C圖所述的化學機械研磨製程時，研磨壓力可能會導致間隙填充介電層122與第一低介電常數介電層126的交界處破裂。如此一來，陣列區10的元件(例如記憶體單元110)或周邊區的元件(例如邏輯電路)將容易因後續製程而受到損傷。例如，後續製程的溶液(例如，研磨液或蝕刻溶液)可能會沿著裂縫滲入陣列區10或周邊區20，進而導致元件損壞。如此一來，會降低記憶體的良率與可靠度。在本實施例中，藉由形成緩衝層124覆蓋整個陣列區10，其中緩衝層124的材料不同於間隙填充介電層122的材料，且緩衝層124的機械強度優於間隙填充介電層122的機械強度。因此，緩衝層124可提供良好的支撐力，改善機械強度。如此一來，即使發生上述破裂的現象，陣列區10的元件仍受到緩衝層124的保護，進而改善產品的良率與可靠度。
在本實施例中，緩衝層124的材料不同於第一低介電常數介電層126的材料，且緩衝層124的研磨速率低於第一低介電常數介電層126的研磨速率。因此，在化學機械研磨製程中，緩衝層124可作為研磨停止層，以確保第一低介電常數介電層126的頂表面與緩衝層124的頂表面齊平。如此一來，第二低介電常數介電層128可具有平坦的頂表面，因而有助於改善產品的良率。在一些實施例中，在第1C圖所述的化學機械研磨製程期間，對第一低介電常數介電層126具有第一研磨速率PR1，對緩衝層124具有第二研磨速率PR2，且第一研磨速率PR1相對於第二研磨速率PR2的比例PR1/PR2為5-10。
再者，在未形成緩衝層124的對照組中，於進行第1E圖所述的第一蝕刻製程時，當第一開口125已暴露出頂電極層116時，第二開口135仍未蝕刻到預定深度。如此一來，若繼續進行第一蝕刻製程以完成第二開口135，將使暴露的頂電極層116受到很大的傷害，造成可靠度與良率皆降低。在本實施例中，緩衝層124的材料不同於第一低介電常數介電層126的材料，且緩衝層124的蝕刻速率低於第一低介電常數介電層126的蝕刻速率。因此，容易地在第一蝕刻製程中形成深度較小的第一開口125及深度較大的第二開口135。在一些實施例中，在第1E圖所述的第一蝕刻製程期間，緩衝層124具有第一蝕刻速率R1，第一低介電常數介電層126具有第二蝕刻速率R2，且第二蝕刻速率R2相對於第一蝕刻速率R1的比例R2/R1為5-20。請參照第1E圖，在第一蝕刻製程之後，第二開口135穿過第一低介電常數介電層126，且第一開口125穿過緩衝層124。換言之，第一開口125的深度小於第二開口135的深度，且並未暴露頂電極層116。因此，可避免頂電極層116在第一蝕刻製程期間受到傷害。如此一來，可明顯改善記憶體的可靠度與良率。
另一方面，在第1F圖所述的第二蝕刻製程中，間隙填充介電層122的蝕刻速率與第二低介電常數介電層128的蝕刻速率是相近的。在未形成緩衝層124的對照組中，當進行第1F圖所述的第二蝕刻製程時，相鄰的第一開口125之間的距離可能會變得太近，而容易發生短路。因此，記憶體的良率會降低，且不利於記憶體裝置的微小化。在本實施例中，緩衝層124的材料不同於第二低介電常數介電層128的材料，且緩衝層124的蝕刻速率低於第二低介電常數介電層128的蝕刻速率。因此，可精準控制第一開口125的寬度與剖面輪廓。在一些實施例中，在第1F圖所述的第二蝕刻製程期間，緩衝層124具有第一蝕刻速率R3，第二低介電常數介電層128具有第四蝕刻速率R4，且第四蝕刻速率R4相對於該第三蝕刻速率R3的比例R4/R3為5-20。請參照第1F圖，在第二蝕刻製程之後，第一開口125的上部分具有實質均一的寬度，且與第一溝槽127的底表面的剖面輪廓實質上是水平的。因此，可改善電阻式隨機存取記憶體的良率，且有利於記憶體裝置的微小化。
請參照第1G圖，在一些實施例中，提供一種電阻式隨機存取記憶體結構100。電阻式隨機存取記憶體結構100包括具有陣列區10及周邊區20的基板102。在陣列區10中，複數個記憶體單元110、順應性地覆蓋記憶體單元110的第二保護層120及覆蓋第二保護層120的間隙填充介電層122位於基板102上。再者。緩衝層124只位於陣列區10中，且覆蓋整個間隙填充介電層122。緩衝層124的材料不同於間隙填充介電層122的材料。第一低介電常數介電層126位於基板102上，且只位於周邊區20中。第一低介電常數介電層126的頂表面與緩衝層124的頂表面共平面。第二低介電常數介電層128位於緩衝層124及第一低介電常數介電層126上。在陣列區10中，第一導電插塞130穿過緩衝層124及間隙填充介電層122，且與其中一個記憶體單元110接觸。在周邊區20中，第二導電插塞140穿過第一低介電常數介電層126。第一導電線路132及第二導電線路142皆位於第二低介電常數介電層128中，且分別與第一導電插塞130及第二導電插塞140接觸。
在本發明實施例所提供電阻式隨機存取記憶體結構100中，緩衝層124只位於陣列區10中，亦即周邊區20中沒有緩衝層124。藉此，可降低電阻電容延遲(RC-delay)，進而提升邏輯電路的操作速度，並且可避免基板102發生彎折。
緩衝層124的水平部分位於第二低介電常數介電層128與間隙填充介電層122之間，且緩衝層124的垂直部分位於間隙填充介電層122與第一低介電常數介電層126之間。緩衝層124的垂直部分定義出陣列區10的邊緣。由於緩衝層124具有垂直部分，因此可良好地支撐並保護位於陣列區10之中的元件。再者，緩衝層124的垂直部分只位於陣列區10的邊緣。因此，不會增加相鄰記憶體單元110之間的距離，而有利於記憶體裝置的微小化。
請參照第1G圖，緩衝層124的水平部分具有第一厚度T1，且第一低介電常數介電層126具有第二厚度T2。在一些實施例中，第二厚度T2相對於第一厚度T1的比例T2/T1為6-13。藉此，在化學機械研磨製程期間，可更有效地避免上述破裂的發生，並且在第一蝕刻製程期間，可更容易控制開口的深度。
再者，請參照第1G圖，緩衝層124的垂直部分具有第一寬度W1，且此垂直部分與位於記憶體單元110側壁上的第二保護層120之間具有一距離D1。在一些實施例中，第一寬度W1相對於此距離D1的比例W1/D1為1-10。藉此，可良好地支撐並保護位於陣列區10之中的元件，且可有利於記憶體裝置的微小化。
第2圖為本發明另一些實施例之電阻式隨機存取記憶體結構200的剖面示意圖。第2圖所示的電阻式隨機存取記憶體結構200與第1G圖所示的電阻式隨機存取記憶體結構100相似，差異在於第2圖的緩衝層124包括多個垂直部分。為了簡化說明，關於相同於第1G圖所繪示的元件及其形成製程步驟，在此不再詳述。
請參照第2圖，緩衝層124包括一個第一垂直部分及多個第二垂直部分。當進行第1B圖所述的圖案化製程時，可在相鄰的該等記憶體單元110之間形成一溝槽。接著，形成緩衝層124並填入此溝槽中。如此一來，即可形成緩衝層124的第二垂直部分。緩衝層124的第一垂直部分位於間隙填充介電層122與第一低介電常數介電層126之間，且第一垂直部分定義陣列區10的邊緣。緩衝層124的各個第二垂直部分位於兩個相鄰的該等記憶體單元110之間且穿過間隙填充介電層122。在本實施例中，緩衝層124具有多個第二垂直部分，藉此可更加良好地支撐並保護位於陣列區10之中的元件。第一垂直部分具有第一寬度W1，第二垂直部分具有第二寬度W2。在一些實施例中，第一寬度W1相對於第二寬度W2的比例W1/W2為1-5。藉此，可有利於在同一步驟中同時形成第一垂直部分及第二垂直部分。
第3圖為本發明另一些實施例之電阻式隨機存取記憶體結構300的剖面示意圖。第3圖所示的電阻式隨機存取記憶體結構300與第1G圖所示的電阻式隨機存取記憶體結構100相似，差異在於第3圖的接觸插塞108也形成於周邊區20中。為了簡化說明，關於相同於第1G圖所繪示的元件及其形成製程步驟，在此不再詳述。
請參照第3圖，周邊區20中的接觸插塞108位於第二導電插塞140下方且與第二導電插塞140直接接觸。當形成接觸插塞108於介電層104中時，可在周邊區中預定形成第二導電插塞140的位置形成接觸插塞108。如此即可得到如第3圖所示的電阻式隨機存取記憶體結構300。在本實施例中，第二開口135的深度與第一開口125的深度的差異較前述實施例小。因此，在第一蝕刻製程期間，可使開口深度的控制較為容易。
第4圖為本發明另一些實施例之電阻式隨機存取記憶體結構400的剖面示意圖。第4圖所示的電阻式隨機存取記憶體結構400與第1G圖所示的電阻式隨機存取記憶體結構100相似，差異在於第4圖的第二導電線路142具有較大的厚度。為了簡化說明，關於相同於第1G圖所繪示的元件及其形成製程步驟，在此不再詳述。
請參照第4圖，第二導電線路142的底表面低於第二低介電常數介電層128的底表面。可藉由控制第二蝕刻製程而得到如第4圖所示的電阻式隨機存取記憶體結構400。在一些實施例中，藉由增加第二蝕刻製程的蝕刻時間，以使第二溝槽137延伸進入至第一低介電常數介電層126中。在另一些實施例中，藉由增加第四蝕刻速率R4相對於該第三蝕刻速率R3的比例，以使第二溝槽137延伸至第一低介電常數介電層126中。在本實施例中，通過提高第二導電線路142的厚度，可提高邏輯電路的操作速度。
緩衝層124的水平部分具有第一厚度T1，且第二導電線路低於第一低介電常數介電層126的部分具有第三厚度T3。在一些實施例中，第三厚度T3相對於第一厚度T1的比例T3/T1為1-5。藉此，在第二蝕刻製程期間，可避免過度蝕刻對記憶體單元110或基板102 (位於第二開口135下方的部分)造成傷害。
綜上所述，在本發明實施例所提供之電阻式隨機存取記憶體結構中，形成一層緩衝層覆蓋整個陣列區，藉此可改善間隙填充介電層的機械強度。即使陣列區的間隙填充介電層與周邊區的介電層使用不同的介電材料，間隙填充介電層也不容易在化學機械研磨製程期間受到損傷。因此，可根據需求分別選擇陣列區與周邊區的介電材料。再者，在進行蝕刻製程時，緩衝層可保護位於陣列區的記憶體單元。因此，可在同一蝕刻製程中同時形成陣列區與周邊區的開口。如此一來，能夠明顯改善產品的良率及可靠度，而不會明顯增加製程的複雜度、生產成本及生產時間。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400:電阻式隨機存取記憶體結構
10:陣列區
130:第一導電插塞
20:周邊區
130a:導電襯層
102:基板
130b:導電材料層
104:介電層
132:第一導電線路
106:第一保護層
132a:導電襯層
108:接觸插塞
132b:導電材料層
108a:襯層
135:第二開口
108b:導電層
137:第二溝槽
110:記憶體單元
140:第二導電插塞
112:底電極層
140a:導電襯層
114:電阻轉態層
140b:導電材料層
116:頂電極層
142:第二導電線路
120:第二保護層
142a:導電襯層
122:間隙填充介電層
142b:導電材料層
124:緩衝層
D1 ~距離
125:第一開口
W1:第一寬度
126:第一低介電常數介電層
W2:第二寬度
127:第二溝槽
T1:第一厚度
128:第二低介電常數介電層
T2:第二厚度
第1A圖至第1G圖為本發明一些實施例之製造電阻式隨機存取記憶體結構的各步驟中所對應的剖面示意圖。 第2圖為本發明另一些實施例之電阻式隨機存取記憶體結構的剖面示意圖。 第3圖為本發明另一些實施例之電阻式隨機存取記憶體結構的剖面示意圖。 第4圖為本發明另一些實施例之電阻式隨機存取記憶體結構的剖面示意圖。
10:陣列區
20:周邊區
100:電阻式隨機存取記憶體結構
102:基板
104:介電層
106:第一保護層
108:接觸插塞
108a:襯層
108b:導電層
110:記憶體單元
112:底電極層
114:電阻轉態層
116:頂電極層
120:第二保護層
122:間隙填充介電層
124:緩衝層
126:第一低介電常數介電層
128:第二低介電常數介電層
130:第一導電插塞
130a:導電襯層
130b:導電材料層
132:第一導電線路
132a:導電襯層
132b:導電材料層
140:第二導電插塞
140a:導電襯層
140b:導電材料層
142:第二導電線路
142a:導電襯層
142b:導電材料層
D1:距離
W1:第一寬度
T1:第一厚度
T2:第二厚度
Claims (13)
- 一種電阻式隨機存取記憶體結構，包括： 一基板，其中該基板包括一陣列區及一周邊區； 複數個記憶體單元，位於該基板上且位於該陣列區中； 一間隙填充介電層，位於該陣列區中且覆蓋該等記憶體單元； 一緩衝層，覆蓋該間隙填充介電層，其中該緩衝層只位於該陣列區中，且該緩衝層的材料不同於該間隙填充介電層的材料； 一第一低介電常數介電層，只位於該周邊區中，其中該第一低介電常數介電層的材料不同於該緩衝層的材料，該第一低介電常數介電層的介電常數小於3，且該第一低介電常數介電層的一頂表面與該緩衝層的一頂表面共平面；以及 一第一導電插塞，穿過該緩衝層及該間隙填充介電層，且與該等記憶體單元之中的一者接觸。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，更包括一第二低介電常數介電層，位於該緩衝層及該第一低介電常數介電層上，該第二低介電常數介電層的介電常數小於3，其中該緩衝層的一水平部分位於該第二低介電常數介電層與該間隙填充介電層之間，該緩衝層的一第一垂直部分位於該間隙填充介電層與該第一低介電常數介電層之間，且該第一垂直部分定義該陣列區的邊緣。
- 如申請專利範圍第2項所述之電阻式隨機存取記憶體結構，其中該緩衝層更包括一第二垂直部分且該第二垂直部分穿過該間隙填充介電層且位於兩個相鄰的該等記憶體單元之間。
- 如申請專利範圍第2項所述之電阻式隨機存取記憶體結構，更包括： 一第二保護層，位於該陣列區中且順應性地覆蓋該等記憶體單元，該第二保護層位於該等記憶體單元與該間隙填充介電層之間； 一第一導電線路，位於該第二低介電常數介電層中，且與該第一導電插塞接觸； 一第二導電插塞，位於該周邊區中且穿過該第一低介電常數介電層；以及 一第二導電線路，位於該第二低介電常數介電層中，且與該第二導電插塞接觸。
- 如申請專利範圍第2至4項中任一項所述之電阻式隨機存取記憶體結構，其中該緩衝層的該水平部分具有一第一厚度T1，該第一低介電常數介電層具有一第二厚度T2，且該第二厚度T2相對於該第一厚度T1的比例T2/T1為6-13。
- 如申請專利範圍第4項所述之電阻式隨機存取記憶體結構，其中該第一垂直部分具有一第一寬度W1，該第一垂直部分與該第二保護層之間具有一距離D1，且該第一寬度W1相對於該距離D1的比例W1/D1為1-10。
- 如申請專利範圍第3項所述之電阻式隨機存取記憶體結構，其中該第一垂直部分具有一第一寬度W1，該第二垂直部分具有一第二寬度W2，且該第一寬度W1相對於該第二寬度W2的比例W1/W2為1-5。
- 如申請專利範圍第1至4項中任一項所述之電阻式隨機存取記憶體結構，其中該緩衝層的材料包括氮化矽或碳氮化矽。
- 如申請專利範圍第4項所述之電阻式隨機存取記憶體結構，其中該第二導電線路的一底表面低於該第二低介電常數介電層的一底表面。
- 一種電阻式隨機存取記憶體結構的製造方法，包括： 提供一基板，其中該基板包括一陣列區及一周邊區； 形成複數個記憶體單元於該基板上且位於該陣列區中； 形成一間隙填充介電層於該陣列區中且覆蓋該等記憶體單元； 形成一緩衝層覆蓋該間隙填充介電層，其中該緩衝層只位於該陣列區中，且該緩衝層的材料不同於該間隙填充介電層的材料； 形成一第一低介電常數介電層只位於該周邊區中，其中該第一低介電常數介電層的材料不同於該緩衝層的材料，該第一低介電常數介電層的介電常數小於3，且該第一低介電常數介電層的一頂表面與該緩衝層的一頂表面共平面；以及 形成一第一導電插塞，其中該第一導電插塞延伸穿過該緩衝層及該間隙填充介電層，且與該等記憶體單元之中的一者接觸。
- 如申請專利範圍第10項所述之電阻式隨機存取記憶體結構的製造方法，更包括： 形成一第二保護層於該陣列區中且順應性地覆蓋該等記憶體單元； 形成一第二低介電常數介電層於該緩衝層及該第一低介電常數介電層上； 進行一第一蝕刻製程，以在該陣列區中形成一第一開口穿過該第二低介電常數介電層及該緩衝層； 進行一第二蝕刻製程，其中在第二蝕刻製程之後，該第一開口被加深而暴露出該等記憶體單元之中的一者，且該第一開口被擴大而形成一第一溝槽於該第二低介電常數介電層中； 順應性地沉積一導電襯層於該第一開口及該第一溝槽中；以及 沉積一導電材料填滿該第一開口及該第一溝槽，以在該開口中形成該第一導電插塞，並在該第一溝槽中形成一第一導電線路，其中該第一導電線路與該第一導電插塞接觸。
- 如申請專利範圍第11項所述之電阻式隨機存取記憶體結構的製造方法，其中在該第一蝕刻製程之後，在該周邊區中形成一第二開口，且該第二開口穿過該第二低介電常數介電層及該第一低介電常數介電層。
- 如申請專利範圍第12項所述之電阻式隨機存取記憶體結構的製造方法，其中： 該第一蝕刻製程對該緩衝層的蝕刻速率為一第一蝕刻速率R1，該第一蝕刻製程對該第一低介電常數介電層的蝕刻速率為一第二蝕刻速率R2，且該第二蝕刻速率R2相對於該第一蝕刻速率R1的比例R2/R1為5-20；以及 該第二蝕刻製程對該緩衝層的蝕刻速率為一第三蝕刻速率R3，該第二蝕刻製程對該第二低介電常數介電層的蝕刻速率為一第四蝕刻速率R4，且該第四蝕刻速率R4相對於該第三蝕刻速率R3的比例R4/R3為5-20。
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