CN116206969A - 半导体结构制作方法及半导体结构 - Google Patents

半导体结构制作方法及半导体结构 Download PDF

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CN116206969A CN202111447165.XA CN202111447165A CN116206969A CN 116206969 A CN116206969 A CN 116206969A CN 202111447165 A CN202111447165 A CN 202111447165A CN 116206969 A CN116206969 A CN 116206969A
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王晓光
李辉辉
张强
汪珊
吴敏敏
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Abstract

本申请实施例属于半导体制造技术领域，具体涉及一种半导体结构制作方法及半导体结构。本申请实施例用以解决相关技术中阵列区和外围区基底上的配合结构需要分开制作，生产效率较低的问题。制作方法包括：提供衬底，衬底包括阵列区和外围区；在衬底上形成覆盖阵列区和外围区的第一掩膜层，第一掩膜层具有正对阵列区的第一器件结构图案、以及正对外围区的第二器件结构图案。通过该半导体结构制作方法，先在衬底上形成具有第一器件结构图案和第二器件结构图案的第一掩膜层，以第一器件结构图案和第二器件结构图案为掩膜对衬底进行刻蚀，以便在衬底上同时形成外围区结构和阵列区结构，简化了工艺流程，降低了制作难度，有利于提高生产效率。

Description

半导体结构制作方法及半导体结构
技术领域
本申请实施例涉及半导体制造技术领域，尤其涉及一种半导体结构制作方法及半导体结构。
背景技术
半导体结构(如存储器)包括基底以及设置在基底上的器件层，同时半导体结构还包括外围区和与外围区邻接的阵列区，阵列区和外围区对应器件层中均设置有相应的MOS管(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应管)；阵列区和外围区的基底上具有与对应器件层配合的配合结构。制作时，阵列区和外围区的配合结构单独制作，之后再形成器件层，以完成半导体结构的制作
然而，相关技术中，阵列区和外围区基底上的配合结构需要分开制作，生产效率较低。
发明内容
本申请实施例提供一种半导体结构制作方法及半导体结构。
根据一些实施例，本申请第一方面提供一种半导体结构制作方法，包括：提供衬底，所述衬底包括阵列区和外围区；在所述衬底上形成覆盖所述阵列区和所述外围区的第一掩膜层，所述第一掩膜层具有位于所述阵列区上方的第一器件结构图案、以及位于所述外围区上方的第二器件结构图案；以所述第一器件结构图案和所述第二器件结构图案为掩膜对所述衬底进行刻蚀，分别形成外围区结构和阵列区结构。
在本公开一些实施例中，在所述衬底上形成覆盖所述阵列区和所述外围区的第一掩膜层，所述第一掩膜层具有正对阵列区的第一器件结构图案、以及正对所述外围区的第二器件结构图案，包括：
在所述第一掩膜层和所述第一掩膜图案上形成第一介质层，
在所述第一介质层上形成第二掩膜层；
在所述阵列区上形成第二掩膜图案；以所述第二掩膜图案为掩膜在所述第一掩膜层形成第二器件结构图案；
在所述第二器件结构图案上形成第三掩膜层；
在所述外围区上形成第三掩膜图案；以所述第三掩膜图案为掩膜在所述第一掩膜层形成第一器件结构图案。
在本公开一些实施例中，所述第一掩膜层包括第一一掩膜层和第一二掩膜层，所述第一一掩膜层位于所述第一二掩膜层上方，
以所述第二掩膜图案为掩膜刻蚀所述阵列区上的所述第一一掩膜层，形成第二器件结构图案；
以所述第三掩膜图案为掩膜刻蚀所述外围区上的所述第一一掩膜层，形成第一器件结构图案。
在本公开一些实施例中，在所述阵列区上形成第二掩膜图案包括：
去除所述阵列区上部分所述第二掩膜层和所述阵列区上位于所述第一掩膜图案侧壁的第一介质层形成第二掩膜图案。
在本公开一些实施例中，所述第二掩膜层包括第二一掩膜层和第二二掩膜层，所述第二一掩膜层覆盖所述第一介质层的顶面和侧壁，所述第二二掩膜层位于所述第二一掩膜层上方。
在本公开一些实施例中，去除阵列区所述第二二掩膜层、位于所述第一掩膜图案顶部的所述第二一掩膜层和第一介质层；
去除所述阵列区上位于所述第一掩膜图案侧壁的第一介质层形成第二掩膜图案。
在本公开一些实施例中，在所述外围区上形成第三掩膜图案包括：
去除所述外围区上所述第一掩膜图案和部分所述第一介质层，保留位于所述第一掩膜图案侧壁的第一介质层形成第三掩膜图案。
在本公开一些实施例中，所述第一器件结构图案的图案密度小于所述第二器件结构图案的图案密度。
在本公开一些实施例中，所述第一掩膜图案在所述阵列区的图案密度与所述第一掩膜图案在所述外围区的图案密度相同。
在本公开一些实施例中，所述第一掩膜图案包括长条状图案。
在本公开一些实施例中，在所述第一掩膜层和所述第一掩膜图案上形成第一介质层包括，
所述第一掩膜图案覆盖所述第一掩膜层部分表面；
所述第一介质层随形覆盖所述第一掩膜图案的顶表面和侧壁及暴露出的所述第一掩膜层表面。
在本公开一些实施例中，所述第一掩膜层还包括第一三掩膜层，所述第一三掩膜层位于所述第一二掩膜层和所述衬底之间，
以所述第一器件结构图案和第二器件结构图案为掩膜对所述衬底进行刻蚀之前，以所述第一器件结构图案和第二器件结构图案为掩膜还包括依次刻蚀所述第一二掩膜层和所述第一三掩膜层。
在本公开一些实施例中，以所述第一器件结构图案和第二器件结构图案为掩膜对所述衬底进行刻蚀之前，还包括去除所述第三掩膜层。
在本公开一些实施例中，以所述第一器件结构图案和第二器件结构图案为掩膜对所述衬底之后，还包括：
在所述阵列区结构上形成第一存储结构和第二存储结构。
根据一些实施例，本申请第二方面还提供一种半导体结构，以上述的半导体结构制作方法形成。
本申请实施例提供一种半导体结构制作方法及半导体结构，包括：提供衬底，衬底包括阵列区和外围区；在衬底上形成覆盖阵列区和外围区的第一掩膜层，第一掩膜层具有正对阵列区的第一器件结构图案、以及正对外围区的第二器件结构图案；以第一器件结构图案和第二器件结构图案为掩膜对衬底进行刻蚀，分别形成外围区结构和阵列区结构。通过本申请实施例提供的半导体结构制作方法，先在衬底上形成具有第一器件结构图案和第二器件结构图案的第一掩膜层，以第一器件结构图案和第二器件结构图案为掩膜对衬底进行刻蚀，以便在衬底上同时形成外围区结构和阵列区结构，简化了工艺流程，降低了制作难度，有利于提高生产效率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的半导体结构制作方法的步骤流程图；
图2为本申请实施例提供的半导体结构制作方法中提供衬底的俯视图；
图3为本申请实施例提供的半导体结构制作方法中提供衬底的结构示意图；
图4为本申请实施例提供的半导体结构制作方法中形成第一掩膜图案和第一介质层的结构示意图；
图5为本申请实施例提供的半导体结构制作方法中形成第二一掩膜层的结构示意图；
图6为本申请实施例提供的半导体结构制作方法中去除部分第二二掩膜层的结构示意图；
图7为本申请实施例提供的半导体结构制作方法中去除部分第二一掩膜层的结构示意图；
图8为本申请实施例提供的半导体结构制作方法中形成第二掩膜图案的结构示意图；
图9为本申请实施例提供的半导体结构制作方法中形成第二器件结构图案的结构示意图；
图10为本申请实施例提供的半导体结构制作方法中形成第三掩膜层的结构示意图；
图11为本申请实施例提供的半导体结构制作方法中去除部分第二掩膜层的结构示意图；
图12为本申请实施例提供的半导体结构制作方法中形成第一掩膜图案的结构示意图；
图13为本申请实施例提供的半导体结构制作方法中第一器件结构图案和第二器件结构图案的结构示意图；
图14为本申请实施例提供的半导体结构制作方法中去除部分第一掩膜层的结构示意图；
图15为本申请实施例提供的半导体结构制作方法中形成外围区结构和阵列区结构的结构示意图。
具体实施方式
下面结合附图对本申请的几种可选地实现方式进行介绍，当本领域技术人员应当理解，下述实现方式仅是示意性的，并非是穷尽式的列举，在这些实现方式的基础上，本领域技术人员可以对某些特征或者某些示例进行替换、拼接或者组合，这些仍应视为本申请的公开内容。
请参照图1和图2，本申请实施例提供一种半导体结构制作方法，半导体结构通常包括衬底10以及设置在衬底10上的器件层，该方法用于在衬底10上形成用于与器件层配合的配合结构，包括如下步骤：
步骤S101、提供衬底，衬底包括阵列区和外围区。
如图2和图3所示，衬底10还包括外围区11(图3所示位置的左侧)和阵列区12(图3所示位置的右侧)，并且阵列区12与外围区11邻接。参照图2，外围区11可以设置在阵列区12的外围，当然，在一些其他的示例中，外围区11与阵列区12的相对位置还可以根据实际的需要进行设置，本实施例在此不对其进行限制。外围区11例如可以用于形成与外围电路配合的配合结构，阵列区12例如可以用于形成与存储单元配合的配合结构。其中，阵列区12还可以包括不同的区域，以便与不同类型的存储单元配合。当然，在一些其他的示例中，外围区11与阵列区12具有的配合结构还可以与其他器件配合。
本实施例中，衬底10可以为半导体衬底10，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。
步骤S102、在衬底上形成覆盖阵列区和外围区的第一掩膜层，第一掩膜层具有正对外围区的第一器件结构图案、以及正对阵列区的第二器件结构图案。
本实施例中，可以通过刻蚀的方法去除部分第一掩膜层20，进而在第一掩膜层20上形成第一器件结构图案211和第二器件结构图案212，由于第一器件结构图案211正对外围区11，有利于后续以第一器件结构图案211为掩膜形成外围区结构111，第二器件结构图案212正对阵列区12，有利于后续以第二器件结构图案212为掩膜形成阵列区结构121。
如图3所示，第一掩膜层20包括第一一掩膜层21和第一二掩膜层22，其中，第一一掩膜层21位于第一二掩膜层22上方。第一一掩膜层21的材质可以包括无机材料，例如可以包括氧化硅(SiO2)、硅(Si)以及富含硅的氧氮化硅(SiON)等介电抗反射涂层(DielectricAnti Reflective Coating，DARC)。对形成具有接近光刻技术的分辨率限制的间距的图案来说，通过设置第一一掩膜层21可将光反射降到最低来增强分辨度，由此增加光刻可界定图案边缘的精确度，进而提高第一一掩膜层21上形成掩膜图案的精确度。第一二掩膜层22的材质可以包括无定形碳，无定形碳是一种对光高度透明的材料(也即所谓“透明碳”)，且其通过对用于光对准的光的波长透明来提供对此对准的改进。进一步地，无定形碳相对于相关技术中所采用的硬掩膜材料具有非常高的刻蚀选择性，可以进一步提高第一二掩膜层22上形成掩膜图案的精确度。
继续参照图3，第一掩膜层20还包括第一三掩膜层23，第一三掩膜层23位于第一二掩膜层22和衬底10之间。第一三掩膜层23的材质可以包括氮化硅、氧化硅、氮氧化硅等，在对第一一掩膜层21和第一二掩膜层22上形成光刻图案时，设置第一三掩膜层23可以起到保护衬底10的作用。
本实施例中，在衬底10上形成覆盖阵列区12和外围区11的第一掩膜层20，第一掩膜层20具有正对外围区11的第一器件结构图案211、以及正对阵列区12的第二器件结构图案212以后，还包括：
步骤S103、以第一器件结构图案和第二器件结构图案为掩膜对衬底进行刻蚀，分别形成外围区结构和阵列区结构。
可选地，第一器件结构图案211的图案密度可以小于第二器件结构图案212的图案密度。如图13所示，第一器件结构图案211中，相邻的矩形块之间具有第一距离L1。值得说明的是，图13中的第一器件结构图案211仅为示例，根据实际的设置需要，任意相邻的矩形块之间的第一距离L1可以相同(也即多个矩形块之间等间距设置)，也可以不同(也即多个矩形块之间不等间隔设置)。第二器件结构图案212包括间隔设置的多个矩形块，且相邻的矩形块之间具有第二距离L2，任一第一距离L1大于第二距离L2，也即，第一器件结构图案211的图案密度小于第二器件结构图案212的图案密度。通过设置上述的第一器件结构图案211和第二器件结构图案212，本公开实施例先形成图案密度较大的第二器件结构图案，再形成图案密度较小的第一器件结构图案后再同步刻蚀衬底，有利于保护图案密度较小的第一器件结构图案，改善图案密度较小的第一器件结构图案在外围发生倒塌的问题，有利于后续在衬底10内形成相应的外围区结构111和阵列区结构121，并使外围区结构111的图案密度小于阵列区结构121的图案密度，有利于后续在外围区结构111和阵列区结构121上形成相应的器件层。
本实施例中，以第一器件结构图案211和第二器件结构图案212为掩膜对衬底10进行刻蚀，分别形成外围区结构111和阵列区结构121之后，还包括：在阵列区结构121上形成第一存储结构和第二存储结构，以便适应阵列区12内不同的使用需求。本实施例中，第一存储结构和第二存储结构可以包括不同的存储类型单元，第一存储结构例如可以包括多个动态随机存储单元，动态随机存储单元包括晶体管结构以及电容结构；第二存储结构例如可以包括多个磁性随机访问存储单元，磁性随机访问存储单元包括晶体管结构以及插在两条金属线之间的磁阻隧道结，通过控制晶体管结构中的晶体管，改变磁阻隧道结的电阻值，进而读写数据。当然，在一些其他的示例中，第一存储结构和第二存储结构还可以包括采用其他存储原理的存储单元。
本申请实施例提供一种半导体结构制作方法，包括：提供衬底10，衬底10包括阵列区12和外围区11；在衬底10上形成覆盖阵列区12和外围区11的第一掩膜层20，第一掩膜层20具有正对阵列区12的第一器件结构图案211、以及正对外围区11的第二器件结构图案212；以第一器件结构图案211和第二器件结构图案212为掩膜对衬底10进行刻蚀，分别形成外围区结构111和阵列区结构121。通过本申请实施例提供的半导体结构制作方法，先在衬底10上形成具有第一器件结构图案211和第二器件结构图案212的第一掩膜层20，以第一器件结构图案211和第二器件结构图案212为掩膜对衬底10进行刻蚀，以便在衬底10上同时形成外围区结构111和阵列区结构121，简化了工艺流程，降低了制作难度，有利于提高生产效率。
本实施例中，在衬底10上形成覆盖阵列区12和外围区11的第一掩膜层20，第一掩膜层20具有正对外围区11的第一器件结构图案211、以及正对阵列区12的第二器件结构图案212，还包括：在第一掩膜层20上形成第一掩膜图案30。
如图4所示，第一掩膜图案30在衬底10上投影位于阵列区12和外围区11，以便后续通过第一掩膜图案30在衬底10的阵列区12和外围区11分别形成相应的配合结构。
可选地，第一掩膜图案30在阵列区12的图案密度与第一掩膜图案30在外围区11的图案密度相同。第一掩膜图案30在阵列区12和外围区11内的图案密度相同，简化了形成第一掩膜图案30的工艺过程，提高了生产效率。
进一步地，第一掩膜图案30可以包括长条状图案。示例性的，第一掩膜图案30包括多个间隔设置的长条状图案，本实施例中，长条状图案例如可以为矩形。值得说明的是，在本公开一些实施例中，利用长条状图案的第一掩膜图案30，形成的外围区结构111和阵列区结构121也为长条状，该外围区结构111和阵列区结构121可以用于形成鳍式场效应晶体管(FinFET，Fin Field-Effect Transistor)的一部分(例如鳍片)，进而改善半导体结构的性能。
在一种具体的实现方式中，第一掩膜图案30的材质可以包括硬掩膜材料，第一掩膜图案30的形成过程可以包括：在第一掩膜层20上形成硬掩膜材料层，然后对硬掩膜材料层进行刻蚀以去除部分硬掩膜材料，进而形成相应的第一掩膜图案30。硬掩膜材料层例如可以为SOH(Spin on Hardmasks，旋涂硬掩膜)，SOH是一种形成半导体微细图形的辅助材料，用于光致抗蚀剂下部的膜质，帮助电路转录到目标膜质上以实现微细图形的准确度，在后续刻蚀工艺中起到适当的防御膜作用。值得说明的是，SOH的材质有利于实现微细线宽的图形准确度，从而进一步提高第一掩膜图案30的图形准确度。
本实施例中，在衬底10上形成覆盖阵列区12和外围区11的第一掩膜层20，第一掩膜层20具有正对外围区11的第一器件结构图案211、以及正对阵列区12的第二器件结构图案212的步骤中，在第一掩膜层20上形成第一掩膜图案30以后，还包括：在第一掩膜层20和第一掩膜图案30上形成第一介质层40。
如图4所示，第一掩膜图案30可以覆盖第一掩膜层20部分表面。在第一掩膜图案30包括多个间隔设置的矩形块的实施例中，相邻的矩形块之间暴露出第一掩膜层20，也即，第一掩膜图案30可以覆盖第一掩膜层20的部分表面。
在第一掩膜层20以及第一掩膜图案30上形成第一介质层40还包括：第一介质层40可以随形覆盖第一掩膜图案30的顶表面和侧壁及暴露出的第一掩膜层20表面。继续参照图4，本实施例中，第一介质层40覆盖在矩形块的侧壁以及矩形块背离衬底10的端面(也即第一掩膜图案30的顶表面)，第一介质层40还覆盖在相邻矩形块之间的第一掩膜层20上(也即暴露出的第一掩膜层20表面)。
在一种具体的实现方式中，第一介质层40的材质可以包括氧化硅、氮化硅、氮氧化硅等，以便第一介质层40能够起到保护第一掩膜图案30的作用。
本实施例中，在衬底10上形成覆盖阵列区12和外围区11的第一掩膜层20，第一掩膜层20具有正对外围区11的第一器件结构图案211、以及正对阵列区12的第二器件结构图案212的步骤中，在第一掩膜层20和第一掩膜图案30上形成第一介质层40以后，还包括：在外围区11的第一介质层40上形成第二掩膜层。
本实施例中，在阵列区12的第一介质层40上形成第二掩膜层的步骤可以包括：在第一介质层40上形成第二一掩膜层51，在第二一掩膜层51上形成第二二掩膜层52。如图5所示，第二一掩膜层51在衬底10上的投影位于阵列区12和外围区11，第二二掩膜层52位于第二一掩膜层51上方。
本实施例中，第一介质层40的侧壁位于覆盖在第一掩膜图案30侧壁上的第一介质层40表面，第一介质层40的顶面位于覆盖在第一掩膜层20顶表面的第一介质层40表面，如图5所示，第二一掩膜层51可以覆盖在第一介质层40的顶面和侧壁。进一步地，第一介质层40的侧壁以及覆盖在暴露出的第一掩膜层20上的第一介质层40能够围设成一凹槽，第二一掩膜层51还充满该凹槽。
在一种具体的实时方式中，第二一掩膜层51的材质可以包括硬掩膜材料，例如也可以为SOH，值得说明的是，SOH的材质具有填补缺口、增加平坦度、增强耐腐蚀性的特性，有利于第二一掩膜层51填充第一介质层40的凹槽，并且有利于保持第二一掩膜层51的平坦性，进一步地，第二一掩膜层51还能起到保护第一介质层40的作用。
本实施例中，在衬底10上形成覆盖阵列区12和外围区11的第一掩膜层20，第一掩膜层20具有正对外围区11的第一器件结构图案211、以及正对阵列区12的第二器件结构图案212的步骤中，在外围区11的第一介质层40上形成第二掩膜层以后，还包括：在阵列区12上形成第二掩膜图案42；以第二掩膜图案42为掩膜在第一掩膜层20形成第二器件结构图案212。
本实施例中，参照图6，在外围区11上形成第二掩膜图案42的步骤包括：去除阵列区12第二二掩膜层52、位于第一掩膜图案30顶部的第二一掩膜层51和第一介质层40；去除阵列区12上位于第一掩膜图案30侧壁的第一介质层40形成第二掩膜图案42。
值得说明的是，参照图7，可以先去除第二二掩膜层52和部分第二一掩膜层51，以使覆盖在第一掩膜图案30顶表面的第一介质层40暴露出来。
在一种具体的实现方式中，第二二掩膜层52的材质可以包括光刻胶，以第二二掩膜层52的材质为正性光刻胶为例，简述去除第二二掩膜层52的过程：在第二一掩膜层51上覆涂正性光刻胶，以形成第二二掩膜层52，在第二二掩膜层52上形成光罩，使光罩能够遮蔽投影位于外围区11的正性光刻胶，并对暴露出的其余正性光刻胶进行曝光、显影，以去除投影位于阵列区12的初始第二二掩膜层52。
去除阵列区12第二二掩膜层52以后，去除覆盖在第一掩膜图案30顶表面的第一介质层40，同时去除部分第二一掩膜层51，以使第二一掩膜层51背离衬底10的端面与第一掩膜图案30的顶表面平齐。然后，去除覆盖在第一掩膜图案30侧壁的第一介质层40，以保留位于阵列区12的第一掩膜图案30、部分第一介质层40以及部分第二一掩膜层51，形成第二掩膜图案42。
参照图8，第二掩膜图案42可以包括间隔设置的多个矩形块。当然，在一些其他示例中，可以通过设置第一掩膜图案30的形状以及第一介质层40的成膜厚度，进而调整第二掩膜图案42的形状，本实施例对第二掩膜图案42的形状不进行具体限定。
本实施例中，在阵列区12形成第二掩膜图案42以后，还包括以第二掩膜图案42为掩膜在第一掩膜层20形成第二器件结构图案212。
参照附图8和图9，形成第二器件结构图案212，需要以第二掩膜图案42为掩膜，去除部分第一掩膜层20。本实施例中，以第二掩膜图案42为掩膜刻蚀阵列区12上的第一一掩膜层21，形成第二器件结构图案212。如图12和图13所示，第二器件结构图案212与第二掩膜图案42的形状相同，第二器件结构图案212可以包括间隔设置的多个矩形块。进一步地，在一些其他示例中，可以通过设置的第二掩膜图案42的形状，进而调节第二器件结构图案212的形状，本实施例对第二器件结构图案212的形状不进行具体限定。
本实施例中，在衬底10上形成覆盖阵列区12和外围区11的第一掩膜层20，第一掩膜层20具有正对外围区11的第一器件结构图案211、以及正对阵列区12的第二器件结构图案212的步骤中，在阵列区12上形成第二掩膜图案42；以第二掩膜图案42为掩膜在第一掩膜层20形成第二器件结构图案212以后，还包括：在第二器件结构图案212上形成第三掩膜层60。
如图9所示，在第一掩膜层20中，第二器件结构图案212的形状为间隔设置的多个矩形块的实施例中，第二器件结构图案212成形于第一一掩膜层21，第二器件结构图案212覆盖部分第一二掩膜层22，以使部分第一二掩膜层22暴露在相邻的矩形块之间。第三掩膜层60随形覆盖在第一一掩膜层21以及暴露出的第一二掩膜层22上。
本实施例中，在第二器件结构图案212上形成第三掩膜层60的步骤可以包括：在第一介质层40上形成初始第三掩膜层60，去除外围区11的初始第三掩膜层60，以形成第三掩膜层60。
在一种具体的实现方式中，第三掩膜层60的材质可以包括光刻胶，以第三掩膜层60的材质为正性光刻胶为例，简述第三掩膜层60的形成过程：在第二器件结构图案212和第二掩膜层上覆涂正性光刻胶，以形成初始第三掩膜层60，在初始第三掩膜层60上形成光罩，使光罩能够遮蔽投影位于阵列区12的正性光刻胶，并对暴露出的其余正性光刻胶进行曝光、显影，以去除投影位于外围区11的初始第三掩膜层60，也即去除覆盖在第二掩膜层上的初始第三掩膜层60，进而形成第三掩膜层60。
值得说明的是，在第三掩膜层60与第二二掩膜层52的材质同为正性光刻胶的实施例中，在初始第三掩膜层60上形成光罩，使光罩能够遮蔽投影位于阵列区12的光刻胶，并对暴露出的其余光刻胶进行曝光、显影，以去除投影位于外围区11的初始第三掩膜层60时，第二二掩膜层52暴露出来，此时可以使用曝光、显影的方法，继续去除覆盖位于外围区11的第二二掩膜层52，以暴露出第二一掩膜层51，便于后续继续去除第二一掩膜层51，进而在外围区11上形成第三掩膜图案41。在一些其他示例中，第三掩膜层60与第二二掩膜层52的材质还可以同为负性光刻胶，其过程在此不再赘述。
本实施例中，在衬底10上形成覆盖阵列区12和外围区11的第一掩膜层20，第一掩膜层20具有正对外围区11的第一器件结构图案211、以及正对阵列区12的第二器件结构图案212的步骤中，在第二器件结构图案212上形成第三掩膜层60以后，还包括：在外围区11上形成第三掩膜图案41；以第三掩膜图案41为掩膜在第一掩膜层20形成第一器件结构图案211。
本实施例中，在外围区11形成第三掩膜图案41的步骤包括：去除外围区11上第一掩膜图案30和部分第一介质层40，保留位于第一掩膜图案30侧壁的第一介质层40形成第二掩膜图案42。
值得说明的是，在去除外围区11上第一掩膜图案30和部分第一介质层40之前，还需先去除外围区11上的第二掩膜层，以便暴露出第一掩膜图案30和第一介质层40。
如图10、图11、以及图12所示，本实施例中，可以先去除覆盖在第一掩膜图案30的顶表面的第一介质层40，以暴露出第一掩膜图案30。然后去除第一掩膜图案30，以及覆盖在第一掩膜层20上的第一介质层40，保留覆盖在第一掩膜图案30侧壁的第一介质层40，以形成第三掩膜图案41。
继续参照图12，第三掩膜图案41可以包括间隔设置的多个矩形块。当然，在一些其他示例中，可以通过设置第一掩膜图案30的形状以及第一介质层40的成膜厚度，进而调整第三掩膜图案41的形状，本实施例对第三掩膜图案41的形状不进行具体限定。
本实施例中，在外围区11上形成第三掩膜图案41以后，还包括：以第三掩膜图案41为掩膜在第一掩膜层20形成第一器件结构图案211。
参照附图13、图14和图15，形成第一器件结构图案211，需要以第三掩膜图案41为掩膜，去除部分第一掩膜层20。本实施例中，以第三掩膜图案41为掩膜刻蚀外围区11上的第一一掩膜层21，形成第一器件结构图案211。如图所示，第一器件结构图案211与第三掩膜图案41的形状相同，第一器件结构图案211可以包括间隔设置的多个矩形块。进一步地，在一些其他示例中，可以通过设置的第三掩膜图案41的形状，进而调节第一器件结构图案211的形状，本实施例对第一器件结构图案211的形状不进行具体限定。
本实施例中，以第二器件结构图案212为掩膜对衬底10进行刻蚀之前，还包括去除第三掩膜层60，以暴露位于阵列区12的第二器件结构图案212和部分衬底10，有利于后续以第二器件结构图案212为掩膜对衬底10进行刻蚀。
进一步地，如图14所示，以第一器件结构图案211为掩膜对衬底10进行刻蚀之前，还包括去除外围区11的第一掩膜图案30、第一介质层40以及第二一掩膜层51，以暴露位于外围区11的第一器件结构图案211和部分衬底10，有利于后续以第一器件结构图案211为掩膜对衬底10进行刻蚀。
本实施例中，以第一器件结构图案211和第二器件结构图案212为掩膜对衬底10进行刻蚀之前，还包括：以第一器件结构图案211和第二器件结构图案212为掩膜还包括依次刻蚀第一二掩膜层22和第一三掩膜层23，进而避免后续对衬底10的刻蚀效果。
本申请实施例还提供一种半导体结构，衬底10，衬底10包括阵列区12和外围区11，外围区11具有外围区结构111，阵列区12具有阵列区结构121，外围区结构111和阵列区结构121的制作方法包括：在衬底10上形成覆盖阵列区12和外围区11的第一掩膜层20；在第一掩膜层20上形成第一掩膜图案30；在第一掩膜层20和第一掩膜图案30上形成第一介质层40，在阵列区12的第一介质层40上形成第二掩膜层；在外围区11上形成第二掩膜图案42；以第二掩膜图案42为掩膜在第一掩膜层20形成第一器件结构图案211；在外围区11的第一介质层40上形成第三掩膜层60；在阵列区12上形成第三掩膜图案41；以第三掩膜图案41为掩膜在第一掩膜层20形成第二器件结构图案212；以第一器件结构图案211和第二器件结构图案212为掩膜对衬底10进行刻蚀，分别形成外围区结构111和阵列区结构121。通过本申请实施例提供的半导体结构制作方法，先在衬底10上形成具有第一器件结构图案211和第二器件结构图案212的第一掩膜层20，以第一器件结构图案211和第二器件结构图案212为掩膜对衬底10进行刻蚀，以便在衬底10上同时形成外围区结构111和阵列区结构121，简化了工艺流程，降低了制作难度，有利于提高生产效率。
本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种半导体结构制作方法，其特征在于，包括：
提供衬底，所述衬底包括阵列区和外围区；
在所述衬底上形成覆盖所述阵列区和所述外围区的第一掩膜层，所述第一掩膜层具有位于所述外围区上方的第一器件结构图案、以及位于所述阵列区上方的第二器件结构图案；
以所述第一器件结构图案和所述第二器件结构图案为掩膜对所述衬底进行刻蚀，分别形成外围区结构和阵列区结构。
2.根据权利要求1所述的半导体结构制作方法，其特征在于，在所述衬底上形成覆盖所述阵列区和所述外围区的第一掩膜层，所述第一掩膜层具有正对外围区的第一器件结构图案、以及正对所述阵列区的第二器件结构图案，包括：
在所述第一掩膜层上形成第一掩膜图案；
在所述第一掩膜层和所述第一掩膜图案上形成第一介质层，
在所述第一介质层上形成第二掩膜层；
在所述阵列区上形成第二掩膜图案；以所述第二掩膜图案为掩膜在所述第一掩膜层形成第二器件结构图案；
在所述第二器件结构图案上形成第三掩膜层；
在所述外围区上形成第三掩膜图案；以所述第三掩膜图案为掩膜在所述第一掩膜层形成第一器件结构图案。
3.根据权利要求2所述的半导体结构制作方法，其特征在于，所述第一掩膜层包括第一一掩膜层和第一二掩膜层，所述第一一掩膜层位于所述第一二掩膜层上方，
以所述第二掩膜图案为掩膜刻蚀所述阵列区上的所述第一一掩膜层，形成第二器件结构图案；
以所述第三掩膜图案为掩膜刻蚀所述外围区上的所述第一一掩膜层，形成第一器件结构图案。
4.根据权利要求2所述的半导体结构制作方法，其特征在于，在所述阵列区上形成第二掩膜图案包括：
去除所述阵列区上部分所述第二掩膜层和所述阵列区上位于所述第一掩膜图案侧壁的第一介质层形成第二掩膜图案。
5.根据权利要求4所述的半导体结构制作方法，其特征在于，所述第二掩膜层包括第二一掩膜层和第二二掩膜层，所述第二一掩膜层覆盖所述第一介质层的顶面和侧壁，所述第二二掩膜层位于所述第二一掩膜层上方。
6.根据权利要求5所述的半导体结构制作方法，其特征在于，去除阵列区所述第二二掩膜层、位于所述第一掩膜图案顶部的所述第二一掩膜层和第一介质层；
去除所述阵列区上位于所述第一掩膜图案侧壁的第一介质层形成第二掩膜图案。
7.根据权利要求2所述的半导体结构制作方法，其特征在于，在所述外围区上形成第三掩膜图案包括：
去除所述外围区上所述第一掩膜图案和部分所述第一介质层，保留位于所述第一掩膜图案侧壁的第一介质层形成第三掩膜图案。
8.根据权利要求1所述的半导体结构制作方法，其特征在于，所述第一器件结构图案的图案密度小于所述第二器件结构图案的图案密度。
9.根据权利要求1所述的半导体结构制作方法，其特征在于，所述第一掩膜图案在所述阵列区的图案密度与所述第一掩膜图案在所述外围区的图案密度相同。
10.根据权利要求9所述的半导体结构制作方法，其特征在于，所述第一掩膜图案包括长条状图案。
11.根据权利要求2所述的半导体结构制作方法，其特征在于，在所述第一掩膜层和所述第一掩膜图案上形成第一介质层包括，
所述第一掩膜图案覆盖所述第一掩膜层部分表面；
所述第一介质层随形覆盖所述第一掩膜图案的顶表面和侧壁及暴露出的所述第一掩膜层表面。
12.根据权利要求3所述的半导体结构制作方法，其特征在于，所述第一掩膜层还包括第一三掩膜层，所述第一三掩膜层位于所述第一二掩膜层和所述衬底之间，
以所述第一器件结构图案和第二器件结构图案为掩膜对所述衬底进行刻蚀之前，以所述第一器件结构图案和第二器件结构图案为掩膜还包括依次刻蚀所述第一二掩膜层和所述第一三掩膜层。
13.根据权利要求2所述的半导体结构制作方法，其特征在于，以所述第一器件结构图案和第二器件结构图案为掩膜对所述衬底进行刻蚀之前，还包括去除所述第三掩膜层。
14.根据权利要求1所述的半导体结构制作方法，其特征在于，以所述第一器件结构图案和第二器件结构图案为掩膜对所述衬底之后，还包括：
在所述阵列区结构上形成第一存储结构和第二存储结构。
15.一种半导体结构，其特征在于，以权利要求1-14任一所述的半导体结构制作方法形成。
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