JP2014116556A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】拡散防止膜の膜厚を薄くして、層間容量を減らすこと。
【解決手段】下層配線構造の表面まで達するようにエッチングして、層間絶縁膜内にビア孔を形成し、層間絶縁膜の表面、ビア孔の側壁、およびビア孔の底部で露出する下層配線構造の表面上に、保護窒化膜を成膜し、ビア孔を埋めるように反射防止膜を塗布した後、反射防止膜をエッチバックして、保護窒化膜を介してビア孔内に反射防止膜を埋め込み、保護窒化膜、シリコン酸化膜、および低誘電率膜の上部をエッチングして、下層配線構造の表面が露出し、かつ、拡散防止膜および低誘電率膜の下部に形成されたビア孔の側壁にのみ保護窒化膜が残るように、ビア孔に連続するトレンチを形成する。
【選択図】図５

Description

本発明は、配線構造を有する半導体装置およびその製造方法に関し、特に、ダマシン配線構造を有する半導体装置およびその製造方法に関する。

半導体装置においては、微細化および高速化に対応するために、多層構造配線が近年主流になっている。配線材料に関しても、配線を流れる信号伝播遅延を防ぐために、従来のＡｌ配線からより電気抵抗率の低いＣｕ配線の適用が検討されている。

Ｃｕ配線形成ではデュアルダマシン（dual-damascene）法が主流である。デュアルダマシン法は、コンタクトプラグと配線層とを同時に形成する技術である。すなわち、デュアルダマシン法は、多層配線層間のビア孔と上層配線層の溝とに同一工程で金属を埋め込み、その後研磨して凹部内にのみ金属を残す方法である。換言すれば、デュアルダマシン法は、あらかじめ絶縁膜に形成したビア・トレンチ（配線接続孔・配線溝）にバリアメタル（拡散防止膜）とＣｕシード（電解めっきの下地導電膜）をスパッタリング（Physical Vapor Deposition:ＰＶＤ）法で順次形成した後、電解めっき（Electrochemical deposition:ＥＣＤ）法でＣｕ配線を埋め込みながら形成する方法である。

しかしながら、Ｃｕを用いたデュアルダマシン法においては、その配線形成工程において、断線などの配線欠陥（ボイド）が生じるという問題があることが知られている（例えば、特開２００１−２９８０８４号公報（特許文献１）参照）。

以下、特許文献１に記載されている、従来の技術（図２０）について簡略的に説明する。

下層配線層を形成した後に、その上に層間絶縁膜として、第１のＳｉＮ層、第１のＳｉＯ_２層、第２のＳｉＮ層、第２のＳｉＯ_２層を堆積する。この層間絶縁膜中に、Viaエッチングにより第１のＳｉＮ層に達するビア孔を形成する。したがって、第１のＳｉＮ層は、拡散防止膜としてだけでなく、ビア孔のエッチングストッパ膜としても使用される。ビア孔をレジストなどにより埋め戻した後、第２のＳｉＯ_２層、第２のＳｉＮ層を選択的に除去（Trenchエッチング）して、幅の広い配線用溝（トレンチ）を形成する。このとき、ビア孔の底面に、下層配線層が露出する。バリアメタル層をスパッタリングで堆積した後、その上に銅配線層を電解メッキで形成する。第２のＳｉＯ_２層表面上に堆積したＣｕを研磨により除去して、デュアルダマシン配線を形成する。

このような従来の技術では、断線などの配線欠陥（ボイド）が生じるという問題がある。そこで、その問題を解決するために、特許文献１では、配線不良を防止して、信頼性の高いダマシン配線構造を有する半導体装置を提案している。すなわち、特許文献１に開示された半導体装置では、ビア孔の外側の領域で、配線用溝の下面から上方に突出した絶縁突起パターンを形成している。

尚、Viaエッチングの後で、且つビア孔をレジストなどなどで埋めも戻す前に、Wet Clean処理が行われる場合がある。また、層間容量を低くするために、拡散防止膜の膜厚を薄くすることが望まれている。

特開２００１−２９８０８４号公報（図２０、段落［０００７］〜［０００９］、［００７８］〜［００８３］）

上述したように、デュアルダマシン法によるＣｕ配線工程において、拡散防止膜の膜厚を薄くすると層間容量を減らすことができる。しかしながら、次に述べる制約のために、拡散防止膜の膜厚を薄くすることができない。

１）Viaエッチング後にＣｕが露出したままにしていると、Ｃｕが酸化し、コンタクト抵抗が上昇する。
２）Viaエッチング後の拡散防止膜の残膜の膜厚が４０ｎｍ未満でWet Clean処理を行うと、Ｃｕが消失する。
３）拡散防止膜をビア孔のエッチングストッパ膜として使用する。

このような制約があるために、Viaエッチング後に拡散防止膜の残膜が４０ｎｍになるように、８０ｎｍ狙いで拡散防止膜を成膜している。

Ｃｕの拡散防止の機能としては、拡散防止膜の膜厚が３０ｎｍあれば問題ないが、上記制約のために、拡散防止膜の膜厚を薄くすることができない。

本発明による半導体装置は、下層配線構造と；下層配線構造を覆う層間絶縁膜であって、下層配線構造の表面まで達するビア孔と、このビア孔に連続して層間絶縁膜の上部に形成されたトレンチとを持つ、層間絶縁膜と；トレンチ及びビア孔に埋め込こんで形成され、Ｃｕ配線よりなるデュアルダマシン配線と；を有する半導体装置であって、上記層間絶縁膜は、下層配線構造の表面上に形成された所定の膜厚の拡散防止膜と、この拡散防止膜の表面上に形成された低誘電率膜と、この低誘電率膜の表面上に形成されたシリコン酸化膜と、を含み、ビア孔は、拡散防止膜と低誘電率膜の下部とに形成され、トレンチは、低誘電率膜の上部とシリコン酸化膜とに形成されており、ビア孔の側壁を覆う保護窒化膜を有する、ことを特徴とする。

本発明による半導体装置の製造方法は、下層配線構造を形成する工程と、下層配線構造の表面上に、所定の膜厚の拡散防止膜と低誘電率膜とシリコン酸化膜とを順次成膜して、層間絶縁膜を形成する工程と、下層配線構造の表面まで達するようにエッチングして、層間絶縁膜内にビア孔を形成する工程と、層間絶縁膜の表面、ビア孔の側壁、およびビア孔の底部で露出する下層配線構造の表面上に、保護窒化膜を成膜する工程と、ビア孔を埋めるように反射防止膜を塗布した後、反射防止膜をエッチバックして、保護窒化膜を介してビア孔内に反射防止膜を埋め込む工程と、保護窒化膜、シリコン酸化膜、および低誘電率膜の上部をエッチングして、下層配線構造の表面が露出し、かつ、拡散防止膜および低誘電率膜の下部に形成されたビア孔の側壁にのみ保護窒化膜が残るように、ビア孔に連続するトレンチを形成する工程と、トレンチ及びビア孔を埋め込むようにＣｕを成膜した後に、シリコン酸化膜の表面上に堆積したＣｕを化学機械研磨により除去して、トレンチ及びビア孔内に、Ｃｕ配線よりなるデュアルダマシン配線を形成する工程と、を含む。

本発明によると、下層配線構造の表面まで達するようにビア孔を形成し、ビア孔の側壁および下層配線構造の表面を保護窒化膜で保護しておき、エッチングによりトレンチを形成する際に、同時に、下層配線構造の表面の保護窒化膜もエッチングしているので、拡散防止膜の膜厚を薄くして、層間容量を減らすことができる、という効果を有する。

本発明が適用される、関連する半導体装置の構造を示す平面図である。 図１Ａの線Ａ−Ａ’についての断面図である。 関連技術（実験例）による、第三層間絶縁膜成膜後のデュアルダマシン工程を示すブロック図である。 図２の第１の工程（第三層間絶縁膜の成膜工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図２の第２の工程（Viaエッチング工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図２の第３の工程（Wet Clean処理工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図２の第５の工程（ＢＡＲＣのエッチバック工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図２の第６の工程（Trenchエッチング工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図２の第８の工程（ＣｕのＣＭＰ工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図３ＢにおけるViaエッチング工程（図２の工程Ｓ１０２）後の残ｐ−ＳｉＮ膜の厚さｔが４０ｎｍ未満の場合を示す断面図である。 図３ＢにおけるViaエッチング工程（図２の工程Ｓ１０２）後にｐ−ＳｉＮ膜を残さない場合を示す断面図である。 本発明の第１の実施例に係る、第三層間絶縁膜成膜後のデュアルダマシン工程を示すブロック図である。 図５の第１の工程（第三層間絶縁膜の成膜工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図５の第２の工程（Viaエッチング工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図５の第４の工程（保護窒化膜成膜工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図５の第６の工程（ＢＡＲＣのエッチバック工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図５の第７の工程（Trenchエッチング工程）を示す、図１ＢのＡ部の詳細を示す断面図である。 図５の第９の工程（ＣｕのＣＭＰ工程）を示す、図１ＢのＡ部の詳細を示す断面図である。

［関連技術］
本発明について説明する前に、本発明の理解を容易にするために、図面を参照して、関連技術について詳細に説明する。

以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向は半導体基板の表面に垂直な方向であり、Ｘ方向は半導体基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向は半導体基板の表面と水平な面においてＸ方向と直交する方向である。このように、Ｙ方向とＸ方向とは、互いに直交している。

図１Ａおよび図１Ｂは、本発明が適用される、関連する半導体装置１の構造を示す図である。図１Ａは、半導体装置１を示す平面図である。図１Ｂは、図１Ａの線Ａ−Ａ’についての断面図である。なお、図１Ａにおいては、第一配線コンタクト、第１のＣｕ配線、第２のＣｕ配線／プラグのみを図示している。

半導体装置１はプレーナ型トランジスタ２を含む。半導体基板１００上において、素子分離領域１０２に囲まれた活性領域１０１が配置される。素子分離領域１０２は溝に埋設した素子分離絶縁膜で構成されている。活性領域１０１には上記プレーナ型トランジスタ２が構成されている。

活性領域１０１および素子分離領域１０２に跨って、Ｙ方向に連続して延在するゲート２００が配置されている。

ゲート２００は、半導体基板１００の上面を覆うゲート絶縁膜２０１と、ゲート導電膜２０２と、カバー絶縁膜とから構成される。半導体基板１００において、ゲート２００に対して自己整合となる位置にＳＤ（ソース／ドレイン）拡散層１０３を備えた構造になっている。

半導体基板１００の、ＳＤ拡散層１０３および素子分離領域１０２上には、ゲート２００を囲むように、第一層間絶縁膜３００が設けられている。

第一層間絶縁膜３００を貫通して、コンタクトホールが設けられ、このコンタクトホールによって、ＳＤ拡散層１０３に第一配線コンタクト４００が接続している。

第一層間絶縁膜３００の表面上には、ゲート２００を覆う第二層間絶縁膜５００と、第一配線コンタクト４００に接続された第１のＣｕ配線６００とが形成されている。なお、第二層間絶縁膜５００は下層絶縁層とも呼ばれ、第１のＣｕ配線６００はＣｕ下層配線とも呼ばれる。下層絶縁層とＣｕ下層配線とによって、下層配線構造が構成される。

すなわち、下層配線構造において、第二層間絶縁膜（下層絶縁層）５００中に幅の狭い下層配線用溝部が形成され、この下層配線用溝部内に第１のＣｕ配線（Ｃｕ下層配線）６００が形成されている。

第１のＣｕ配線（Ｃｕ下層配線）６００上に、第三層間絶縁膜７００が堆積されている。第三層間絶縁膜７００は、プラズマシリコン窒化膜（ｐ−ＳｉＮ膜）７０１と、低誘電率膜（Ｌｏｗ−Ｋ膜）７０２と、プラズマシリコン酸化膜（ｐ−ＳｉＯ膜）７０３とから構成される。尚、第三層間絶縁膜７００は、単に層間絶縁膜とも呼ばれ、プラズマシリコン窒化膜（ｐ−ＳｉＮ膜）７０１は拡散防止膜とも呼ばれる。

第三層間絶縁膜７００中に、第２のＣｕ配線／プラグ８００が形成されている。第２のＣｕ配線／プラグ８００は、第２のダマシン・ビア孔８０１と、第２のダマシン・トレンチ８０２と、Ｃｕ膜８０２とから構成される。

第２のＣｕ配線／プラグ８００の表面に保護絶縁膜９００が形成される。保護絶縁膜９００は上層絶縁層とも呼ばれる。

次に、図２および図３Ａ〜図３Ｆを参照して、第三層間絶縁膜７００成膜後のデュアルダマシン工程の実験例について説明する。図２は、関連技術（実験例）によるデュアルダマシン工程を示すブロック図である。図３Ａ〜図３Ｆは、関連技術（実験例）によるデュアルダマシン工程を説明するための、図１ＢのＡ部の詳細を示す断面図である。

先ず、第１の工程Ｓ１０１では、図３Ａに示されるように、第１のＣｕ配線６００上に、膜厚が８０ｎｍの拡散防止膜であるｐ−ＳｉＮ膜７０１、膜厚が６０ｎｍのＬｏｗ−Ｋ膜７０２、および膜厚が１８０ｎｍのｐ−ＳｉＯ膜７０３を順次堆積する。これにより、下層配線構造の表面上に第三層間絶縁膜７００が成膜される。

次に、第２の工程Ｓ１０２では、図３Ｂに示されるように、ｐ−ＳｉＯ膜７０３上にレジスト９１を形成した後、第三層間絶縁膜７００をViaエッチングして第２のダマシン・ビア孔８０１を形成する。このViaエッチングは、ｐ−ＳｉＮ膜７０１内でストップする。その後、レジスト９１を除去する。

第３の工程Ｓ１０３では、図３Ｃに示されるように、ＳＳＴ−Ａ４７の薬剤を使用してWet clean処理を行う。

第４の工程Ｓ１０４では、第２のダマシン・ビア孔８０１を埋め込むように反射防止膜（ＢＡＲＣ）を塗布する。

第５の工程Ｓ１０５では、図３Ｄに示されるように、ＢＡＲＣをエッチバックして、第２のダマシン・ビア孔８０１内にＢＡＲＣ９２を残す。

第６の工程Ｓ１０６では、図３Ｅに示されるように、トレンチ用のマスク（フォトレジスト）（図示せず）を形成した後、Trenchエッチングして、第２のダマシン・トレンチ８０２を形成する。これにより、第１のＣｕ膜６００の表面が露出する。

第２のダマシン・ビア孔８０１は、ｐ−ＳｉＮ膜７０１とＬｏｗ−Ｋ膜７０２の下部とに形成され、第２のダマシン・トレンチ８０２は、Ｌｏｗ−Ｋ膜７０２の上部とｐ−ＳｉＯ膜７０３とに形成される。

第７の工程Ｓ１０７では、電解メッキでＣｕ膜８０３を成膜する。

最後に、第８の工程Ｓ１０８では、ｐ−ＳｉＯ膜７０３の表面上に堆積したＣｕを、化学機械研磨（ＣＭＰ）により除去する。これにより、Ｃｕ膜８０３から成るデュアルダマシン配線（第２のＣｕ配線／プラグ）８００が形成される。

尚、その後は、図１Ｂに示されるように、第２のＣｕ配線／プラグ８００の表面に保護絶縁膜９００が形成される。

次に、図４Ａおよび図４Ｂを参照して、関連技術（実験例）によるデュアルダマシン工程における問題点について説明する。

図４Ａは、図３ＢにおけるViaエッチング工程（図２の工程Ｓ１０２）後の残ｐ−ＳｉＮ膜７０１の膜厚ｔが４０ｎｍ未満の場合を示す断面図である。この状態で、図３ＣにおけるWet Clean処理（図２の工程Ｓ１０３）を行うと、図４ＡのＤ１で示されるように、Ｃｕが消失してしまう。

図４Ｂは、図３ＢにおけるViaエッチング工程（図２の工程Ｓ１０２）後にｐ−ＳｉＮ膜７０１を残さない場合を示す断面図である。このように、Viaエッチング後に第１のＣｕ配線６００が露出したままにしておくと、図４ＢのＤ２で示されるように、Ｃｕ酸化被膜が形成される。その結果、コンタクト抵抗が上昇してしまう。

そのため、関連技術（実験例）によるデュアルダマシン工程では、ｐ−ＳｉＮ膜７０１をビア孔のエッチングストッパ膜として使用する必要がある。

このような制約があるため、関連技術（実験例）によるデュアルダマシン工程においては、Viaエッチング後のｐ−ＳｉＮ残膜の膜厚が４０ｎｍになるように、８０ｎｍ狙いでｐ−ＳｉＮ膜７０１を成膜している。

その結果、ｐ−ＳｉＮ膜７０１の膜厚を薄くことができず、層間容量を減らすことができない。

次に、図５および図６Ａ〜図６Ｆを参照して、本発明の第１の実施例に係る、第三層間絶縁膜７００成膜後のデュアルダマシン工程について説明する。図５は、本発明の第１の実施例によるデュアルダマシン工程を示すブロック図である。図６Ａ〜図６Ｆは、本発明の第１の実施例によるデュアルダマシン工程を説明するための、図１ＢのＡ部の詳細を示す断面図である。

先ず、第１の工程Ｓ２０１では、図６Ａに示されるように、第１のＣｕ配線６００上に、プラズマＣＶＤ（Chemical Vapor Deposition）により、膜厚が３０ｎｍの拡散防止膜であるｐ−ＳｉＮ膜７０１、膜厚が６００ｎｍのＬｏｗ−Ｋ膜７０２、および膜厚が１８０ｎｍのｐ−ＳｉＯ膜７０３を順次堆積する。これにより、下層配線構造の表面上に第三層間絶縁膜７００が成膜される。

尚、本第１の実施例では、上述した関連技術（実験例）とは異なり、拡散防止膜であるｐ−ＳｉＮ膜７０１の膜厚を３０ｎｍのように薄くしていることに注意されたい。このように、ｐ−ＳｉＮ膜７０１の膜厚を薄くしたので、層間容量を減らすことができる。

次に、第２の工程Ｓ２０２では、図６Ｂに示されるように、ｐ−ＳｉＯ膜７０３上にレジスト９１を形成した後、第三層間絶縁膜７００をViaエッチングして第２のダマシン・ビア孔８０１を形成する。このViaエッチングでは、上述した関連技術（実験例）とは異なり、ｐ−ＳｉＮ膜７０１を抜き、第１のＣｕ配線６００の表面を露出させている。その後、レジスト９１を除去する。

このように、本第１の実施例では、上述した関連技術（実験例）とは異なり、Viaエッチングでｐ−ＳｉＮ膜７０１を抜く（第１のＣｕ配線６００の表面を露出させる）ので、ｐ−ＳｉＮ膜７０１を第２のダマシン・ビア孔８０１のエッチングストッパ膜として使用しない。

第３の工程Ｓ２０３では、ＳＳＴ−Ａ４７の薬剤を使用してWet Clean処理を行う。

上述したように、Viaエッチングでｐ−ＳｉＮ膜７０１を抜いているので、Wet Clean処理でＣｕは消失しない。その結果、ｐ−ＳｉＮ残膜の膜厚を４０ｎｍ以上確保する必要がなくなる。

次に、第４の工程Ｓ２０４では、図６Ｃに示されるように、第１のＣｕ配線６００の表面、第２のダマシン・ビア孔８０１の側壁、およびｐ−ＳｉＯ膜７０３の表面を覆うように、温度４００℃の条件で、膜厚が３０ｎｍの保護窒化膜７０４を成膜する。図示の例では、保護窒化膜７０４は、ＡＬＤ（Atomic Layer Deposition）−ＳｉＮ膜から成る。

このように、第１のＣｕ配線６００の表面は、保護窒化膜７０４で保護されるので、酸化しない。

第５の工程Ｓ２０５では、第２のダマシン・ビア孔８０１を埋め込むように反射防止膜（ＢＡＲＣ）を塗布する。

第６の工程Ｓ２０６では、図６Ｄに示されるように、ＢＡＲＣをエッチバックして、第２のダマシン・ビア孔８０１内にＢＡＲＣ９２を残す。

次に、第７の工程Ｓ２０７では、図６Ｅに示されるように、トレンチ用のマスク（フォトレジスト）（図示せず）を形成した後、所定の条件（圧力：１２５ｍＴ、ＲＦパワー：１０００Ｗ／５００Ｗ、流量：２００ｓｃｃｍ／１００ｓｃｃｍ）で、プロセスガスとしてＣＨ_４／ＣＨＦ_３を導入して、ＡＬＤ−ＳｉＮ膜７０４、ｐ−ＳｉＯ膜７０３、およびＬｏｗ−Ｋ膜７０４をTrenchエッチングして、第２のダマシン・トレンチ８０２を形成する。これにより、第１のＣｕ膜６００の表面が露出する。

第２のダマシン・ビア孔８０１は、ｐ−ＳｉＮ膜７０１とＬｏｗ−Ｋ膜７０２の下部に形成される。第２のダマシン・トレンチ８０２は、Ｌｏｗ−Ｋ膜７０２の上部とｐ−ＳｉＯ膜７０３に形成される。第２のダマシン・ビア孔８０１の側壁にのみ、保護窒化膜７０４が残る。

次に、第８の工程Ｓ２０８では、電解メッキでＣｕ膜８０３を成膜する。

最後に、第９の工程Ｓ２０９では、ｐ−ＳｉＯ膜７０３表面上に堆積したＣｕを、化学機械研磨（ＣＭＰ）により除去する。これにより、Ｃｕ膜８０３から成るデュアルダマシン配線（第２のＣｕ配線／プラグ）８００が形成される。

尚、その後は、図１Ｂに示されるように、第２のＣｕ配線／プラグ８００の表面に保護絶縁膜９００が形成される。

上述したことから明らかなように、本第１の実施例では、ｐ−ＳｉＮ膜７０１の膜厚の制約をなくすことができる。その結果、ｐ−ＳｉＮ膜７０１の膜厚を３０ｎｍにすることができ、層間容量を減らすことができる。

以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１ 半導体装置
２ プレーナ型トランジスタ
９１ レジスト
９２ 反射防止膜（ＢＡＲＣ）
１００ 半導体基板
１０１ 活性領域
１０２ 素子分離領域
１０３ ＳＤ（ソース／ドレイン）拡散層
２００ ゲート
２０１ ゲート絶縁膜
２０２ ゲート導電膜
２０３ カバー絶縁膜
３００ 第一層間絶縁膜
４００ 第一配線コンタクト
５００ 第二層間絶縁膜（下地絶縁層）
６００ 第１のＣｕ配線（Ｃｕ下地配線）
７００ 第三層間絶縁膜（層間絶縁膜）
７０１ プラズマシリコン窒化膜（ｐ−ＳｉＮ膜）
７０２ 低誘電率膜（Ｌｏｗ−Ｋ膜）
７０３ プラズマシリコン酸化膜（ｐ−ＳｉＯ膜）
７０４ 保護窒化膜（ＡＬＤ−ＳｉＮ膜）
８００ 第２のＣｕ配線／プラグ
８０１ 第２のダマシン・ビア孔
８０２ 第２のダマシン・トレンチ
８０３ Ｃｕ膜
９００ 保護絶縁膜（上層絶縁層）

Claims (11)

1. 下層配線構造と、
   前記下層配線構造を覆う層間絶縁膜であって、前記下層配線構造の表面まで達するビア孔と、該ビア孔に連続して前記層間絶縁膜の上部に形成されたトレンチとを持つ、前記層間絶縁膜と、
   前記トレンチ及び前記ビア孔に埋め込こんで形成され、Ｃｕ配線よりなるデュアルダマシン配線と、
   を有する半導体装置であって、
   前記層間絶縁膜は、前記下層配線構造の表面上に形成された所定の膜厚の拡散防止膜と、該拡散防止膜の表面上に形成された低誘電率膜と、該低誘電率膜の表面上に形成されたシリコン酸化膜と、を含み、
   前記ビア孔は、前記拡散防止膜と前記低誘電率膜の下部とに形成され、前記トレンチは、前記低誘電率膜の上部と前記シリコン酸化膜とに形成されており、
   前記ビア孔の側壁を覆う保護窒化膜を有する、ことを特徴とする、半導体装置。
2. 前記所定の膜厚が４０ｎｍ未満である、請求項１に記載の半導体装置。
3. 前記所定の膜厚が実質的に３０ｎｍに等しい、請求項２に記載の半導体装置。
4. 前記拡散防止膜がシリコン窒化膜から成る、請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記保護窒化膜がＡＬＤ−ＳｉＮ膜から成る、請求項１乃至４のいずれか１項に記載の半導体装置。
6. 下層配線構造を形成する工程と、
   前記下層配線構造の表面上に、所定の膜厚の拡散防止膜と低誘電率膜とシリコン酸化膜とを順次成膜して、層間絶縁膜を形成する工程と、
   前記下層配線構造の表面まで達するようにエッチングして、前記層間絶縁膜内にビア孔を形成する工程と、
   前記層間絶縁膜の表面、前記ビア孔の側壁、および前記ビア孔の底部で露出する前記下層配線構造の表面上に、保護窒化膜を成膜する工程と、
   前記ビア孔を埋めるように反射防止膜を塗布した後、前記反射防止膜をエッチバックして、前記保護窒化膜を介して前記ビア孔内に前記反射防止膜を埋め込む工程と、
   前記保護窒化膜、前記シリコン酸化膜、および前記低誘電率膜の上部をエッチングして、前記下層配線構造の表面が露出し、かつ、前記拡散防止膜および前記低誘電率膜の下部に形成された前記ビア孔の側壁にのみ前記保護窒化膜が残るように、前記ビア孔に連続するトレンチを形成する工程と、
   前記トレンチ及び前記ビア孔を埋め込むようにＣｕを成膜した後に、前記シリコン酸化膜の表面上に堆積した前記Ｃｕを化学機械研磨により除去して、前記トレンチ及び前記ビア孔内に、Ｃｕ配線よりなるデュアルダマシン配線を形成する工程と、
   を含む半導体装置の製造方法。
7. 前記ビア孔を形成した後で、前記保護窒化膜を成膜する前に、Wet Clean処理をする工程を更に含む、請求項６に記載の半導体装置の製造方法。
8. 前記所定の膜厚が４０ｎｍ未満である、請求項６又は７に記載の半導体装置の製造方法。
9. 前記所定の膜厚が実質的に３０ｎｍに等しい、請求項８に記載の半導体装置の製造方法。
10. 前記拡散防止膜を成膜する工程が、プラズマＣＶＤによりプラズマシリコン窒化膜を形成する工程からなる、請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
11. 前記保護窒化膜を形成する工程が、原子層堆積（ＡＬＤ）法によりＡＬＤ−ＳｉＮ膜を形成する工程から成る、請求項６乃至１０のいずれか１項に記載の半導体装置の製造方法。

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