JP2011035293A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ゲート電極間を埋め込む膜に吸湿性の高い膜を用いた半導体装置において、金属配線の信頼性劣化を防ぐ。
【解決手段】半導体装置５０は、基板１上に形成された複数のゲート電極２と、複数のゲート電極２上を含む基板上を覆う第１の層間絶縁膜５と、第１の層間絶縁膜５上を覆う第２の層間絶縁膜６と、第１の層間絶縁膜５及び第２の層間絶縁膜６を貫通し、それぞれ基板１上の所定箇所又は複数のゲート電極２のいずれか一つに達する複数のコンタクトプラグ７と、第２の層間絶縁膜６上に形成され、コンタクトプラグ７に接続された金属配線９を含む配線形成層８とを備える。第１の層間絶縁膜５は、少なくとも一つのゲート電極２上方に第１の凹部５ａを有すると共に、複数のゲート電極２及び基板１に接する下部膜３と、第１の凹部５ａ以外の部分において下部膜３上に配置された上部膜４とを有し、第１の凹部５ａ内に、第２の層間絶縁膜６が埋め込まれている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、金属配線の信頼性を向上させるための構造及びその製造方法に関する。

近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ゲート電極が微細化している。また、特にＳＲＡＭセルアレイ部、高速信号処理ロジック回路部等のゲート電極について、間隔が極めて狭くなっている。その結果、微細化したゲート電極の間を埋める層間絶縁膜としては、プロセスの低温化の観点と合わせて、従来のプラズマＴＥＯＳ等を用いるのは困難になりつつある。そこで、埋め込みの際に発生するボイド（埋め込み不良）対策として、例えば、特許文献１が知られている。該文献に示された技術では、フロー性が高いオゾンＴＥＯＳ等の準常圧（２０〜７０Torr（２．６７×１０³ 〜９．３３×１０⁴ Ｐａ）程度）にて成膜するＳｉＯ₂ 膜を用いて埋め込みが行なわれる。

図６に、半導体装置の断面を例示する。図６に示すように、基板１０１上に形成するゲート電極１０２を覆う埋め込みＳｉＯ₂ 膜１０３は、下地の形状に従って形成される。よって、埋め込みＳｉＯ₂ 膜１０３は、ゲート電極１０２上にも、ゲート電極１０２が無い部分と同等の膜厚に形成される。また、埋め込みＳｉＯ₂ 膜１０３を成膜する際、ＳＲＡＭセルアレイ部、高速信号処理ロジック回路部等のゲート電極１０２が密集する部分については、ゲート電極１０２が単独に存在する外部入出力回路領域と比較して、より早くゲート電極１０２間への膜の埋め込みが終わる。その後、埋め込みＳｉＯ₂ 膜１０３は、密集した複数のゲート電極１０２上に連なって形成される。

また、埋め込みＳｉＯ₂ 膜１０３は吸湿性が高く、成膜の際又はその後の工程において水分、ガス等を吸い込むという短所を有している。この短所は、後に埋め込みＳｉＯ₂ 膜１０３上の配線形成層１０４に金属配線１０５（例えば銅配線）を形成した場合、腐食、電気信号の伝達異常等、配線形成層１０４の信頼性を著しく劣化させる原因となる。

この点への対策として、埋め込みＳｉＯ₂ 膜１０３上にプラズマＴＥＯＳ膜等の吸湿性の低いＳｉＯ₂ 膜１０６を積層形成し、吸湿を防止している。また、吸湿した場合であっても埋め込みＳｉＯ₂ 膜１０３から出る水分、ガスを封じ込めると共に、できるだけ埋め込みＳｉＯ₂ 膜１０３と配線形成層１０４との間隔を大きくするために、ＳｉＯ₂ 膜１０６の膜厚を大きくしている。

しかし、ゲート電極１０２間を埋め込みＳｉＯ₂ 膜１０３によって埋め込むためには、最低限、ゲート電極１０２の高さ以上（１００ｎｍ〜２００ｎｍ程度）の膜厚に埋め込みＳｉＯ₂ 膜１０３を形成する。この結果、ゲート電極１０２が密集する部分には多くの埋め込みＳｉＯ₂ 膜１０３が存在することになり、その他の部分と比較して吸湿に対する封じ込めの効果が劣化してしまう。

更に、ゲート電極１０２が密集する部分において、その上方の配線形成層１０４に形成する金属配線１０５との電気的導通を得るためのコンタクトプラグ１０７（例えば、タングステン材質）についても、ゲート電極１０２の少ない他の部分に比べて密集する。この結果、吸湿性の高い埋め込みＳｉＯ₂ 膜１０３から発生する水分、ガス成分がコンタクトプラグ１０７を介して金属配線１０５に伝達されやすくなり、金属配線１０５の信頼性を劣化させている。

これらのことから、集積回路上部に形成される銅等の金属配線形成について信頼性を確保するには、ゲート電極１０２上方の埋め込み性の良い埋め込みＳｉＯ₂ 膜１０３を極力薄く形成する。また、埋め込みＳｉＯ₂ 膜１０３と金属配線１０５との間隔を得るために、吸湿性の低いＳｉＯ₂ 膜１０６をできるだけ厚く（図６の寸法ｂ）する。

特許第３５８６２６８号

しかしながら、前記の通り、吸湿性の高い埋め込みＳｉＯ₂ 膜１０３をゲート電極１０２上だけに薄く成膜することは困難である。よって、金属配線１０５の信頼性を確保するためには、埋め込みＳｉＯ₂ 膜１０３上に、ＳｉＯ₂ 膜１０６を厚く形成する方法が取られていた。しかし、この場合、以下の課題が発生する。

つまり、コンタクトプラグ１０７を形成する際、前記の積層した層間絶縁膜（埋め込みＳｉＯ₂ 膜１０３及びＳｉＯ₂ 膜１０６）の膜厚（図６の膜厚ｃ）が大きいと、ドライエッチング時のエッチングストップ現象（エッチングが必要な深さまで進行することなく停止してしまう現象）、タングステン等の金属材料埋め込み不良等、加工上の課題が発生する。

これについては、コンタクトプラグをテーパー形状とすることにより、ドライエッチング性、金属材料の埋め込み性をある程度向上させることが可能である。しかし、近年微細化による狭ピッチ化が進行し、コンタクトプラグの加工は複合的に困難を極めている。例えば、前記のテーパー形状を有するコンタクトプラグには、隣接するコンタクトプラグ同士が上部においてショートする等の問題が出てきている。

更に、半導体装置に性能を発揮するために、その上部に形成する金属配線との接続を良好に行なう必要があるコンタクトプラグを低抵抗化することが必須である。この目的を果たすには、できるだけコンタクトプラグの高さを低くし、プラグ自体を太く形成するのがよいことは明らかである。しかしながら、既に説明した課題からは層間絶縁膜を厚くすることが求められるので、実際に行なうことはできない。

以上に鑑み、本発明は、半導体装置において、ゲート電極間の埋め込みの信頼性及び上部に形成する金属配線の信頼性を確保すると共に、層間絶縁膜の薄膜化を実現することを目的とする。

前記の目的を達成するため、本発明に係る半導体装置は、基板上に形成された複数のゲート電極と、複数のゲート電極上を含む基板上を覆う第１の層間絶縁膜と、第１の層間絶縁膜上を覆う第２の層間絶縁膜と、第１の層間絶縁膜及び第２の層間絶縁膜を貫通し、それぞれ基板上の所定箇所又は複数のゲート電極のいずれか一つに達する複数のコンタクトプラグと、第２の層間絶縁膜上に形成され、複数のコンタクトプラグに接続された金属配線を含む配線形成層とを備え、第１の層間絶縁膜は、少なくとも一つのゲート電極上方に第１の凹部を有すると共に、複数のゲート電極及び基板に接する下部膜と、第１の凹部以外の部分において下部膜上に配置された上部膜とを有し、第１の凹部内に、第２の層間絶縁膜が埋め込まれている。

尚、第２の層間絶縁膜の吸湿性は、下部膜の吸湿性よりも低いことが好ましい。

また、第２の層間絶縁膜の膜硬度は、下部膜の膜硬度よりも高いことが好ましい。

以上の半導体装置によると、第１の層間絶縁膜の下部膜により高い信頼性をもってゲート電極の間を埋め込むと共に、凹部として局所的に第１の層間絶縁膜が薄膜化され、その上を第２の層間絶縁膜によって覆っている。このような構造により、第１の層間絶縁膜及び第２の層間絶縁膜を合わせた厚さを抑制しながら第１の層間絶縁膜と金属配線との距離を大きくし、これにより、下部膜から発生する水分、ガス等が金属配線に到達して金属配線の信頼性劣化の原因となるのを抑制することができる。

尚、第１の凹部の深さは５ｎｍ以上であり、第１の凹部の底面は、複数のゲート電極の上面よりも上に位置することが好ましい。

第１の凹部の底面がゲート電極の上面より下に位置すると、第１の層間絶縁膜がゲート電極を覆っていないことになり、装置の信頼性が低下する原因となる。このため、底面はゲート電極上面よりも上に位置することが好ましい。また、第１の層間絶縁膜を薄膜化する効果を実現するためは、５ｎｍ以上の深さであることが好ましい。

また、第２の層間絶縁膜は、第１の層間絶縁膜の第１の凹部の上方に、第２の凹部を有すると共に、第２の凹部内に、金属配線及び配線含有層が埋め込まれていることが好ましい。

このようにすると、ゲート電極の上方において、第１の層間絶縁膜及び第２の層間絶縁膜を貫通して形成されるコンタクトプラグを短くすることができる。これは、コンタクトプラグの加工精度を向上する観点から有用である。

また、第２の凹部の深さは５ｎｍ以上であり、第２の凹部の底面は、第１の層間絶縁膜における第１の凹部以外の部分の上面よりも上に位置することが好ましい。

また、第１の凹部に位置するコンタクトプラグは、他の部分に位置するコンタクトプラグに比べて短いことが好ましい。

第１の凹部は、ゲート電極上方に位置する。ゲート電極が連続する箇所ではゲート電極に接続されるコンタクトプラグの加工精度が特に要求されるため、この部分のコンタクトプラグを短くするのが良い。

また、第２の凹部に位置する金属配線は、他の部分に位置する金属配線に比べて厚いことが好ましい。

金属配線を厚くすることにより、金属配線の抵抗を低下させることができる。

また、第１の層間絶縁膜の下部膜は、膜硬度が５．５ＧＰａ以下のＳｉＯ₂ 膜からなることが好ましい。

このようにすると、高い信頼性をもってゲート電極間を埋め込むことができる。

また、第１の層間絶縁膜の上部膜及び第２の層間絶縁膜は、膜硬度が８．０ＧＰａ以上のＳｉＯ₂ 膜からなることが好ましい。

このようにすると、下部膜よりも吸湿性の低い膜となり、金属配線の劣化をより確実に抑制することができる。

また、基板上に、電気的な接続の無いダミーゲート電極及び凸状の突起物の少なくとも一方を更に備え、第１の層間絶縁膜の第１の凹部は、ダミーゲート電極及び突起物の少なくとも一方の上方にも位置していても良い。

第１の層間絶縁膜に対する第１の凹部は、このような位置に設けられていても良い。

前記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に複数のゲート電極を形成する工程（ａ）と、複数のゲート電極上を含む基板上を覆う下部膜と、下部膜上を覆う上部膜とを含む第１の層間絶縁膜を形成する工程（ｂ）と、第１の層間絶縁膜の少なくとも一つのゲート電極の上方において、下部膜を露出させると共に第１の凹部を形成する工程（ｃ）と、第１の凹部を埋め込み且つ第１の層間絶縁膜上を覆い、下部膜よりも膜硬度の高い第２の層間絶縁膜を形成する工程（ｄ）と第１の層間絶縁膜及び第２の層間絶縁膜を貫通し、それぞれ基板上の所定箇所又は複数のゲート電極のいずれか一つに達する複数のコンタクトプラグを形成する工程（ｅ）と、第２の層間絶縁膜上に形成され、複数のコンタクトプラグに接続された金属配線を含む配線形成層を形成する工程（ｆ）とを備える。

尚、第２の層間絶縁膜の吸湿性は、下部膜の吸湿性よりも低いことが好ましい。

また、第２の層間絶縁膜の膜硬度は、下部膜の膜硬度よりも高いことが好ましい。

このような半導体装置の製造方法によると、第１の層間絶縁膜の下部膜により高い信頼性をもってゲート電極の間を埋め込むことができる。更に、第１の層間絶縁膜及び第２の層間絶縁膜を合わせた厚さを抑制しながら、第１の層間絶縁膜と金属配線との距離を大きくして、下部膜から発生する水分、ガス成分等が金属配線に到達して金属配線の信頼性劣化の原因となるのを抑制することができる。

ここで、ゲート電極上を覆う下部膜を形成した後、上部膜を形成することく下部膜を薄く加工しようとすると、下部膜は研磨レートが高いことから加工の制御性が低く、加工のばらつきによりゲート電極が露出するおそれがある。そこで、下部膜上に研磨レートの低い（そのため加工制御性が高い）上部膜を形成した後、下部膜の部分を露出させて、更に、局所的に薄くする（凹部を設ける）。このようにして、ゲート電極が露出するのを避けながら、ゲート電極上の吸湿性が高い膜を薄くすることができる。

尚、工程（ｄ）の後で且つ工程（ｅ）の前に、第２の層間絶縁膜の上面を平坦化する工程を更に備えていても良い。

また、工程（ｄ）において、第２の層間絶縁膜に対し、第１の凹部の上方に第２の凹部を設けると共に、工程（ｆ）において、第２の凹部を埋め込みように金属配線及び配線含有層を形成しても良い。

このようにすると、第２の凹部に位置する金属配線の厚さを大きくして、低抵抗化することができる。

また、上部膜の膜硬度は下部膜よりも高く、工程（ｃ）において、化学的機械研磨により下部膜を露出させると共に第１の凹部を形成することが好ましい。

このようにすると、工程（ｃ）において、下部膜を選択的に優先して研磨し、第１の凹部とすることができる。このため、ドライエッチング、フォトリソグラフィ等の複雑且つ高コストの工程を用いることは不要である。

また、下部膜及び上部膜は、互いにエッチングレートが異なり、第１の凹部は、下部膜と上部膜とのエッチングレートの差を利用してエッチングにより形成しても良い。

また、第１の層間絶縁膜の下部膜は、膜硬度が５．５ＧＰａ以下のＳｉＯ₂ 膜として準常圧にて成膜されることが好ましい。

このようにすると、高い信頼性をもってゲート電極間を埋め込むことができる。

また、第１の層間絶縁膜の上部膜及び第２の層間絶縁膜は、膜硬度が８．０ＧＰａ以上のＳｉＯ₂ 膜として形成されることが好ましい。

このようにすると、上部膜は下部膜よりも吸湿性の低い膜となり、金属配線の劣化をより確実に抑制することができる。

また、工程（ｂ）の前に、基板上に、電気的な接続の無いダミーゲート電極及び凸状の突起物の少なくとも一方を形成する工程を更に備え、第１の層間絶縁膜の第１の凹部は、ダミーゲート電極及び突起物の少なくとも一方の上方にも位置していても良い。

本発明に係る半導体装置によると、ゲート電極間の埋め込みに吸湿性が高い膜（ＳｉＯ₂ 膜等）を用いても、上方に形成する金属配線の信頼性を確保することができる。また、層間絶縁膜を厚くする必要がないので、低抵抗のコンタクトプラグを高精度に形成することが可能になる。

また、本発明に係る半導体装置の製造方法によると、ドライエッチング、フォトリソグラフィ等の複雑且つ高コストの工程を用いることなく、簡便且つ安価に、ゲート電極上の埋め込み膜の膜厚を薄く加工することができる。

図１は、本発明の第１の実施形態の例示的半導体装置を模式的に示す断面図である。 図２（ａ）〜（ｄ）は、図１に示す半導体装置の製造方法を説明する図である。 図３（ａ）及び（ｂ）は、図２（ｄ）に続いて、図１に示す半導体装置の製造方法を説明する図である。 図４は、本発明の第２の実施形態の例示的半導体装置を模式的に示す断面図である。 図５（ａ）〜（ｄ）は、図４に示す半導体装置の製造方法を説明する図である。 図６は、背景技術の半導体装置を模式的に示す図である。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態の例示的半導体装置５０の要部断面を模式的に示す図である。

図１に示す通り、半導体装置５０は、基板１を用いて形成されている。基板１上には、不図示のゲート絶縁膜を介して複数のゲート電極２が形成されている。各ゲート電極２には側面を覆うサイドウォール２ａ及び上面のシリサイド層２ｂが備えられているが、これらの構成は一例であって必須ではない。

また、複数のゲート電極２を覆うように、基板１上には第１の層間絶縁膜５が形成されている。第１の層間絶縁膜５は、基板１及びゲート電極２に接する下部膜３と、該下部膜３上に、ゲート電極２上方を避けて配置された上部膜４とを有すると共に、ゲート電極２の形成された領域において、他の領域よりも膜厚が薄くなった第１の凹部５ａを有している。ゲート電極２の形成されていない領域において、第１の層間絶縁膜５の膜厚は１００ｎｍ程度であり、第１の凹部５ａではそれよりも薄くなっている。

下部膜３は、例えば、準常圧にて成膜を行なうオゾンＳｉＯ₂ 膜からなる。これは、通常の層間絶縁膜に用いる膜と比べると膜硬度が低く（例えば５．５ＧＰａ以下）、複数のゲート電極２の間が狭い場合でも良好に埋め込みが可能な膜である。

上部膜４は、例えばプラズマ雰囲気にて成膜を行なうＳｉＯ₂ 膜からなり、本実施形態における具体例としてはＴＥＯＳ（tetra ethyl ortho silicate）膜である。このような上部膜４は、下部膜３よりも膜硬度が高く、例えば８．０ＧＰａ以上である。尚、膜硬度は、ナノ・インデンテーション法による測定値である。

また、第１の凹部５ａの深さは、ゲート電極２の上面を露出させない範囲に設定する。例えば、ゲート電極２の高さが１００ｎｍであれば、ゲート電極２の無い領域での第１の層間絶縁膜５の膜厚（基板１上面から上部膜４上面までの膜厚）は２００ｎｍであるから、第１の凹部５ａの深さを１００ｎｍ以内に設定する。

次に、第１の凹部５ａを埋め込むと共に、上部膜４を覆うように、第２の層間絶縁膜６が形成されている。第２の層間絶縁膜６は、上部膜４と同様の膜であっても良い。その膜厚については、後のコンタクトプラグ形成時に、ドライエッチストップに影響しないような膜厚（コンタクトプラグの寸法及び形状、ストッパー膜の有無等に基づく）に適宜設定する。

第２の層間絶縁膜６の上面は、化学的機械研磨等により平坦化されている。更にその上に、金属配線９を含む配線形成層８が形成されている。

また、第２の層間絶縁膜６及び第１の層間絶縁膜５を貫通して、ゲート電極２又は基板１上の所定箇所と、金属配線９の所定箇所とを電気的に接続するコンタクトプラグ７が形成されている。

以上に説明した本実施形態の半導体装置５０において、下部膜３は、ゲート電極２の間を高い信頼性で埋め込むことができる。ここで、第１の層間絶縁膜５の下部膜３は吸湿性が高いため、ここから発生する水分及びガス成分は、金属配線９の信頼性を低下させる原因となりうる。しかしながら、下部膜３のゲート電極２上に位置する部分は薄く（図１における寸法ｄ）、その上に、吸湿性の低い第２の層間絶縁膜６が厚く形成されている（寸法ｅ）。これにより、下部膜３から発生する水分及びガス成分がコンタクトプラグ７を介して金属配線９に到達すること、それによって金属配線９の信頼性を低下させることは抑制されている。

また、第１の層間絶縁膜５に第１の凹部５ａを設けて薄くし、その上に第２の層間絶縁膜６を積層することにより、層間絶縁間を積層した場合にも全体としての厚さ（寸法ｆ）は抑制されている。よって、コンタクトプラグ７の高さを低くして、高精度に形成することができる。

尚、通常、膜硬度が低い膜は、低密度であり吸湿性の高い場合が多い。逆に、膜硬度の高い膜は、高密度であり吸湿性の低い場合が多い。

次に、半導体装置５０の製造方法について、その工程を模式的に示す断面図である図２（ａ）〜（ｄ）及び図３（ａ）〜（ｂ）を参照しながら説明する。

まず、図２（ａ）に示すように、基板１上の所定の位置に、不図示のゲート絶縁膜を介して複数のゲート電極２を形成し、更に、この例では、各ゲート電極２に対してサイドウォール２ａとシリサイド層２ｂとを形成する。

続いて、ゲート電極２上を覆うように、第１の層間絶縁膜５の下部膜３を形成する。下部膜３としては、ゲート電極２の間が狭くても良好に埋め込むことが可能な膜、例えば準常圧にて形成するＳｉＯ₂ 膜を用いる。本実施形態では、ゲート電極２の高さが１００ｎｍであるから、これらを覆うために、オゾンＴＥＯＳ膜を膜厚１００ｎｍに形成した。

このような準常圧において形成する膜は、下地の形状に依存して形成される。よって、ゲート電極２上における下部膜３の膜厚は、基板１上のゲート電極２の無い領域に形成される膜厚と同程度になる。また、複数のゲート電極２が密に配置され、隙間が狭い領域では、ひとまとまりに連なった凸形状に形成される。従って、下部膜３上面の基板１上面からの高さは、ゲート電極２の形成された領域では２００ｎｍ、ゲート電極２の無い領域では１００ｎｍであり、境界には１００ｎｍの段差が形成される。

次に、図２（ｂ）の工程を行なう。ここでは、第１の層間絶縁膜５の下部膜３上に、例えばプラズマＣＶＤにより、第１の層間絶縁膜５の上部膜４を形成する。これは、下地の形状をほぼ再現するように成膜される。従って、上部膜４の上面においても、下部膜３の上面と同様に１００ｎｍの段差が生じている。尚、上部膜４は膜厚２５０ｎｍ程度に形成しており、後の工程である平坦化の際における削り代を含ませた膜厚に形成している。

次に、図２（ｃ）に示すように、上部膜４の上面を化学的機械的研磨（以下、ＣＭＰと略記する）によって平坦化する。図２（ｃ）は、上部膜４上の段差が無くなり、下部膜３が部分的に露出するまで研磨した状態を示している。

この後、更にＣＭＰを行ない、図２（ｄ）に示す第１の凹部５ａを形成する。第１の凹部５ａは、次のようにして形成される。

まず、第１の層間絶縁膜５の下部膜３は、準常圧にて成膜する膜であり、膜硬度が低い。これに対し、上部膜４はプラズマＣＶＤによって成膜される膜であり、下部膜３に比べて膜硬度が高い。具体的には、ナノ・インデンテーション測定法による硬度は、下部膜３が５．５ＧＰａ以下であるのに対し、上部膜４が８．０ＧＰａ以上である。

ここで、ＣＭＰ法によると、膜硬度が低い膜において、膜硬度が高い膜よりも研磨速度が速くなる。このため、図２（ｃ）に示すように下部膜３が露出するまで研磨を行なった後、更に研磨を続けると、上部膜４よりも下部膜３の研磨が速くなり、第１の凹部５ａが形成される。

ここで、研磨速度が速いと、加工制御性は低くなる。よって、仮に図２（ａ）のようにプラズマＴＥＯＳ膜（下部膜３）を形成した後、該プラズマＴＥＯＳ膜を直接加工して薄くしようとした場合、加工のばらつきによりゲート電極２が露出するおそれがある。そこで、以上に説明したように、下部膜３よりも研磨速度の遅い（加工制御性の高い）上部膜４（プラズマＴＥＯＳ膜）を下部膜３上に形成した後に研磨を行なうのがよい。これにより、ゲート電極２が露出するのを避けながらゲート電極２上の下部膜３を薄くすることができる。

第１の凹部５ａの深さについては、必要性に応じて設定する。但し、最大の深さは、ゲート電極２の上面が露出する深さである。これよりも深くすると、ゲート電極２の上面が研磨されることになり、半導体装置５０の信頼性を劣化させる。また、最小の深さは、研磨速度の調整及び膜硬度の調整の精度を考えると、５ｎｍ程度である。

本実施形態の例では、第１の凹部５ａの深さを５０ｎｍとし、ゲート電極２上に位置する部分の下部膜３の膜厚を５０ｎｍとした。

尚、ここでは下部膜３に膜硬度の低い膜、上部膜４に膜硬度の高い膜を用い、凹形状を形成した。これに対し、下部に硬度の高い膜、上部に硬度の低い膜を用いることにより、下部の膜からなる凸形状を形成することもできる。また、ゲート電極２の上方に凹部を形成する場合を説明したが、これには限らない。例えば、電気的導通の無い（つまり、電気的に孤立した）ダミーゲート電極、その他の基板上に形成する凸形状の段差を用い、同様に、第１の層間絶縁膜５に凹部を形成することができる。

また、ここでは下部膜３及び上部膜４の膜硬度を異ならせることにより第１の凹部５ａの深さを調整する方法を説明した。これに対し、各膜に対する選択研磨特性が異なる研磨剤を用いることにより第１の凹部５ａの深さを調整する方法を用いることもできる。

次に、図３（ａ）に示す工程を行なう。まず、第１の凹部５ａを埋め込むと共に、上部膜４を覆うように、第２の層間絶縁膜６を成膜する。続いて、第２の層間絶縁膜６について、ＣＭＰにより平坦化する。この後、積層した第１の層間絶縁膜５及び第２の層間絶縁膜６を貫通するように、それぞれ所定の位置にコンタクトプラグ７を形成する。

次に、図３（ｂ）に示す工程を行なう。つまり、第２の層間絶縁膜６及びコンタクトプラグ７の上に、所定の位置でコンタクトプラグ７に接続する金属配線と、金属配線９を含む配線形成層８を形成する。

以上のような半導体装置の製造方法によると、ドライエッチング、フォトリソグラフィ等の複雑で且つ高コストの工程を用いることなく、ゲート電極２上に、吸湿性の高い下部膜３を薄く形成することができる。その結果、下部膜３の上に、吸湿性の低い第２の層間絶縁膜６を厚く形成し、下部膜３から発生する水分及びガス成分がコンタクトプラグ７を介して金属配線９に達するのを抑制し、金属配線９の信頼性劣化を抑制することができる。ここで、ゲート電極２上において第１の層間絶縁膜５に膜厚の小さい第１の凹部５ａを形成することにより、その上に第２の層間絶縁膜６を厚く形成したとしても、基板１表面から金属配線９までの距離を抑制している。このため、コンタクトプラグ７を短くすることができ、高精度に形成することができる。

尚、吸湿性の高い膜としては、オゾンＴＥＯＳ膜の他に、ＢＰＳＧ（Boro-phospho silicate glass、ボロン・リン含有膜）を用いることができる。また、吸湿性の低い膜としては、プラズマＴＥＯＳ膜の他に、ＨＤＰ−ＮＳＧ（high density plasma non-doped silicate glass、高密度プラズマ成膜）を用いることができる。

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。図４は、本実施形態の例示的半導体装置５１の要部断面を模式的に示す図である。

ここで、図４に示す通り、半導体装置５１は、図１の半導体装置５０と類似した構造を有する。よって、以下には相違点を詳しく説明し、同じ構成要素には図１と同じ符号を付すことにより詳しい説明を省略する。

図１に示す第１の実施形態の半導体装置５０の場合、第２の層間絶縁膜６の上面は平坦化されている。これに対し、図４に示す本実施形態の半導体装置５１では、第２の層間絶縁膜６の上面には凹凸がある。つまり、第１の層間絶縁膜５における第１の凹部５ａの上方に、第２の層間絶縁膜６には第２の凹部６ａが形成されている。第２の凹部６ａには、配線形成層８が埋め込まれ、配線形成層８の上面は平坦化されている。

以上に説明した本実施形態の半導体装置５１において、埋め込みは良好であるが吸湿性の高い下部膜３がゲート電極２に薄く（図４の寸法ｄ）形成されていること、その上に吸湿性の低い第２の層間絶縁膜６が厚く形成されている（寸法ｅ）については、第１の実施形態と同様である。このため、ゲート電極２の間を良好に埋め込むと共に、金属配線９の信頼性劣化を抑制することができる。

更に、ゲート電極２の形成された領域における層間絶縁膜が必要以上に厚くはならない（寸法ｆ）。このため、第２の凹部６ａ内に位置し、第２の層間絶縁膜６及び下部膜３を貫通して形成されたコンタクトプラグ７は、第２の凹部６ａの外に位置し、第２の層間絶縁膜６、上部膜４及び下部膜３を貫通して形成されたコンタクトプラグ１１よりも短くなっている。結果として、基板１上に複数のゲート電極２が連続して形成された領域（第２の凹部６ａ内の領域）について、コンタクトプラグ７をより精度良く形成することができる。

更に、第２の凹部６ａ上において、配線形成層８及びこの部分の金属配線１０は、他の部分の配線形成層８及び金属配線１０に比べて厚くなっている（寸法ｇ）。このため、コンタクトプラグ７が連続して密に分布しているために金属配線１０の線幅を細くするような場合にも、厚さについては大きくすることができ、金属配線１０の抵抗を小さくすることができる。

次に、半導体装置５１の製造方法について、その工程を模式的に示す断面図である図５（ａ）〜（ｄ）を参照しながら説明する。

まず、第１の実施形態において図２（ａ）〜（ｄ）を参照して説明したのと同様の工程を行ない、図２（ｄ）に示す構造を得る。つまり、基板１上に複数のゲート電極２が形成され、その上を覆うように、下部膜３とその上の上部膜４からなり且つゲート電極２上方に第１の凹部５ａを有する第１の層間絶縁膜５が形成された構造である。

この後、図５（ａ）に示すように、第２の凹部６ａを埋め込むと共に、第１の層間絶縁膜５を覆うように、第２の層間絶縁膜６を形成する。この際、下地である第１の層間絶縁膜５の上面形状に従って、第１の凹部５ａの上方に、第２の凹部６ａが形成される。

次に、図５（ｂ）に示すように、コンタクトプラグ７及びコンタクトプラグ１１を形成する。コンタクトプラグ７は、第２の凹部６ａ内に位置し、第２の層間絶縁膜６及び下部膜３を貫通するコンタクトプラグである。また、コンタクトプラグ１１は、第２の凹部６ａの外に位置し、第２の層間絶縁膜６、上部膜４及び下部膜３を貫通するコンタクトプラグである。

次に、図５（ｃ）に示すように、第２の層間絶縁膜６、コンタクトプラグ７及びコンタクトプラグ１１の上面を覆うように配線形成層８を形成し、ＣＭＰにより平坦化を行なう。

次に、図５（ｄ）に示すように、配線形成層８に金属配線９及び金属配線１０を形成し、所定の位置でコンタクトプラグ７及びコンタクトプラグ１１と接続させる。

以上のような半導体装置の製造方法によると、ドライエッチング、フォトリソグラフィ等の複雑で且つ高コストの工程を用いることなく、ゲート電極２上に、吸湿性の高い下部膜３を局所的に薄く形成することができる。その結果、下部膜３の上に、吸湿性の低い第２の層間絶縁膜６を厚く形成し、下部膜３から発生する水分及びガス成分がコンタクトプラグ７を介して金属配線９及び金属配線１０に達するのを抑制し、金属配線９及び金属配線１０の信頼性劣化を抑制することができる。ここで、ゲート電極２上において第１の層間絶縁膜５に膜厚の小さい第１の凹部５ａを形成することにより、その上に第２の層間絶縁膜６を厚く形成したとしても、基板１表面から金属配線１０までの距離を抑制している。このため、コンタクトプラグ７を短くすることができ、高精度に形成することができる。

また、第１の層間絶縁膜５における第１の凹部５ａの上方に、第２の層間絶縁膜６における第２の凹部６ａを設けることにより、ゲート電極２の形成された領域において、基板１上面から第２の層間絶縁膜６の上面までの距離が必要以上に厚くはならない。このため、ゲート電極２が連続して密に形成されている領域においても、コンタクトプラグ７を精密に加工することができる。更に、ゲート電極２上方において、配線形成層８及び金属配線９を厚く形成し、低抵抗な金属配線１０を形成することができる。

本発明の半導体装置とその製造方法は、金属配線の信頼性向上及びコンタクトプラグの精度向上を実現し、高集積化、高機能化、高速化した半導体装置に対しても有用である。

１ 基板
２ ゲート電極
２ａ サイドウォール
３ 下部膜
４ 上部膜
５ 第１の層間絶縁膜
５ａ 第１の凹部
６ 第２の層間絶縁膜
６ａ 第２の凹部
７ コンタクトプラグ
８ 配線形成層
９ 金属配線
１０ 金属配線
１１ コンタクトプラグ
５０ 半導体装置
５１ 半導体装置

Claims (21)

1. 基板上に形成された複数のゲート電極と、
   前記複数のゲート電極上を含む前記基板上を覆う第１の層間絶縁膜と、
   前記第１の層間絶縁膜上を覆う第２の層間絶縁膜と、
   前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通し、それぞれ前記基板上の所定箇所又は前記複数のゲート電極のいずれか一つに達する複数のコンタクトプラグと、
   前記第２の層間絶縁膜上に形成され、前記複数のコンタクトプラグに接続された金属配線を含む配線形成層とを備え、
   前記第１の層間絶縁膜は、少なくとも一つの前記ゲート電極上方に第１の凹部を有すると共に、前記複数のゲート電極及び前記基板に接する下部膜と、前記第１の凹部以外の部分において前記下部膜上に配置された上部膜とを有し、
   前記第１の凹部内に、前記第２の層間絶縁膜が埋め込まれていることを特徴とする半導体装置。
2. 請求項１において、
   前記第２の層間絶縁膜の吸湿性は、前記下部膜の吸湿性よりも低いことを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第２の層間絶縁膜の膜硬度は、前記下部膜の膜硬度よりも高いことを特徴とする半導体装置。
4. 請求項１〜３のいずれか一つにおいて、
   前記第１の凹部の深さは５ｎｍ以上であり、
   前記第１の凹部の底面は、前記複数のゲート電極の上面よりも上に位置することを特徴とする半導体装置。
5. 請求項１〜４のいずれか一つにおいて、
   前記第２の層間絶縁膜は、前記第１の層間絶縁膜の前記第１の凹部の上方に、第２の凹部を有すると共に、
   前記第２の凹部内に、前記金属配線及び前記配線含有層が埋め込まれていることを特徴とする半導体装置。
6. 請求項５において、
   前記第２の凹部の深さは５ｎｍ以上であり、
   前記第２の凹部の底面は、前記第１の層間絶縁膜における前記第１の凹部以外の部分の上面よりも上に位置することを特徴とする半導体装置。
7. 請求項５又は６において、
   前記第１の凹部に位置する前記コンタクトプラグは、他の部分に位置する前記コンタクトプラグに比べて短いことを特徴とする半導体装置。
8. 請求項５〜７のいずれか一つにおいて、
   前記第２の凹部に位置する前記金属配線は、他の部分に位置する前記金属配線に比べて厚いことを特徴とする半導体装置。
9. 請求項１〜８のいずれか一つにおいて、
   前記第１の層間絶縁膜の前記下部膜は、膜硬度が５．５ＧＰａ以下のＳｉＯ₂ 膜からなることを特徴とする半導体装置。
10. 請求項１〜９のいずれか一つにおいて、
    前記第１の層間絶縁膜の前記上部膜及び前記第２の層間絶縁膜は、膜硬度が８．０ＧＰａ以上のＳｉＯ₂ 膜からなることを特徴とする半導体装置。
11. 請求項１〜１０のいずれか一つにおいて、
    前記基板上に、電気的な接続の無いダミーゲート電極及び凸状の突起物の少なくとも一方を更に備え、
    前記第１の層間絶縁膜の前記第１の凹部は、前記ダミーゲート電極及び前記突起物の少なくとも一方の上方にも位置していることを特徴とする半導体装置。
12. 基板上に複数のゲート電極を形成する工程（ａ）と、
    前記複数のゲート電極上を含む前記基板上を覆う下部膜と、前記下部膜上を覆う上部膜とを含む第１の層間絶縁膜を形成する工程（ｂ）と、
    前記第１の層間絶縁膜の少なくとも一つの前記ゲート電極の上方において、前記下部膜を露出させると共に第１の凹部を形成する工程（ｃ）と、
    前記第１の凹部を埋め込み且つ前記第１の層間絶縁膜上を覆い、前記下部膜よりも膜硬度の高い第２の層間絶縁膜を形成する工程（ｄ）と
    前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通し、それぞれ前記基板上の所定箇所又は前記複数のゲート電極のいずれか一つに達する複数のコンタクトプラグを形成する工程（ｅ）と、
    前記第２の層間絶縁膜上に形成され、前記複数のコンタクトプラグに接続された金属配線を含む配線形成層を形成する工程（ｆ）とを備えることを特徴とする半導体装置の製造方法。
13. 請求項１２において、
    前記第２の層間絶縁膜の吸湿性は、前記下部膜の吸湿性よりも低いことを特徴とする半導体装置の製造方法。
14. 請求項１２又は１３において、
    前記第２の層間絶縁膜の膜硬度は、前記下部膜の膜硬度よりも高いことを特徴とする半導体装置の製造方法。
15. 請求項１２〜１４のいずれか一つにおいて、
    前記工程（ｄ）の後で且つ前記工程（ｅ）の前に、前記第２の層間絶縁膜の上面を平坦化する工程を更に備えることを特徴とする半導体装置の製造方法。
16. 請求項１２〜１４のいずれか一つにおいて、
    前記工程（ｄ）において、前記第２の層間絶縁膜に対し、前記第１の凹部の上方に第２の凹部を設けると共に、
    前記工程（ｆ）において、前記第２の凹部を埋め込みように前記金属配線及び前記配線含有層を形成することを特徴とする半導体装置の製造方法。
17. 請求項１２〜１６のいずれか一つにおいて、
    前記上部膜の膜硬度は前記下部膜よりも高く、
    前記工程（ｃ）において、化学的機械研磨により前記下部膜を露出させると共に第１の凹部を形成することを特徴とする半導体装置の製造方法。
18. 請求項１２〜１７のいずれか一つにおいて、
    前記下部膜及び前記上部膜は、互いにエッチングレートが異なり、
    前記第１の凹部は、前記下部膜と前記上部膜とのエッチングレートの差を利用してエッチングにより形成することを特徴とする半導体装置の製造方法。
19. 請求項１２〜１８のいずれか一つにおいて、
    前記第１の層間絶縁膜の前記下部膜は、膜硬度が５．５ＧＰａ以下のＳｉＯ₂ 膜として準常圧にて成膜されることを特徴とする半導体装置の製造方法。
20. 請求項１２〜１９のいずれか一つにおいて、
    前記第１の層間絶縁膜の前記上部膜及び前記第２の層間絶縁膜は、膜硬度が８．０ＧＰａ以上のＳｉＯ₂ 膜として形成されることを特徴とする半導体装置の製造方法。
21. 請求項１２〜２０のいずれか一つにおいて、
    前記工程（ｂ）の前に、前記基板上に、電気的な接続の無いダミーゲート電極及び凸状の突起物の少なくとも一方を形成する工程を更に備え、
    前記第１の層間絶縁膜の第１の凹部は、前記ダミーゲート電極及び前記突起物の少なくとも一方の上方にも位置していることを特徴とする半導体装置の製造方法。

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