KR101076811B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 하부 전극 콘택 플러그의 상부를 경사지게 형성함으로써 하부 전극과 하부 전극 콘택 플러그 간의 연결 시 인접한 하부 전극 콘택 플러그와의 브릿지(bridge) 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자 및 그 제조 방법은 반도체 기판상에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴 및 상기 반도체 기판상에 층간 절연막을 형성하는 단계, 상기 반도체 기판이 노출될 때까지 상기 층간 절연막을 식각하여 하부 전극 콘택홀을 형성하는 단계, 상기 하부 전극 콘택홀에 도전물질을 매립하여 하부 전극 콘택 플러그를 형성하는 단계, 상기 하부 전극 콘택 플러그를 경사지게 식각하여 하부 전극 콘택 플러그 패턴을 형성하는 단계 및 상기 하부 전극 콘택 플러그 패턴과 연결되는 하부 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 하부 전극과 하부 전극 콘택 플러그 간의 브릿지(bridge)를 방지할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.
하부 전극의 유효 면적을 증가시키는 방법으로는, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 비트라인 전극층(110) 및 비트라인 하드마스크층(120)으로 구성된 비트라인 패턴(130)을 형성한다. 다음에는, 반도체 기판(100) 및 비트라인 패턴(130) 상에 층간 절연막(140)을 형성한다.
그리고, 층간 절연막(140) 상에 감광막을 형성한 후, 하부 전극 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 반도체 기판(100)이 노출될 때까지 층간 절연막(140)을 식각하여 하부 전극 콘택홀을 형성한다.
다음으로, 하부 전극 콘택홀에 도전 물질을 증착한 후, 층간 절연막(140)이 노출될 때까지 평탄화 식각하여 하부 전극 콘택 플러그(150)를 형성한다. 하부 전극 콘택 플러그(150)를 포함한 전면에 희생 절연막(미도시)을 형성한 후, 하부 전극 콘택 플러그(150)이 노출될 때까지 희생 절연막을 식각하여 하부 전극 영역을 형성한다.
다음에는, 하부 전극 영역에 도전물질을 증착한 후, 희생 절연막이 노출될 때까지 평탄화 식각하여 하부 전극(160)을 완성한다. 여기서, 하부 전극(160) 형성 시, 하부 전극(160)과 연결되는 하부 전극 콘택 플러그(150)와 하부 전극(160) 연결 시, 도 1의 A와 같이 하부 전극(160)과 이웃한 하부 전극 콘택 플러그(150)가 브릿지(bridge)되는 불량이 발생한다. 특히, 반도체 소자의 고집적화에 따라서 반도체 소자 간의 간격이 좁아져 하부 전극(160)과 인접한 하부 전극 콘택 플러그(150) 혹은 다른 하부층과의 브릿지(bridge) 불량은 지속적으로 발생하고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극 콘택 플러그 상부를 경사지게 형성함으로써 하부 전극과 하부 전극 콘택 플러그 간의 연결 시 인접한 하부 전극 콘택 플러그와의 브릿지(bridge) 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 금속배선 패턴을 형성하는 단계, 상기 금속배선 패턴 및 상기 반도체 기판상에 층간 절연막을 형성하는 단계, 상기 반도체 기판이 노출될 때까지 상기 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 단계, 상기 제 1 콘택홀에 도전물질을 매립하여 제 1 콘택 플러그를 형성하는 단계, 상기 제 1 콘택 플러그를 경사지게 식각하는 단계 및 경사진 상기 제 1 콘택 플러그와 연결되는 제 2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 콘택 플러그 경사지게 식각하는 단계는 상기 제 1 콘택 플러그의 상부를 경사지게 하되, 한 방향으로 경사지게 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택 플러그를 경사지게 식각하는 단계는 상기 반도체 기판을 기울인 후, 전면 식각하는 방법을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판을 기울이는 각도는 수평을 기준으로 하여 1도 ~ 89도 사이의 각도인 것을 특징으로 한다.
바람직하게는, 상기 제 2 콘택 플러그를 형성하는 단계는 상기 제 1 콘택 플러그를 포함한 전면에 희생 절연막을 형성하는 단계, 상기 제 1 콘택 플러그가 노출될 때까지 상기 희생 절연막을 식각하여 제 2 콘택홀을 형성하는 단계, 상기 제 2 콘택홀에 도전물질을 형성하는 단계 및 상기 희생 절연막이 노출될 때까지 상기 도전물질을 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막은 PSG(Phosphorus Silicate Glass)막과 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 층간 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 금속 배선 패턴은 비트라인을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택홀은 하부 전극 콘택홀을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택 플러그는 하부 전극 콘택 플러그를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 콘택 플러그는 하부 전극을 포함하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판상에 구비되며, 경사지게 형성된 제 1 콘택 플러그 및 상기 제 1 콘택 플러그와 연결된 제 2 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 제 1 콘택 플러그는 상기 제 1 콘택 플러그의 상부가 경사지되, 한 방향으로 경사진 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택 플러그는 하부 전극 콘택 플러그를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 콘택 플러그는 하부 전극을 포함하는 것을 특징으로 한다.
본 발명은 하부 전극 콘택 플러그 상부를 경사지게 형성함으로써 하부 전극과 하부 전극 콘택 플러그 간의 연결 시 인접한 하부 전극 콘택 플러그와의 브릿지(bridge) 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다. 장점을 가진다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(200) 상에 비트라인 전극층(210) 및 비트라인 하드마스크층(220)으로 구성된 비트라인 패턴(230)을 형성한다. 다음에는, 반도체 기판(200) 및 비트라인 패턴(230) 상에 층간 절연막(240)을 형성한다. 이때, 층간 절연막(240)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
다음으로, 층간 절연막(240) 상에 감광막을 형성한 후, 하부 전극 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(250)을 형성한다.
도 2b를 참조하면, 감광막 패턴(250)을 식각 마스크로 반도체 기판(200)이 노출될 때까지 층간 절연막(240)을 식각하여 하부 전극 콘택홀(260)을 형성한다.
도 2c 및 도 2d를 참조하면, 감광막 패턴(250)을 제거한 다음에 하부 전극 콘택홀(260)에 도전 물질을 증착한 후, 층간 절연막(240)이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법을 이용하여 평탄화 식각하여 하부 전극 콘택 플러그(270)를 형성한다.
도 2e를 참조하면, 반도체 기판을 한 방향으로 기울인 후, 경사진 상태로 하부 전극 콘택 플러그(270)를 전면 식각하여 하부 전극 콘택 플러그 패턴(275)을 형성한다. 이때, 층간 절연막(240)과 하부 전극 콘택 플러그(270)의 식각 선택비를 이용하여 하부 전극 콘택 플러그(270)의 상부가 경사지게 식각한다. 이러한 하부 전극 콘택 플러그 패턴(275)의 상부는 일률적으로 한 방향으로 경사지게 형성되는 것이 바람직하며, 경사진 각도는 조절 가능하되, 바람직하게는, 반도체 기판의 수평을 기준으로 하여 1도 ~ 60도 각도가 바람직하다. 가장 바람직하게는, 반도체 기판의 수평을 기준으로 하여 50도 ~ 60도 각도가 바람직하다.
즉, 후속 공정에서 경사진 하부 전극 플러그 패턴(275)은 하부 전극과 연결 시 인접한 하부 전극 플러그 패턴(275)과의 공간이 더 넓어져서 하부 전극과 인접한 하부 전극 콘택 플러그 패턴과의 브릿지(bridge) 불량을 방지할 수 있다.
도 2f를 참조하면, 하부 전극 콘택 플러그 패턴(275)를 포함한 전면에 희생 절연막(290)을 형성한다. 이때, 희생 절연막(290)은 PSG(Phosphorus Silicate Glass)막과 TEOS(Tetra Ethyl Ortho Silicate)막을 순차적으로 적층한 구조로 형성하는 것이 바람직하다.
도 2g를 참조하면, 희생 절연막(290) 상에 감광막(미도시)을 형성한 후, 하부 전극 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(300)을 형성한다.
도 2h를 참조하면, 감광막 패턴(300)을 식각 마스크로 하부 전극 콘택 플러그 패턴(275)이 노출될 때까지 희생 절연막(290)을 식각하여 하부 전극 영역(310)을 형성한다.
도 2i 및 도 2j를 참조하면, 하부 전극 영역(310)에 도전물질(320)을 증착한 후, 희생 절연막(290)이 노출될 때까지 화학적 기계적 연마((Chemical Mechanical Polishing)와 같은 방법으로 평탄화 식각하여 하부 전극(330)을 완성한다.
전술한 바와 같이, 본 발명은 하부 전극 콘택 플러그의 상부를 경사지게 형성함으로써 도 2j의 B와 같이 하부 전극과 하부 전극 콘택 플러그 간의 연결 시 인접한 하부 전극 콘택 플러그와의 브릿지(bridge) 불량을 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (15)
- 반도체 기판상에 금속배선 패턴을 형성하는 단계;
상기 금속배선 패턴 및 상기 반도체 기판상에 층간 절연막을 형성하는 단계;
상기 반도체 기판이 노출될 때까지 상기 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 단계;
상기 제 1 콘택홀에 도전물질을 매립하여 제 1 콘택 플러그를 형성하는 단계;
상기 제 1 콘택 플러그를 경사지게 식각하되, 한 방향으로 경사지게 식각하는 단계; 및
경사진 상기 제 1 콘택 플러그와 연결되는 제 2 콘택 플러그를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 삭제
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 1 콘택 플러그를 경사지게 식각하는 단계는
상기 반도체 기판을 기울인 후, 전면 식각하는 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,
상기 반도체 기판을 기울이는 각도는 수평을 기준으로 하여 1도 ~ 89도 사이의 각도인 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 2 콘택 플러그를 형성하는 단계는,
상기 제 1 콘택 플러그를 포함한 전면에 희생 절연막을 형성하는 단계;
상기 제 1 콘택 플러그가 노출될 때까지 상기 희생 절연막을 식각하여 제 2 콘택홀을 형성하는 단계;
상기 제 2 콘택홀에 도전물질을 형성하는 단계; 및
상기 희생 절연막이 노출될 때까지 상기 도전물질을 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,
상기 희생 절연막은 PSG(Phosphorus Silicate Glass)막과 TEOS(Tetra Ethyl Ortho Silicate)막의 적층 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 층간 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 금속배선 패턴은 비트라인을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 1 콘택홀은 하부 전극 콘택홀을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 1 콘택 플러그는 하부 전극 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 2 콘택 플러그는 하부 전극을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 반도체 기판상에 구비되며, 한 방향으로 경사지게 구비된 제 1 콘택 플러그; 및
상기 제 1 콘택 플러그와 연결된 제 2 콘택 플러그를
포함하는 것을 특징으로 하는 반도체 소자. - 삭제
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,
상기 제 1 콘택 플러그는 하부 전극 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,
상기 제 2 콘택 플러그는 하부 전극을 포함하는 것을 특징으로 하는 반도체 소자.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8871638B2 (en) | 2012-08-02 | 2014-10-28 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
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2010
- 2010-07-07 KR KR1020100065186A patent/KR101076811B1/ko not_active IP Right Cessation
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| US8871638B2 (en) | 2012-08-02 | 2014-10-28 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
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