JP2004311932A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2004311932A
JP2004311932A JP2003388267A JP2003388267A JP2004311932A JP 2004311932 A JP2004311932 A JP 2004311932A JP 2003388267 A JP2003388267 A JP 2003388267A JP 2003388267 A JP2003388267 A JP 2003388267A JP 2004311932 A JP2004311932 A JP 2004311932A
Authority
JP
Japan
Prior art keywords
axis
lower electrode
contact pad
semiconductor device
capacitor lower
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003388267A
Other languages
English (en)
Other versions
JP4587658B2 (ja
Inventor
Toshaku Kin
東 錫 金
Ho-Seok Lee
鎬 ▲ソク▼ 李
Byung-Jun Park
炳 俊 朴
Il-Young Kwon
日 榮 權
Shomin Ri
鍾 ▲ミン▼ 李
Keishu Kin
炯 秀 金
Shinyu Kin
眞 雄 金
Hyung-Bok Choi
亨 ▲ボク▼ 崔
Dong-Woo Shin
東 ▲ウ▼ 申
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR10-2002-0071644A external-priority patent/KR100492899B1/ko
Priority claimed from KR10-2002-0086189A external-priority patent/KR100484261B1/ko
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2004311932A publication Critical patent/JP2004311932A/ja
Application granted granted Critical
Publication of JP4587658B2 publication Critical patent/JP4587658B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

【課題】 キャパシタの下部電極形成の際、傾斜及びリフティングによる下部電極間の短絡を防止でき、有効キャパシタ面積を広げて電荷貯蔵容量を十分に確保することができる半導体素子及びその製造方法を提供すること。
【解決手段】 X軸仮想線（X1，X2）と、これらのX軸仮想線と直交するY軸仮想線（Y1，Y2）の交点（01，02）に中心部が位置し、一定間隔で配置された複数のプラグ（61）と、各プラグ（61）と1対1に対応し、プラグ（61）に電気的に接続する、一定間隔で配置された複数のキャパシタ下部電極（62）とを備え、下部電極（62）の形状が八角形または円状であり、Y軸仮想線（Y1）方向に隣接する一対の下部電極（62A，62B）の中心部が、下部電極（62A，62B）のY軸仮想線（Y1）方向に対向する部分の面積が最小となるように、X軸仮想線（X1，X2）上で互いにX座標が異なる点（01"，01'）に位置する。
【選択図】 図６Ａ

Description

本発明は、半導体素子及びその製造方法に関し、特に、半導体メモリ素子のキャパシタ用下部電極とその形成方法に関する。
半導体素子のセルサイズの微細化に伴ない、必要な電荷貯蔵容量を確保するために、多様な方向に技術開発がなされている。その一つの方法がキャパシタの形状を3次元構造として形成する方法であり、このような3次元形状のキャパシタの代表的な例にコンケーブ(Concave)構造のキャパシタがある。
図1Aないし図1Cは、従来の半導体素子の下部電極形成工程を示す断面図であって、これらを参照しながら従来の下部電極の形成工程を説明する。
まず、図1Aに示すように、トランジスタなどの半導体素子を構成するための種々の要素が形成された基板10上に酸化膜系列の第1絶縁膜11を形成した後、第1絶縁膜11を貫通させて基板10に接触する第1プラグ12を形成する。この第1プラグ12は、基板10のソース/ドレーンなどの不純物拡散領域に電気的に接続(コンタクト)される。
ここで、第1絶縁膜11には通常TEOS(TetraEthyl Ortho Silicate)膜を用い、第1プラグ12にはポリシリコンを用い、図1Aでは省略しているが、通常、オームコンタクトと下部電極物質の基板10への拡散を防止するために、第1プラグ12の上にTi/TiSi2/TiN構造のバリヤ膜を形成する。
次に、化学機械的研磨(Chemical Mechanical Polishing;以下、CMPと記す)などの平坦化工程を行ない、第1プラグ12及び第1絶縁膜11の上部を平坦化した後、その上に第2絶縁膜13を形成する。
次に、第1プラグ12とオーバーラップしないように、第2絶縁膜13上にビットライン14を形成した後、ビットライン14を含む全体表面上に窒化膜系列の第1エッチング停止膜15を薄く蒸着する。
第1エッチング停止膜15は、後述するキャパシタのストレージノードコンタクト形成のためのエッチング工程においてビットライン14の損失を防止するためのものであり、特に、次の工程で形成される酸化膜系列の第3絶縁膜16のエッチング選択性を得るために、窒化膜系列、例えば、シリコン窒化膜、またはシリコン酸化窒化膜を用いる。
第1エッチング停止膜15上に酸化膜系列の第3絶縁膜16を厚く蒸着した後、全面エッチング(Etchback)、またはCMP工程によって、その上部を平坦化する。
次に、ストレージノードコンタクト形成のためのフォトレジストパターン17を形成する。
次に、フォトレジストパターン17をエッチングマスクにして、第3絶縁膜16と第1エッチング停止膜15及び第2絶縁膜13を順にエッチングして、第1プラグ12を露出させ、キャパシタコンタクト孔（図示せず）を形成する。
この場合、第3絶縁膜16をエッチングした後、第1エッチング停止膜15をエッチングする前に1次的にエッチングを停止し、その後、第1エッチング停止膜15、第2絶縁膜13を再度エッチングする。このとき、エッチング工程のステップ毎にエッチング方法を変更すれば、所望の形状にエッチングすることができる。
次に、図１Bに示すように、全面にポリシリコンなどのプラグ物質を蒸着してキャパシタコンタクト孔を埋め込み、第1プラグ12と電気的にコンタクトするように第2プラグ18を形成した後、CMP工程によって、その上部を平坦化する。ここで、第2プラグ18がキャパシタコンタクトプラグとなる。
次に、後述するキャパシタの下部電極形成のためのエッチング工程の際、第2プラグ18の損失を防止するために、窒化膜系列の第2エッチング停止膜19を形成し、エッチング停止膜19上にキャパシタの垂直高さを決定し、その電荷貯蔵容量に影響を及ぼす酸化膜系列のキャパシタ形成用犠牲絶縁膜20を形成した後、下部電極形成のためのフォトレジストパターン21を形成する。
ここで、後述するキャパシタの下部電極形成のためのエッチング工程の際には、エッチング工程の制御が比較的容易であるので、第2エッチング停止膜19の形成を省略してもよい。
図1Bは、以上の工程によって、コンケーブ構造キャパシタの下部電極を形成するために、犠牲絶縁膜20のエッチングで使用されるフォトレジストパターン21が形成された積層構造の断面図を示す。
フォトレジストパターン21をエッチングマスクとして犠牲絶縁膜20をエッチングするとき、エッチング停止膜19をエッチングする前にエッチングを停止した後、エッチング停止膜19を除去して第2プラグ18の表面が露出したオープン部を形成する。
フォトレジストパターン21を除去した後、犠牲絶縁膜20がエッチングされてオープンされた形状、すなわち、オープン部が形成された表面全体にキャパシタの下部電極用導電膜を蒸着して第2プラグ18とコンタクトさせ、コンケーブ構造の導電膜の間を十分に埋め込むことができる程度にフォトレジストを塗布した後、犠牲絶縁膜20の表面が露出するまで、全面エッチング、またはCMP工程を行い、導電膜を平坦化及び隔離する。
次に、緩衝酸化膜エッチング剤(Buffered Oxide Etchant; 以下、BOEと記す)、またはフッ酸(HF)などを用いたウェットディップアウト(Dip-out)工程によって、残っている犠牲絶縁膜20を除去することにより、図1Cに示したようなコンケーブ構造の下部電極22を形成する。
次に、残留するフォトレジストをドライストリップ工程により除去するが、O2/CF4/H2O/N2、またはO2/N2を用いてエッチングした後、溶剤を利用して洗浄することにより、エッチングの際に発生した副産物と残留するフォトレジストとを除去する。
次に、エッチングによって低下した下部電極22の特性を回復するように熱処理を実施し、また誘電体膜の形成前にBOEなどを用いて短時間の洗浄工程を実施して、さらに不純物を除去する。
図1Cには示されていないが、下部電極22上に誘電体膜と上部電極を形成することにより、キャパシタ形成の一連の工程が完了する。
図2は、上述した図1Cの下部電極形成が完了した積層構造の平面図であり、複数の下部電極が示されている。
図2を参照すると、ビットライン14の間に複数の第2プラグ18がマトリックス状に配置されており、対応する各第2プラグ18とオーバーラップされ、第2プラグ18とコンタクトする複数の下部電極22が配置されている。
また、従来は、四角形、または長軸の長さと短軸の長さとの比が大きい楕円形のマスクパターン（実際のマスクパターンの平面形状は楕円ではなく四角形であるが、エッチング過程でエッチングされる形状が楕円形や、楕円に近い八角形となる）を用いて犠牲絶縁膜20をエッチングし、コンケーブ構造（またはシリンダー型）の下部電極22を形成していた。この場合、図1Cの下部電極22形成のための犠牲絶縁膜20のディップアウト工程において、エッチング溶液であるHFやBOEの界面張力により下部電極22が傾斜して形成され、隣接する下部電極22が電気的に短絡する問題が発生するようになる。
図3は、上述した傾斜による下部電極22間の短絡23を模式的に示す断面図である。このような現象は、高集積化されるほど、すなわち、隣接する下部電極22間の間隔(D)が狭くなり、隣接する部分の面積が大きいほど、また、下部電極22の幅が小さくなり、その高さが高くなるほど、より一層高い頻度で発生する。
上述した問題を解決するために、シリンダー型キャパシタの下部電極を上述したようにマトリックス状に配列する代わりに、例えば、ビットライン14を境界として反対側に位置して対をなす下部電極をジグザグに配置して、一対の下部電極間の隣接する面積を低減することにより、上記したウェットディップアウトにおける界面張力によって下部電極が短絡するのを防止しようとする方法が工夫された。
図4は、この改善された従来技術に係る複数の下部電極を含む半導体素子を示す平面図である。
図4を参照すると、複数のビットライン40がX軸方向に配置されており、X軸方向と実質的に同じ方向である複数のX軸仮想線（ここでは、X1、X2の2つのみを例として示す）と、X軸仮想線X1、X2と実質的に直交する複数のY軸仮想線（ここでは、Y1、Y2の2つのみを例として示す）が示されている。
X軸仮想線X1、X2とY軸仮想線Y1、Y2とは、マトリックス構造（または格子構造）をなし、これらの交点01、02にその中心部が位置する複数のキャパシタプラグ41がマトリックス状に配置されている。
具体的には、キャパシタプラグ41は、基板の活性領域にコンタクトされた第1プラグに接続されており、X軸仮想線方向(X軸方向)には、隣接するキャパシタプラグ41とD2の間隔で配置されており、Y軸仮想線方向(Y軸方向)には、隣接するキャパシタプラグ41とビットライン40の幅に該当するD1の間隔で配置されている。
キャパシタプラグ41の上には、キャパシタプラグ41と1対1に対応して電気的に接続するように下部電極42が形成され、隣接した下部電極42はX軸方向に相互にD3の間隔で配置されている。
ここで、任意のY軸仮想線（例えば、キャパシタプラグ41の中心点を通るY軸仮想線Y1）上には、互いに隣接する一対のキャパシタの下部電極42A、42Bが、ジグザグに配置されている。即ち、下部電極42A、42Bの各々の中心点01"、01'は、キャパシタプラグ41の中心点を通るY軸仮想線Y1に直交するX軸仮想線X1、X2上で（すなわち、各々の中心点を通るX軸仮想線が変化することなく）互いに反対方向にずれてジグザグに配置されている。
このように下部電極42を互いにジグザグに配置することにより、従来技術の問題点の一つである、下部電極42の形成後に犠牲絶縁膜（図示せず）をウェットディップアウトによって除去する時に発生するウェット溶液による界面張力を、ある程度減少できるので、隣接する下部電極同士が電気的に短絡することを防止できる。
しかし、半導体素子の高集積化に伴って、プラグとの接触面積をある程度以上にするための工程上のマージンが減少する問題が提起される。
その他、上述した改善された従来技術においても、次のような問題が依然として存在する。
1)パターン崩壊現象(Pattern collapse)
下部電極をジグザグ状に配列することにより、犠牲絶縁膜のウェットディップアウトによる傾斜をある程度防止できるが、パターンの高集積化及び微細化によって、互いに隣接する下部電極間の距離が狭くなることにより、近いうちにその限界が現われる。
また、パターン崩壊現象のもう一つの原因である下部電極のリフティング(Lifting)による下部電極間の電気的短絡現象が、依然として発生する。
2) 電荷貯蔵容量の減少
長方形、または長軸および短軸の長さの比が大きい楕円形の下部電極構造を形成するための犠牲絶縁膜のエッチングの際、そのエッチング特性が長軸方向と短軸方向に依存して大きく異なり、これにより長軸方向に傾斜したエッチング形状が発生し、下部電極形成領域が縮小され、従ってキャパシタの有効面積が減少する。
また、傾斜した形状によって上部よりもその底面の臨界寸法が減少し、電荷貯蔵容量の増加のために実施するMPS(Meta-stable Poly Silicon)のようなバンプ(Bump)の形成の際、下部電極の底面におけるバンプ間の短絡により、バンプ形成と誘電膜及び上部電極の形成が不可能となる。
図5Aおよび5Bは、図4におけるY軸仮想線方向Y1"及びX軸仮想線方向X1に沿った断面のうち、下部電極42のみを模式的に示す断面図である。
図5Aは、楕円形の長軸方向（X軸仮想線X1方向）に沿った下部電極42の断面図を示し、図5Bは、楕円形の短軸方向（Y軸仮想線Y1"方向）に沿った下部電極42の断面図を示す。
上述したように、シリンダー型キャパシタのＸＹ平面上の形状は四角形や楕円形であり、その長軸の長さと短軸の長さとの比である縦横比(Aspect ratio)が非常に大きい特徴を有している。これは短軸に沿って実施するエッチング特性によるものである。
問題は、エッチング特性が縦横比に非常に敏感であるため、楕円形キャパシタの長軸と短軸のエッチング形状が一致しないことにある。したがって、犠牲絶縁膜のエッチング特性により、概ね、短軸方向には、図5Bの符号45のように垂直(Vertical)のエッチング形状を有し、長軸方向には、図5Aの図面符号44のように傾斜(Tapered)したエッチング形状を有する。このような傾斜した形状は、垂直形状に比べてキャパシタの有効電荷貯蔵容量が低下する原因となる。また、上述したように、バンプ形成が不可能であるので、電荷保存容量を低下させる原因ともなる。
一方、垂直形状を得るために、オーバエッチングを実施すると、長軸方向では垂直形状が得られても、短軸方向では犠牲絶縁膜がオーバエッチングされて、弓が曲がったようなボーイング形状(Bowing profile)になる。このようなボーイング形状は、上述した図3の下部電極間の短絡を誘発するもう一つの原因となる。
なお、長軸方向でのこのような傾斜した形状により、最初の設計の際に考慮した下部電極の接触面積に比べて、その接触面積が減少することにより、ディップアウトやその他の後続する工程を進行するときに、下部電極がリフティングされる可能性が増大し、狭い臨界寸法のために、蒸着される下部電極の厚さも減少するようになって、下部電極が折れる可能性も増大する。
素子のサイズが小さくなることによって、一定の電荷貯蔵容量を確保するためにエッチングされる深さが深くなり、したがって次第に縦横比は大きくなり、これにより長軸方向と短軸方向のエッチング形状の差は次第に大きくなり、結局は、有効キャパシタ面積(Effective capacitor area)が減少して電荷貯蔵容量の確保が困難となるか、ブリッジ(Bridge)による下部電極間の電気的短絡が生じる危険性が非常に増大する。
したがって、素子の集積度の増大に関係せず、シリンダー型キャパシタの電荷貯蔵容量を十分に確保でき、下部電極間の短絡問題を解決できる根本的な解決策が必要である。
米国特許第5,305,252号明細書
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、キャパシタの下部電極の形成の際、傾斜(Leaning)及びリフティング(Lifting)よる下部電極間の短絡を防止でき、有効キャパシタの面積を拡大して、電荷貯蔵容量を十分に確保できる半導体素子及びその製造方法を提供することにある。
また、本発明は、下部電極のジグザグ配置によってオーバーラップマージンを向上させることができる半導体素子及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体素子は、複数のX軸仮想線と、これらのX軸仮想線と実質的に直交する複数のY軸仮想線の交点に中心部が位置し、一定間隔で配置された複数のプラグと、各々の前記プラグと1対1に対応し、対応する前記プラグに電気的に接続する、一定間隔で配置された複数のキャパシタ下部電極とを備え、前記キャパシタ下部電極の水平断面の形状が、略八角形または円形であり、前記Y軸仮想線方向に互いに隣接する一対の前記キャパシタ下部電極の中心部が、前記キャパシタ下部電極の前記Y軸仮想線方向に対向する部分の面積が最小となるように、各々に対応する前記X軸仮想線上で、互いにX座標が異なる点に位置することを特徴とする。
また、本発明に係る半導体素子の製造方法は、複数のX軸仮想線と、これらのX軸仮想線と実質的に直交する複数のY軸仮想線の交点に中心部が位置し、一定間隔で配置された複数のプラグを形成するプラグ形成ステップと、各々の前記プラグと1対1に対応し、対応する前記プラグに電気的に接続するように一定間隔で配置され、水平断面の形状が略八角形または円形である複数のキャパシタ下部電極を形成する下部電極形成ステップとを含み、前記Y軸仮想線方向に互いに隣接する一対の前記キャパシタ下部電極の中心部が、前記キャパシタ下部電極の前記Y軸仮想線方向に対向する面積が最小となるように、各々に対応する前記X軸仮想線上で、互いにX座標が異なる点に配置されることを特徴とする。
本発明によれば、シリンダー型キャパシタの下部電極を、従来のマトリックス状の配列とは異なり、例えば、ビットラインを境界として反対側に位置して対をなす下部電極をジグザグに配置して、一対の下部電極間の共有面積を減少することにより、ウェットディップアウトによる界面張力によって下部電極が短絡される現象を防止すると同時に、ジグザグに配置した下部電極を、従来の長短軸の長さの比が大きい楕円形から実質的な八角型または円状に変更することによって、長軸の方向と短軸の方向とのエッチング形状の差違による傾斜現象によって発生する下部電極間のブリッジを防止し、電荷貯蔵容量を増加させることができるようになる。
また、本発明によれば、プラグを従来技術と同様に配置し、前記下部電極対を互いに反対方向に偏るように配置するか、若しくは、少なくとも一つの行に該当するプラグの上に別のパッドを追加することにより、コンタクト抵抗も減少させることができる。
以上のように、本発明によれば、シリンダー型下部電極形成の際、下部電極のリフティングによる電気的短絡の発生を防止し、電荷貯蔵容量を増加させることができ、これによって半導体素子の収率及び生産性を向上させることができるという、優れた効果を奏する。
以下、本発明に係る好ましい実施の形態を添付する図面を参照しながら説明する。
<第1の実施の形態>
図6A、6Bは、本発明の第1の実施の形態に係る下部電極が形成された半導体素子を概略的に示す平面図である。
図6A、6Bを参照すると、複数のビットライン60がX軸方向に沿って配置されており、X軸方向と実質的に同じ方向である複数のX軸仮想線（ここでは、X1、X2の2つのみを例として示す）と、X軸仮想線X1、X2と実質的に垂直である複数のY軸仮想線（ここでは、Y1、Y2の2つのみを例として示す）が同図に示されている。
X軸仮想線X1、X2とY軸仮想線Y1、Y2とは、マトリックス構造（または格子構造）をなし、これらの交点01、02にその中心部が位置する複数のキャパシタプラグ61がマトリックス状に配置されている。
具体的には、キャパシタプラグ61は基板の活性領域にコンタクトされた第1プラグに接続しており、X軸仮想線方向(X軸方向)には、隣接するキャパシタプラグ61とD2の間隔で配置されており、Y軸仮想線方向(Y軸方向)には、隣接するキャパシタプラグ61とビットライン60の幅に該当するD1の間隔で配置されている。
ここで、実際には、隣接するキャパシタプラグ61の間隔は、上述したD1及びD2よりも小さい。その理由は、下部のコンタクトでは高集積化に対応するために最小であり、上部ではそれよりも大きい面積となるランディングプラグ構造を主に用いるためである。
キャパシタプラグ61の上には、キャパシタプラグ61と1対1に対応して電気的に接続するように下部電極62が形成され、隣接した下部電極62はX軸方向に相互にD3の間隔で配置されている。
ここで、任意のY軸仮想線（例えば、キャパシタプラグ61の中心点を通るY軸仮想線Y1）上には、互いに隣接する一対のキャパシタの下部電極62A、62Bが、ジグザグに配置されている。即ち、下部電極62A、62Bは、キャパシタプラグ61の中心点01を通るY軸仮想線Y1方向に対向する面積が最小となるように、各々のX軸仮想線X1、X2上で（すなわち、各々の中心点01"、01'を通るX軸仮想線が変化することなく）互いに反対方向にずれて配置されている。
図6Aでは、一対のキャパシタの下部電極62A、62Bの下に位置する２つのプラグ61の中心点O1を通るY軸仮想線は互いにY１で一致するが、キャパシタの下部電極62A、62Bの各々の中心点O1"、O1'を通るY軸仮想線は各々Y1"とY1'に変化していることが分かる。
すなわち、一対の下部電極62A、62Bは、各々の中心点01"、01'が、Y軸仮想線Y1から互いにX軸方向の反対の位置に配置され、互いにジグザグの配置になっていることが分かる。
このように下部電極62を互いにジグザグに配置することにより、Y軸方向に隣接する一対の下部電極62A、62Bの対向する部分、すなわち、対向面積が最小となる。また、下部電極62を、その平面形状が略八角形または円形になるように形成することにより、下部電極62の形成後、犠牲絶縁膜（図示せず）をウェットディップアウトによって除去する時、湿式溶液による界面張力を減少させ得るので、下部電極62がリフティングされて電気的に短絡される問題を解決できる。
また、下部電極62が、それに対応するプラグ61とX軸方向に隣接する別のプラグ61との間(D2)に位置するようにして、一対の下部電極62A、62Bの互いに共有する面積を０にすることができ、この場合には、下部電極62のサイズを大きくできるので、電荷貯蔵容量を増大させることができる付加的な効果が得られる。
一方、このように犠牲絶縁膜のウェットディップアウトによる傾斜によって下部電極間のブリッジが発生する問題を解決するために、以上では下部電極のみをジグザグに配置したが、オーバーラップマージンを確保すると同時にブリッジが発生する問題を解決することができるより効果的な方法は、キャパシタプラグ自体を上述した下部電極の配列と同様に、マトリックス状ではなく、ジグザグに配列し、下部電極をキャパシタプラグの上に、中心を一致させて配置する方法であろう。
しかし、この場合には下部のビットライン、ワードラインなどの従来のレイアウトを全て変更しなければならないという負担が発生し、それに伴って追加費用が発生する。したがって、このような実際の工程に適用する場合のマイナス面の可能性を考慮すると、本実施の形態であれば比較的簡単な方法で上述した効果が得られることが明らかである。
本実施の形態によれば、従来の問題点の一つである犠牲絶縁膜の長軸方向と短軸方向のエッチング形状の違いに起因した電荷貯蔵容量の減少問題と、これを解消するためにオーバエッチングを行えば、短軸方向の犠牲絶縁膜にボーイング形状が発生する問題とを、共に解決することができる。
すなわち、複数の下部電極62の平面形状を、長軸と短軸の区別がない八角形または円形に形成すれば、また、楕円形である場合でも、長軸と短軸との長さの比が1:1〜2:1程度を維持するようにすれば、長軸方向及び短軸方向の相違したエッチング形状による電荷貯蔵容量の減少と、下部電極間の短絡とのトレードオフを解消し、2つの問題を同時に解決できる。
尚、本発明の下部電極62は、長軸と短軸との長さの比が1:1であることが最も好ましい。
図7Aないし7Cはそれぞれ、図6A又は6Bに示した下部電極のX軸仮想線X1、Y軸仮想線Y1"、及びZ-Z'に沿った断面図を示す。
図7Aは、図6A又は6Bに示した下部電極のX軸仮想線X1に沿った断面図であって、X軸仮想線X1方向に犠牲絶縁膜の垂直エッチング形状が実現されている。また、図7Bに示されているY軸仮想線Y1"、および図7Cに示されているZ-Z'に沿った断面図でも、同様に垂直エッチング形状を実現することができており、即ち、下部電極62の何れの方向においても垂直エッチング形状を得ることができている。
したがって、傾斜形状に比べて電荷貯蔵容量を向上させることができ、傾斜形状を改善するために実施するオーバエッチングによる犠牲絶縁膜のボーイング現象の発生を防止できる。
また、下部電極62をジグザグに配置して、ビットラインを境界として隣接した下部電極間の対向する部分の共有面積を減らすことにより、ウェットディップアウトにより残留する犠牲絶縁膜を除去する時、湿式溶液の界面張力による下部電極間のブリッジの発生を防止でき、ジグザグ配置によって下部電極62が有する面積をより増大させて、これによる電荷貯蔵容量の増大が可能となる。
また、長軸方向と短軸方向のエッチング形状の差異が殆どなくなることにより、下部電極62の底面における面積と上部における面積とが実質的に同じになり（CMPによる平坦化工程の後）、下部電極62は、その上部面と下部面とを接続する側面が上部面と下部面とに実質的に垂直である八角柱、または円柱になる。
図8Aおよび8Bは、このように3次元的に八角柱、または円柱に形成された下部電極62を示す斜視図である。
図8A、8Bを参照すると、上部面Aと下部面Bの面積が実質的に同じであり、側面Cは上部面Aと下部面Bとに垂直であることが分かる。
したがって、下部面Bにおける下部電極62の臨界寸法CD1と上部面Bにおける下部電極62の臨界寸法CD2は実質的に同じになる。
これにより、下部電極62にMPSを成長させても、従来のように両側が互いに短絡されてMPS成長が不可能であるか、MPS成長がなされても誘電膜などの蒸着が不可能となる問題点を解消でき、実質的な八角柱、または円柱の体積の増大に応じて電荷貯蔵容量の増大が可能となる。
また、下部電極62の厚さをより厚く形成することができ、下部の平面との接触面積を増大させることができる。
<第2の実施の形態>
上述した第1の実施の形態では、キャパシタプラグ61のレイアウトを従来と同じレイアウトとし、新たな工程を追加することなく、下部電極62を形成する場合を説明した。しかし、この場合にはキャパシタプラグ61と下部電極62との間のコンタクトされる面積が減少して、オーバーラップマージンが減少するという問題点が残る。
図9A、9Bは、本発明の第2の実施の形態に係る下部電極が形成された半導体素子を概略的に示す断面図であって、図6A、6Bと同じ構成要素に対しては同じ符号を付している。
図9A、9Bを参照すると、複数のビットライン60がX軸方向に沿って配置されており、ビットライン60の間に複数のキャパシタプラグ61がマトリックス状に複数配置されている。上述した図6A、6Bと同じ構成要素に関しては、重複説明を省略する。
第2の実施の形態では、キャパシタプラグ61と下部電極62との間にこれらを電気的に接続するための複数のコンタクトパッド63を用いることにより、複数のコンタクトパッド63を形成する追加工程が必要ではあるが、ビットライン60を境界として互いに対向する一対の下部電極62A、62Bの対向面積を最小化、または０にしても、下部電極62とコンタクトパッド63ないしキャパシタプラグ61とのコンタクト面積を増大させることができる。
図9A、9Bに示されている例では、特に、X軸仮想線X1にその中心が位置した第1行ROW1にのみコンタクトパッド63が追加されており、追加されたコンタクトパッド63の中心点は、キャパシタプラグ61と同様にX軸仮想線X1上に位置するが、中心点を通るY軸仮想線は、キャパシタプラグ61の中心点を通るY軸仮想線Y1から移動（またはシフト）されたY軸仮想線Y1'になっている。Y軸仮想線Y2上に中心点が位置するキャパシタプラグ61に対応するコンタクトパッド63の中心点は、Y軸仮想線Y2からシフトされたY軸仮想線Y2'上に位置している。また、第1行ROW1に該当する下部電極62の中心点は、各々Y軸仮想線Y1'、Y2'上にあって、その中心点はコンタクトパッド63と一致する。
したがって、第1の実施の形態と同様に、下部電極62を互いにジグザグに配置することにより、Y軸仮想線方向に隣接するキャパシタプラグ61間の対向面積を最小とし、これにより下部電極62の形成後に犠牲絶縁膜（図示せず）をウェットディップアウトによって除去する時、湿式溶液の下部電極間の界面張力を減少させることができ、下部電極62がリフティングされて電気的に短絡される問題を解決でき、下部電極62の平面形状を八角形または円形に形成することによって、傾斜によるパターン崩壊現象を改善し、電荷保存容量を向上させることができる効果を奏することができる。
また、コンタクトパッド63を介して、プラグ61と下部電極62とがコンタクトされる面積を広げることができるので、コンタクト抵抗が増大する問題点をも解決できる。
図10Aないし図12Bは、本発明の第2の実施の形態における各々異なる形態に係る下部電極が形成された半導体素子を概略的に示す平面図であり、図9A、9Bと同じ構成要素に対しては同じ符号を付している。
コンタクトパッド63の配置に関しては、上述した図9A、9Bのように一行置きに（隔行に）コンタクトパッドを配置する方法と、全ての行に配置する方法とがある。
図10Aないし図11Bは、全ての行にコンタクトパッドを配置した形態を示し、図12A、12Bは、一対の行のうち、一方の行にのみコンタクトパッドを配置した形態を示す。
まず、図12A、12Bを参照すると、図9A、9Bとは反対にX軸仮想線X2がその中心を通る第2行ROW2にのみコンタクトパッド63が追加されており、コンタクトパッド63の中心点が、キャパシタプラグ61の中心点からX軸仮想線X2の方向に沿って、具体的には、Y軸仮想線Y1からY軸仮想線Y1"にずれている。また、第2行ROW2に該当する下部電極62の中心点は、各々Y軸仮想線Y1"、Y2"上にあって、その中心点はコンタクトパッド63と一致する。
コンタクトパッド63は、キャパシタプラグ61に比べて工程マージンの面で、より余裕があるという長所があるので、そのサイズを十分に大きくすることができる。
図10Aを参照すると、第1行ROW1および第2行ROW2の両方にコンタクトパッド63が配置されており、コンタクトパッド63がプラグ61よりも大きいことが分かる。
ここで、下部電極62とコンタクトパッド63との接触面積及びコンタクトパッド63とプラグ61との接触面積が、共に増大されていることから、オーバーラップマージンが改善されると共にコンタクト抵抗も改善（減少）されることが分かる。
図11Aを参照すると、第1行ROW1と第2行ROW2の両方にコンタクトパッド63が配置されており、図6A、6Bの下部電極62の配置と同様に、コンタクトパッド63がジグザグに配置されていることが確認できる。
このように、図10Aないし図11Bにおいても、ビットライン60を境界として対向する一対の下部電極62A、62BのY軸方向に対向する面積が最小化されていることが分かる。
上述した第1の実施の形態と第2の実施の形態によって、犠牲絶縁膜のウェットディップアウトによる問題点を解消できることを説明した。
以下では、上述した本願発明の第1及び第2の実施の形態に係る半導体素子に関する製造工程を、添付する図面を参照して説明する。
図13は、本製造工程において使用されるマスクパターンの一例を示す平面図である。
図6A、6Bに示した第1の実施の形態の場合、任意のY軸仮想線上で互いに隣接する一対の下部電極が形成されたオープン部がY軸仮想線方向に対向する面積が最小となるか、０になるように、X軸仮想線上でその中心部が互いに異なる位置にある構造のマスクパターンを用いれば良いので、その製造工程に関する説明は省略する。このようなマスクパターンの形状の一例が図13に示されている。
図13は、図6A、6Bに示した下部電極構造を形成するための下部電極マスクパターンを示す。
図13を参照すると、一対の下部電極62A、62B（図6A、6B参照）が形成されるオープン部（すなわち、犠牲絶縁膜がエッチングされる領域）130の中心点を通るY軸仮想線が、下部のキャパシタプラグ61の中心点を通るY軸仮想線Y1から各々Y1'およびY1"へシフトされており、オープン部130同士が互いに対向する面積が殆ど存在しないことが分かる。ここで、符号131はオープンされない領域、すなわち、犠牲絶縁膜が残留する領域を示す。
一方、図13では、コンタクトマスク、即ち下部電極マスクパターンのオープンされる領域が四角形で示されているが、第1の実施の形態と第2の実施の形態では、下部電極が実質的に八角形または円形をしている。これは実際の工程を行う時、マスクパターンのオープン部自体は四角形であるが、エッチング工程の特性上、その隅がマスク通りに直角にならず、略八角形または円形にエッチングされる現象によるものである。
したがって、楕円でない八角形または円形の下部電極を得るためには、長方形よりは正方形のオープン部を有するマスクパターンを用いる。
図14Aないし図14Dは、本発明の実施の形態に係るコンタクトパッドを用いる半導体素子の製造工程を示す断面図であって、以下これらを参照して本発明の下部電極形成工程を説明する。
まず、図14Aに示すように、トランジスタなどの半導体素子をなすための種々の要素が形成された基板140上に酸化膜系列の第1絶縁膜141を形成した後、第1絶縁膜141を貫通して基板140にコンタクトされた第1プラグ142を形成するが、第1プラグ142は、基板140のソース/ドレーンなどの不純物拡散領域に電気的に接続(コンタクト)される。
ここで、第1絶縁膜141には通常TEOS膜を用い、第1プラグ142にはポリシリコンを用い、図示されていないが通常第1プラグ142の上に、オームコンタクトと下部電極物質の基板140への拡散を防止するためのTi/TiSi2/TiN、またはTi/TiN構造などのバリヤ膜を形成する。
次に、CMPなどの平坦化工程を実施して、第1プラグ142と第1絶縁膜141の上部を平坦化した後、その平坦化された平面上に第2絶縁膜143を形成する。
次に、第1プラグ142にオーバーラップしない第2絶縁膜143上にビットライン144を形成した後、ビットライン144を含む全表面に亘って窒化膜系列の第1エッチング停止膜145を薄く蒸着する。
第1エッチング停止膜145は、後続するキャパシタの下部電極コンタクト形成のためのエッチング工程におけるビットライン144の損失を防止するためのものであって、特に、酸化膜系列の第3絶縁膜146のエッチング選択性を得るために、窒化膜系列の膜、例えば、シリコン窒化膜、またはシリコン酸化窒化膜を用いる。
第1エッチング停止膜145上に酸化膜系列の第3絶縁膜146を厚く蒸着した後、全面エッチング、またはCMP工程によってその上部を平坦化する。
次に、第3絶縁膜146上にキャパシタプラグ形成のためのフォトレジストパターン147を形成する。
次に、フォトレジストパターン147をエッチングマスクにして、第3絶縁膜146、第1エッチング停止膜145及び第2絶縁膜143を順にエッチングして、第1プラグ142を露出させるコンタクト孔（図示せず）を形成する。
この場合、第3絶縁膜146をエッチングした後、第1エッチング停止膜145をエッチングする前に1次的にエッチングを停止し、その後、第1エッチング停止膜145と第2絶縁膜143とを再度エッチングして、垂直構造のエッチング形状を得ることができる。
次に、全面にポリシリコンなどの導電性物質を蒸着してコンタクト孔を埋め込んで、第1プラグ142と電気的にコンタクトするように第2プラグ148を形成した後、CMP工程によってその上部を平坦化する。ここで、第2プラグ148は、キャパシタの下部電極と第1プラグ142とを電気的に接続（コンタクト）させるキャパシタプラグである。
次に、後続するコンタクトパッド形成のためのエッチング工程の際、第2プラグ148の損失を防止するために、窒化膜系列の第2エッチング停止膜149を形成する。ここで、後続するキャパシタの下部電極形成のためのエッチング工程の際には、エッチング工程の制御が比較的容易であるので、第2エッチング停止膜149の形成工程は省略可能である。
次に、エッチング停止膜149上に酸化膜系列の第4絶縁膜150を蒸着する。この場合、第4絶縁膜150の上部が平坦化されるように、平坦性に優れた酸化膜を用いるか、蒸着後別の平坦化工程を実施する。
次に、第4絶縁膜150上にコンタクトパッド形成のためのマスクパターン151を形成する。
ここで、マスクパターン151は、上述した第1及び第2の実施の形態に関して示したように、任意の第１プラグ142の中心を通るY軸仮想線上で互いに隣接し、キャパシタの下部電極が形成される一対の犠牲絶縁膜のオープン部が、Y軸仮想線方向に対向する面積が最小となるように、X軸仮想線方向にその中心部が互いに異なる位置になっている構造とするか、任意の第１プラグ142の中心を通るY軸仮想線上で互い隣接する一対のオープン部のY軸仮想線方向に対向する面積が０になるように、X軸仮想線方向にその中心部が互いに異なる位置になる構造に形成する。
また、マスクパターン151は、一対のオープン部のうち、一方の中心点が第１プラグ142の中心を通るY軸仮想線からX軸方向にずれるように配置されるか、若しくは一対のオープン部の各中心点が、各々のX軸仮想線上で、第１プラグ142の中心を通るY軸仮想線を挟んで互いに反対に位置するように配置される構造に形成される。
ここでは、断面図を用いて工程の順序のみを示しており、このような平面的な構造は図示されておらず、また、コンタクトパッドのサイズがキャパシタプラグである第2プラグ148よりも大きい場合の一例を示している。
次に、マスクパターン151をエッチングマスクにして第4絶縁膜150とエッチング停止膜149とをエッチングしてオープン部（図示せず）を形成した後、第2プラグ148と下部電極とを電気的に接続するためのコンタクトパッド形成用物質を蒸着し、その後、CMPによって平坦化されたコンタクトパッド152を形成する。次に、後続する下部電極の形成のための犠牲絶縁膜エッチング工程によるコンタクトパッド152の損失を防止するために、コンタクトパッド152上に窒化膜系列の第3エッチング停止膜153を形成する。
図14Cは、平坦化されたコンタクトパッド152上に第3エッチング停止膜153が形成された断面図を示す。
ここで、コンタクトパッド152は、その平面形状が円状、楕円形、または四角形、三角形などの多角形など多様な形状に形成することが可能である。
また、上述した工程のように、第4絶縁膜150を形成し、これをパターンニングした後、コンタクトパッド152の形成用物質を蒸着し、平坦化する工程以外に、例えば、第2プラグ148上に直接コンタクトパッド152用物質を蒸着し、これをパターンニングしてコンタクトパッド152を形成する工程を使用することも可能である。
第3エッチング停止膜153上にキャパシタの垂直高さを決定し、その電荷容量に影響を及ぼす酸化膜系列のキャパシタ形成用犠牲絶縁膜（図示せず）を形成した後、下部電極形成のためのマスクパターン（図示せず）を形成する。
この場合、下部電極の中心点がプラグ148の中心点とずれた位置にあり、下部電極とコンタクトパッド152とが接触する面積が最大となるように、フォトレジストパターンの形状を適切に調節することが重要である。
マスクパターンをエッチングマスクにして犠牲絶縁膜をエッチングする場合、第3エッチング停止膜153をエッチングする前に一度エッチングを停止した後、第3エッチング停止膜153を除去してコンタクトパッド152の表面を露出させるオープン部を形成する。
マスクパターンを除去した後、犠牲絶縁膜がエッチングされてオープンされた形状、すなわち、オープン部が形成された表面全体に亘ってキャパシタの下部電極用導電膜を蒸着してコンタクトパッド152とコンタクトさせた後、コンケーブ構造の導電膜間を十分に埋め込む程度にフォトレジストを塗布した後、犠牲絶縁膜表面が露出されるまで全面エッチング、またはCMP工程によって導電膜を平坦化及び隔離する。
次に、BOE、フッ酸(HF)、または硫酸(H2SO4)と過酸化水素(H2O2)とが4:1の割合で混合された溶液などを用いたウェットディップアウト工程によって、残っている犠牲絶縁膜を除去することにより、図14Dに示すようなコンケーブ構造の下部電極154構造を形成する。
一方、上述したマスクパターン構造によって、ビットラインを挟んで隣接した下部電極間の対向する面積が減少して、ウェットディップアウト工程における湿式溶液による界面張力が減少する。したがって、下部電極のリフティングによる下部電極間の電気的短絡現象を防止できる。
また、下部電極の平面形状が八角形または円形になるようにすることにより、長軸方向と短軸方向とのエッチング特性差による電荷貯蔵容量の減少を最小化でき、長軸方向と短軸方向とのエッチング特性差による長軸方向の傾斜した形状によるオーバエッチングにより発生し得る下部電極の傾斜現象を防止できる。
次に、残留するフォトレジストをドライストリップ工程により除去するが、O2/CF4/H2O/N2、またはO2/N2を用いてエッチングした後、溶液を用いて洗浄することにより、エッチングの際に発生した副産物と残留するフォトレジストを除去する。
次に、エッチングによる下部電極154の低下した特性を回復するように熱処理を実施することもでき、この時には再度誘電体膜の形成前にBOEなどを用いて短時間の洗浄工程を実施して、追加的に不純物を除去する工程を伴なう。
一方、MPS工程を適用して下部電極154を形成する場合、ポリシリコンを蒸着した後、MPS成長のためのための適切な温度及び圧力条件によって、下部電極154の内側面(Inner cylinder type)にのみMPSを成長させ、その後CMP工程を実施する。
図示されていないが、下部電極154上に誘電体膜と上部電極とを形成することにより、キャパシタ形成のための一連の工程が完了する。
図15A、15B、15Cは、ウェットディップアウト工程に伴なう下部電極の傾斜発生を確認できる下部電極のTEM(Transmission Electron Microscope)写真である。
図15Aを参照すると、上述した従来技術（楕円形のマトリックス配列された下部電極150A）に係る下部電極150Aのパターン崩壊現象が符号Xの位置に発生していることが確認できる。
図15Bを参照すると、上述した改善された従来技術（楕円形のジグザグ配列された下部電極150B）の場合、図15Aに比べてレイアウト、すなわち、下部電極の配置による傾斜現象が減少することが確認できる。しかし、この場合にも高集積化による工程上の限界と長軸方向と短軸方向とのエッチング特性差に起因するボーイング形状による傾斜現象などにより、パターン崩壊現象が符号Yの位置に依然として発生していることが確認できる。
一方、図15Cを参照すると、本発明（八角形または円形のジグザグ配列された下部電極150C）の場合、パターン崩壊現象が全く発生していないことが確認できる。
図16A、16Bは、改善された従来技術と本発明に係る下部電極のパターンを比較するTEM写真である。
図16Aを参照すると、上述した改善された従来技術（楕円形のジグザグ配列された下部電極）の場合、符号160で示したように下部電極パターンのボーイング現象が発生し、底面での臨界寸法161がその上部に比べて非常に狭いことが分かる。
これに対し、図16Bを参照すると、本発明（八角形または円形のジグザグ配列された下部電極）の場合、下部電極のボーイング現象が発生せず、底面での臨界寸法162が図16Aに比べて大きく改善されたことが分かる。
例えば、実験によって、図16Aの底面での臨界寸法161が85nmであり、図16Bの底面での臨界寸法162が155nmであり、これらの下部電極の高さが共に2074.8nmであるデータを得た。
これらの値を使用して底面での下部電極の面積を計算すると、図16Aの場合16,000nm2であり、図16Bの場合18,869nm2となる。したがって、リフティング及び電荷貯蔵容量の面において、本発明がより効果的であることが分かる。
上述したように、本発明によれば、コンケーブ構造(シリンダー型)のキャパシタの下部電極を従来の楕円形から実質的な八角形または円形に変形することにより、長軸方向と短軸方向との間のエッチング形状差による(傾斜による)下部電極間のブリッジを防止し、電荷貯蔵容量を増大させることができる。
また、マトリックス状ではなく、例えば、ビットラインを境界として反対側に位置して対をなす下部電極をジグザグに配置し、一対の下部電極間の共有面積を減らすことにより、ウェットディップアウトによる界面張力によって下部電極が短絡することを防止でき、さらにこの場合、プラグは従来技術と同様に配置し、下部電極対を互いに反対方向に移動させて配置するか、少なくとも一つの行に配置されたプラグの上に別のパッドを形成することにより、コンタクト抵抗をも減少させ得るということを実験によって確認できた。
なお、本発明は、上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で種々の改良、変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、本発明の実施の形態では、ビットラインを境界として隣接する一対の下部電極がビットライン方向（実施の形態ではX軸方向）にのみその中心点がずれた場合を一例として示したが、下部電極の中心点が逆の軸の方向、すなわち、Y軸方向（ビットライン方向と垂直な方向）にのみ移動されてもよい。
また、上述したX軸方向とY軸方向の両方に、下部電極の中心点が移動するように適用することも可能である。
従来技術の半導体素子の下部電極形成工程を示す断面図である。 図１Ａに続く従来技術の半導体素子の下部電極形成工程を示す断面図である。 図１Ｂに続く従来技術の半導体素子の下部電極形成工程を示す断面図である。 図１Ｃの断面図で表される下部電極形成が完了した半導体素子を複数の下部電極を含むように示す平面図である。 傾斜(leaning)による下部電極間の短絡を概念的に示す断面図である。 改善された従来技術に係る複数の下部電極を含む半導体素子を示す平面図である。 図４の下部電極のX軸仮想線X1に沿った断面図である。 図４の下部電極のY軸仮想線Y1"に沿った断面図である。 本発明の第１の実施の形態に係る下部電極（八角形）が形成された半導体素子を概略的に示す平面図である。 本発明の第１の実施の形態に係る下部電極（円形）が形成された半導体素子を概略的に示す平面図である。 図6の下部電極のX軸仮想線X1に沿った断面図である。 図6の下部電極のY軸仮想線Y1"に沿った断面図である。 図6の下部電極のZ-Z'に沿った断面図である。 八角柱の下部電極を示す斜視図である。 円柱の下部電極を示す斜視図である。 本発明の第２の実施の形態に係る下部電極（八角形）が形成された半導体素子を概略的に示す平面図である。 本発明の第２の実施の形態に係る下部電極（円形）が形成された半導体素子を概略的に示す平面図である。 本発明の第２の実施の形態に係る下部電極（八角形）が形成された半導体素子を概略的に示す平面図である。 本発明の第２の実施の形態に係る下部電極（円形）が形成された半導体素子を概略的に示す平面図である。 本発明の第２の実施の形態に係る下部電極（八角形）が形成された半導体素子を概略的に示す平面図である。 本発明の第２の実施の形態に係る下部電極（円形）が形成された半導体素子を概略的に示す平面図である。 本発明の第２の実施の形態に係る下部電極（八角形）が形成された半導体素子を概略的に示す平面図である。 本発明の第２の実施の形態に係る下部電極（円形）が形成された半導体素子を概略的に示す平面図である。 本発明に係るマスクパターンの一例を示す平面図である。 本発明の実施の形態に係るコンタクトパッドを用いる半導体素子の製造工程を示す断面図である。 図１４Ａに続く本発明の実施の形態に係るコンタクトパッドを用いる半導体素子の製造工程を示す断面図である。 図１４Ｂに続く本発明の実施の形態に係るコンタクトパッドを用いる半導体素子の製造工程を示す断面図である。 図１４Ｃに続く本発明の実施の形態に係るコンタクトパッドを用いる半導体素子の製造工程を示す断面図である。 従来技術に係るウェットディップアウト工程後の下部電極の傾斜発生を確認できる下部電極のＴＥＭ写真である。 改善された従来技術に係るウェットディップアウト工程後の下部電極の傾斜発生を確認できる下部電極のＴＥＭ写真である。 本発明に係るウェットディップアウト工程後の下部電極の傾斜発生を確認できる下部電極のＴＥＭ写真である。 改善された従来技術に係る下部電極のパターンを示すＴＥＭ写真である。 本発明に係る下部電極のパターンを示すＴＥＭ写真である。
符号の説明
60 ビットライン
61 プラグ
62、62A、62B キャパシタの下部電極

Claims (25)

  1. 複数のX軸仮想線と、これらのX軸仮想線と実質的に直交する複数のY軸仮想線の交点に中心部が位置し、一定間隔で配置された複数のプラグと、
    各々の前記プラグと1対1に対応し、対応する前記プラグに電気的に接続する、一定間隔で配置された複数のキャパシタ下部電極とを備え、
    前記キャパシタ下部電極の水平断面の形状が、略八角形または円形であり、
    前記Y軸仮想線方向に互いに隣接する一対の前記キャパシタ下部電極の中心部が、前記キャパシタ下部電極の前記Y軸仮想線方向に対向する部分の面積が最小となるように、各々に対応する前記X軸仮想線上で、互いにX座標が異なる点に位置することを特徴とする半導体素子。
  2. 一対の前記キャパシタ下部電極が、
    前記Y軸仮想線方向に対向する部分の面積が０になるように配置されていることを特徴とする請求項1に記載の半導体素子。
  3. 一対の前記キャパシタ下部電極のうち、少なくとも一つの前記キャパシタ下部電極の中心部が、前記Y軸仮想線からずれた位置に配置されていることを特徴とする請求項1または2に記載の半導体素子。
  4. 一対の前記キャパシタ下部電極の中心部が、前記Y軸仮想線を挟んで互いに異なるX軸仮想線方向の位置に配置されていることを特徴とする請求項1または2に記載の半導体素子。
  5. 前記キャパシタ下部電極の水平断面の形状が、長軸の長さと短軸の長さとの比が1:1ないし2:1である略八角形または楕円形であることを特徴とする請求項1または2に記載の半導体素子。
  6. 前記キャパシタ下部電極が、上部面の面積と下部面の面積とが実質的に同じであり、前記上部面と前記下部面とを接続する側面が前記上部面と前記下部面とに各々実質的に垂直である八角柱または円柱であることを特徴とする請求項1または2に記載の半導体素子。
  7. 各々の前記キャパシタ下部電極と対応する前記プラグとを電気的に接続するために、各々の前記キャパシタ下部電極と対応する前記プラグとの間に介在された複数のコンタクトパッドをさらに備え、
    前記コンタクトパッドが、
    X軸仮想線上に中心点が位置する前記プラグ上に形成され、
    一対の前記キャパシタ下部電極のうち、少なくとも一つの前記キャパシタ下部電極の下に配置されていることを特徴とする請求項1に記載の半導体素子。
  8. 前記コンタクトパッドが、互いに最隣接する2つの前記X線仮想線のうち、いずれか一つの前記X線仮想線上に中心点が位置するプラグ上に配置されていることを特徴とする請求項7に記載の半導体素子。
  9. 前記コンタクトパッドが、
    中心点が、対応する前記プラグの中心点とずれ、対応する前記キャパシタ下部電極の中心点と一致するように配置されていることを特徴とする請求項7または8に記載の半導体素子。
  10. 前記コンタクトパッドの中心点が、対応する前記プラグの中心点と一致し、前記コンタクトパッドに対応する前記キャパシタ下部電極の中心点が、前記Y軸方向に隣接するキャパシタ下部電極の中心点とずれるように、前記コンタクトパッドおよび前記キャパシタ下部電極が配置されていることを特徴とする請求項7または8に記載の半導体素子。
  11. 前記コンタクトパッドの下部面の面積が、対応する前記プラグの上面部の面積よりも大きいことを特徴とする請求項7または8に記載の半導体素子。
  12. 複数のX軸仮想線と、これらのX軸仮想線と実質的に直交する複数のY軸仮想線の交点に中心部が位置し、一定間隔で配置された複数のプラグを形成するプラグ形成ステップと、
    各々の前記プラグと1対1に対応し、対応する前記プラグに電気的に接続するように一定間隔で配置され、水平断面の形状が略八角形または円形である複数のキャパシタ下部電極を形成する下部電極形成ステップとを含み、
    前記Y軸仮想線方向に互いに隣接する一対の前記キャパシタ下部電極の中心部が、前記キャパシタ下部電極の前記Y軸仮想線方向に対向する面積が最小となるように、各々に対応する前記X軸仮想線上で、互いにX座標が異なる点に配置されることを特徴とする半導体素子の製造方法。
  13. 前記下部電極形成ステップが、
    複数の前記プラグ上に犠牲絶縁膜を蒸着する犠牲絶縁膜蒸着ステップと、
    マスクパターンを用いて前記犠牲絶縁膜を選択的にエッチングして、複数の前記プラグを露出させる複数のオープン部を形成するオープン部形成ステップと、
    前記オープン部が形成された表面全体に亘って、下部電極物質を蒸着する下部電極物質蒸着ステップと、
    前記犠牲絶縁膜が露出されるまで平坦化を行なって、分離された複数の前記キャパシタ下部電極を形成する平坦化ステップと、
    ウェットディップアウトを行ない、前記犠牲絶縁膜を除去する除去ステップとを含むことを特徴とする請求項12に記載の半導体素子の製造方法。
  14. 前記マスクパターンが、
    前記Y軸仮想線方向に互いに隣接する一対の前記オープン部の中心点が、前記Y軸仮想線方向に対向する部分の面積が最小となるように、各々に対応する前記X軸仮想線上で、互いにX座標が異なる点に位置する構造であることを特徴とする請求項13に記載の半導体素子の製造方法。
  15. 前記マスクパターンが、
    前記Y軸仮想線方向に互いに隣接する一対の前記オープン部の中心点が、前記Y軸仮想線方向に対向する部分の面積が０になるように、各々に対応する前記X軸仮想線上で、互いにX座標が異なる点に位置する構造であることを特徴とする請求項13に記載の半導体素子の製造方法。
  16. 前記マスクパターンが、
    一対の前記オープン部のうち、少なくとも一つの前記オープン部の中心点が、前記Y軸仮想線からずれた点に位置する構造であることを特徴とする請求項14または15に記載の半導体素子の製造方法。
  17. 前記マスクパターンが、
    一対の前記オープン部の各中心点が、前記Y軸仮想線から、互いに異なるX軸仮想線方向にずれた点に位置する構造であることを特徴とする請求項14または15に記載の半導体素子の製造方法。
  18. 前記オープン部の水平断面の形状が、
    長軸の長さと短軸の長さとの比が1:1ないし2:1である略八角形または楕円形であることを特徴とする請求項14または15に記載の半導体素子の製造方法。
  19. 前記キャパシタ下部電極が、
    上部面の面積と下部面の面積とが実質的に同じであり、前記上部面と前記下部面とを接続する側面が前記上部面と前記下部面の各々に実質的に垂直である八角柱または円柱であることを特徴とする請求項12に記載の半導体素子の製造方法。
  20. 前記プラグ形成ステップの後、
    各々の前記キャパシタ下部電極と対応する前記プラグとを電気的に接続させるために、各々の前記キャパシタ下部電極と対応する前記プラグとの間に介在されるように複数のコンタクトパッドを形成するコンタクトパッド形成ステップをさらに含むことを特徴とする請求項12に記載の半導体素子の製造方法。
  21. 前記コンタクトパッド形成ステップにおいて、
    前記コンタクトパッドが、前記プラグ上に位置し、且つ、前記コンタクトパッドの中心点が、前記Y軸仮想線方向に隣接する一対の前記キャパシタ下部電極のうち、少なくとも一つのキャパシタ下部電極の下に位置するように、前記コンタクトパッドを形成することを特徴とする請求項20に記載の半導体素子の製造方法。
  22. 前記コンタクトパッド形成ステップにおいて、
    前記コンタクトパッドの中心点が、互いに隣接する二つの前記X線仮想線のうち、いずれか一つのX線仮想線上に位置する前記プラグの上に位置するように、前記コンタクトパッドを形成することを特徴とする請求項20に記載の半導体素子の製造方法。
  23. 前記コンタクトパッド形成ステップにおいて、
    前記コンタクトパッドの中心点が、対応する前記プラグの中心点とずれ、対応する前記キャパシタ下部電極の中心点と一致するように、前記コンタクトパッドを形成することを特徴とする請求項21または22に記載の半導体素子の製造方法。
  24. 前記コンタクトパッド形成ステップにおいて、
    前記コンタクトパッドの中止点が、対応する前記キャパシタ下部電極の中心点と一致し、前記コンタクトパッドに対応する前記下部電極の中心点が、前記Y軸仮想線方向に隣接するキャパシタ下部電極の中心点とずれるように、前記コンタクトパッドを形成することを特徴とする請求項21または22に記載の半導体素子の製造方法。
  25. 前記コンタクトパッド形成ステップにおいて、
    前記コンタクトパッドの下部面の面積が、対応する前記プラグの上部面の面積よりも大きくなるように、前記コンタクトパッドを形成することを特徴とする請求項21または22に記載の半導体素子の製造方法。
JP2003388267A 2002-11-18 2003-11-18 半導体素子及びその製造方法 Expired - Lifetime JP4587658B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2002-0071644A KR100492899B1 (ko) 2002-11-18 2002-11-18 반도체소자 및 그 제조 방법
KR10-2002-0086189A KR100484261B1 (ko) 2002-12-30 2002-12-30 반도체소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
JP2004311932A true JP2004311932A (ja) 2004-11-04
JP4587658B2 JP4587658B2 (ja) 2010-11-24

Family

ID=32232780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003388267A Expired - Lifetime JP4587658B2 (ja) 2002-11-18 2003-11-18 半導体素子及びその製造方法

Country Status (5)

Country Link
US (2) US7339211B2 (ja)
JP (1) JP4587658B2 (ja)
CN (1) CN1283009C (ja)
DE (1) DE10342998A1 (ja)
TW (1) TWI265600B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI265600B (en) * 2002-11-18 2006-11-01 Hynix Semiconductor Inc Semiconductor device and method for fabricating the same
KR100607777B1 (ko) * 2004-12-27 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
EP1949451A4 (en) * 2005-08-22 2016-07-20 Q1 Nanosystems Inc NANOSTRUCTURE AND THIS IMPLEMENTING PHOTOVOLTAIC CELL
KR100881728B1 (ko) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 루테늄전극을 구비한 반도체소자 및 그 제조 방법
US8138787B2 (en) * 2008-07-13 2012-03-20 Altera Corporation Apparatus and method for input/output module that optimizes frequency performance in a circuit
KR101883294B1 (ko) 2012-03-28 2018-07-30 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US10772141B2 (en) 2018-06-28 2020-09-08 The Chinese University Of Hong Kong System and method for peer-to-peer wireless communication

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144883A (ja) * 1996-11-14 1998-05-29 Nec Corp 半導体記憶装置およびその製造方法
JP2000349250A (ja) * 1999-06-09 2000-12-15 Sony Corp 誘電体メモリおよびその製造方法並びに誘電体キャパシタ
JP2002313954A (ja) * 2001-02-09 2002-10-25 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
JP2849478B2 (ja) 1990-12-27 1999-01-20 三井化学株式会社 光導波路とその製造方法
JPH04260040A (ja) 1991-02-15 1992-09-16 Fuji Photo Film Co Ltd 受像材料およびそれを用いた画像形成方法
JP2916329B2 (ja) 1992-08-28 1999-07-05 シャープ株式会社 半導体記憶装置
JPH06112429A (ja) 1992-09-29 1994-04-22 Toshiba Corp 半導体記憶装置及びその製造方法
KR100268919B1 (ko) 1997-06-10 2000-10-16 김영환 반도체메모리소자의디램
US6150214A (en) * 1997-11-21 2000-11-21 Texas Instruments Incorporated Titanium nitride metal interconnection system and method of forming the same
TW417290B (en) 1998-06-26 2001-01-01 Texas Instruments Inc Relaxed layout for storage nodes for dynamic random access memories
KR100268443B1 (ko) * 1998-08-29 2000-10-16 윤종용 반도체 장치의 자기 정렬 콘택 형성 방법
US6395600B1 (en) 1999-09-02 2002-05-28 Micron Technology, Inc. Method of forming a contact structure and a container capacitor structure
KR100401503B1 (ko) * 2001-04-30 2003-10-17 주식회사 하이닉스반도체 반도체소자의 캐패시터 및 그 제조방법
TWI265600B (en) * 2002-11-18 2006-11-01 Hynix Semiconductor Inc Semiconductor device and method for fabricating the same
KR100546395B1 (ko) 2003-11-17 2006-01-26 삼성전자주식회사 반도체소자의 커패시터 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144883A (ja) * 1996-11-14 1998-05-29 Nec Corp 半導体記憶装置およびその製造方法
JP2000349250A (ja) * 1999-06-09 2000-12-15 Sony Corp 誘電体メモリおよびその製造方法並びに誘電体キャパシタ
JP2002313954A (ja) * 2001-02-09 2002-10-25 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
TWI265600B (en) 2006-11-01
CN1283009C (zh) 2006-11-01
TW200409292A (en) 2004-06-01
US20050018525A1 (en) 2005-01-27
DE10342998A1 (de) 2004-05-27
CN1501501A (zh) 2004-06-02
JP4587658B2 (ja) 2010-11-24
US20070085128A1 (en) 2007-04-19
US7339211B2 (en) 2008-03-04

Similar Documents

Publication Publication Date Title
US7321146B2 (en) DRAM memory cell and method of manufacturing the same
US6204143B1 (en) Method of forming high aspect ratio structures for semiconductor devices
US6914286B2 (en) Semiconductor memory devices using sidewall spacers
KR101244161B1 (ko) 반도체 소자의 배선 구조물 및 그 형성 방법
KR100780610B1 (ko) 반도체소자 제조 방법
US20070085128A1 (en) Semiconductor device and method for fabricating the same
KR100541046B1 (ko) 희생마스크막을 사용하여 자기정렬 콘택 구조체를형성하는 방법
CN101930967B (zh) 半导体器件及其制造方法
JP4391060B2 (ja) 集積回路メモリ素子及びその製造方法
KR100940360B1 (ko) 기울어진 스토리지노드콘택을 구비한 반도체 소자 및 그의제조 방법
KR100699915B1 (ko) 반도체 장치 및 그 제조 방법
JP5107499B2 (ja) 半導体装置
TWI761130B (zh) 半導體記憶體元件
US20220028877A1 (en) Integrated circuit devices with highly integrated memory and peripheral circuits therein
US7399689B2 (en) Methods for manufacturing semiconductor memory devices using sidewall spacers
JP5000084B2 (ja) 導電パッドのシリンダースタックキャパシタにおけるストレージノード、半導体素子及び半導体素子の製造方法
KR20090098550A (ko) 커패시터를 구비하는 반도체 소자의 제조 방법 및 이에의해 제조된 반도체 소자
KR100484261B1 (ko) 반도체소자 및 그 제조 방법
KR20070019134A (ko) 반도체 장치 및 이의 제조 방법
KR100480602B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR100492899B1 (ko) 반도체소자 및 그 제조 방법
KR101076811B1 (ko) 반도체 소자 및 그 제조 방법
KR20090001383A (ko) 커패시터의 제조 방법
KR20060004508A (ko) 커패시터 제조 방법
KR100881829B1 (ko) 반도체소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100817

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100907

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4587658

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term