JP2916329B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000011159 matrix material Substances 0.000 claims description 4
- 210000004027 cell Anatomy 0.000 description 26
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- 238000010586 diagram Methods 0.000 description 4
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、より詳しくは、拡散領域上に蓄積電極を重ねてメモ
リセルを構成したスタック型半導体記憶装置に関する。
し、より詳しくは、拡散領域上に蓄積電極を重ねてメモ
リセルを構成したスタック型半導体記憶装置に関する。
【０００２】
【従来の技術】近年の半導体記憶装置の高集積化,微細
化に伴って、メモリセルが三次元化されつつある。中で
も、拡散領域上に蓄積電極を重ねてメモリセルを構成し
たスタック型半導体記憶装置が注目されている。
化に伴って、メモリセルが三次元化されつつある。中で
も、拡散領域上に蓄積電極を重ねてメモリセルを構成し
たスタック型半導体記憶装置が注目されている。
【０００３】このスタック型半導体記憶装置は、構造
上、２次元タイプの半導体記憶装置に比して、基板上の
段差が大きくなっている。特に、メモリセルアレイの周
辺部では、中心部に比してパターンの疎密差が大きく、
また、段差も大きくなっている。このため、図３に例示
するように、メモリセルアレイＭＡの周辺部で、フォト
レジストの膜厚むら、横方向または下地からの光の回り
込みや反射、エッチング時のパターン依存性などの影響
によって、パターン変形が生じることが多い(パターン
変形した領域をＸで示している。)。この結果、蓄積電
極のパターンが縮小して、十分なキャパシタ容量を確保
できなくなったり、蓄積電極とコンタクト孔との重ね合
わせマージンがなくなったりする。
上、２次元タイプの半導体記憶装置に比して、基板上の
段差が大きくなっている。特に、メモリセルアレイの周
辺部では、中心部に比してパターンの疎密差が大きく、
また、段差も大きくなっている。このため、図３に例示
するように、メモリセルアレイＭＡの周辺部で、フォト
レジストの膜厚むら、横方向または下地からの光の回り
込みや反射、エッチング時のパターン依存性などの影響
によって、パターン変形が生じることが多い(パターン
変形した領域をＸで示している。)。この結果、蓄積電
極のパターンが縮小して、十分なキャパシタ容量を確保
できなくなったり、蓄積電極とコンタクト孔との重ね合
わせマージンがなくなったりする。
【０００４】そこで、同図(b)に示すように、従来よ
り、メモリセルアレイＭＡの周辺部に、動作時に全く駆
動されない数列分(または１列分)の非動作領域Ａ＃を設
けている。そして、パターン変形した領域Ｘをこの非動
作領域Ａ＃に含ませることによって、上記パターン変形
がこの半導体記憶装置本来の動作に影響しないようにし
ている。ここで、図４に示すように、上記非動作領域Ａ
＃は、メモリセルアレイＭＡ内部(動作領域)Ａと同一パ
ターンとなっている。したがって、両領域Ａ＃,Ａに存
する蓄積電極Ｓ,Ｓ′も同一構造となっている。ただ
し、最外周の蓄積電極Ｓ″は、個々に大きい寸法に設計
されている。
り、メモリセルアレイＭＡの周辺部に、動作時に全く駆
動されない数列分(または１列分)の非動作領域Ａ＃を設
けている。そして、パターン変形した領域Ｘをこの非動
作領域Ａ＃に含ませることによって、上記パターン変形
がこの半導体記憶装置本来の動作に影響しないようにし
ている。ここで、図４に示すように、上記非動作領域Ａ
＃は、メモリセルアレイＭＡ内部(動作領域)Ａと同一パ
ターンとなっている。したがって、両領域Ａ＃,Ａに存
する蓄積電極Ｓ,Ｓ′も同一構造となっている。ただ
し、最外周の蓄積電極Ｓ″は、個々に大きい寸法に設計
されている。
【０００５】なお、図４中、Ｄ(水玉模様を施した部分)
は拡散領域、Ｂ(右斜め斜線を施した部分)はビット線を
示している。この例では、これらの拡散領域Ｄ、ビット
線Ｂは、蓄積電極Ｓ,Ｓ′,Ｓ″の下層になっている。
は拡散領域、Ｂ(右斜め斜線を施した部分)はビット線を
示している。この例では、これらの拡散領域Ｄ、ビット
線Ｂは、蓄積電極Ｓ,Ｓ′,Ｓ″の下層になっている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置では、非動作領域Ａ＃内の蓄積電極
Ｓ′,Ｓ″が個々にばらばらであるため、微細パターン
化を進めたとき、蓄積電極のパターンが剥がれてダスト
の原因となり、歩留を低下させるという問題がある。な
お、拡散領域Ｄ,ビット線Ｂのパターンは連続している
ので、蓄積電極に比してダストを発生させる程度が少な
い。
来の半導体記憶装置では、非動作領域Ａ＃内の蓄積電極
Ｓ′,Ｓ″が個々にばらばらであるため、微細パターン
化を進めたとき、蓄積電極のパターンが剥がれてダスト
の原因となり、歩留を低下させるという問題がある。な
お、拡散領域Ｄ,ビット線Ｂのパターンは連続している
ので、蓄積電極に比してダストを発生させる程度が少な
い。
【０００７】そこで、この発明の目的は、メモリセルア
レイ周辺部で蓄積電極のパターン剥がれを低減して、ダ
スト発生を防止し、歩留を向上させることができる半導
体記憶装置を提供することにある。
レイ周辺部で蓄積電極のパターン剥がれを低減して、ダ
スト発生を防止し、歩留を向上させることができる半導
体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体記憶装置は、拡散領域上に
蓄積電極を有するスタック型メモリセルを行列状に配し
てメモリセルアレイを構成し、上記メモリセルアレイの
周辺部に非動作領域を設けた半導体記憶装置において、
上記非動作領域内の各メモリセルの蓄積電極はそれぞれ
この非動作領域を通る複数のビット線のうちのいずれか
一つに接続され、かつ同一のビット線に接続された蓄積
電極同士が互いに接続されていることを特徴としてい
る。
め、請求項１に記載の半導体記憶装置は、拡散領域上に
蓄積電極を有するスタック型メモリセルを行列状に配し
てメモリセルアレイを構成し、上記メモリセルアレイの
周辺部に非動作領域を設けた半導体記憶装置において、
上記非動作領域内の各メモリセルの蓄積電極はそれぞれ
この非動作領域を通る複数のビット線のうちのいずれか
一つに接続され、かつ同一のビット線に接続された蓄積
電極同士が互いに接続されていることを特徴としてい
る。
【０００９】
【作用】請求項１の半導体記憶装置では、非動作領域内
の各メモリセルの蓄積電極同士が互いに接続されている
ので、従来に比して微細箇所が減少して、ダスト発生が
防止される。また、各メモリセルの蓄積電極はそれぞれ
この非動作領域を通る複数のビット線のうちのいずれか
一つに接続され、かつ同一のビット線に接続された蓄積
電極同士が互いに接続されているので、異なるビット線
に接続された蓄積電極同士は互いに分離された状態にあ
る。したがって、たとえ特定のビット線が不良であって
も、他のビット線に不良を誘発することがない。この結
果、従来に比して、歩留が向上する。
の各メモリセルの蓄積電極同士が互いに接続されている
ので、従来に比して微細箇所が減少して、ダスト発生が
防止される。また、各メモリセルの蓄積電極はそれぞれ
この非動作領域を通る複数のビット線のうちのいずれか
一つに接続され、かつ同一のビット線に接続された蓄積
電極同士が互いに接続されているので、異なるビット線
に接続された蓄積電極同士は互いに分離された状態にあ
る。したがって、たとえ特定のビット線が不良であって
も、他のビット線に不良を誘発することがない。この結
果、従来に比して、歩留が向上する。
【００１０】
【実施例】以下、この発明の半導体記憶装置を実施例に
より詳細に説明する。
より詳細に説明する。
【００１１】図１はこの発明の基礎となるスタック型半
導体記憶装置のパターンレイアウトを示している。この
半導体記憶装置は、図４に示した従来の半導体記憶装置
と同様に、拡散領域Ｄ上に蓄積電極Ｓを有するスタック
型メモリセルを行列状に配してメモリセルアレイＭＡを
構成し、このメモリセルアレイＭＡの周辺部に非動作領
域Ａ＃を設けている。メモリセルアレイＭＡ内部の動作
領域Ａと周辺部の非動作領域Ａ＃とで、拡散領域Ｄ,ビ
ット線Ｂのパターンは同一に設計されている。一方、非
動作領域Ａ＃内の蓄積電極(従来の)はすべて接続され、
これにより、１つのダミー電極ＤＳを構成している。こ
のように、非動作領域Ａ＃内の蓄積電極が１つに接続さ
れているので、上記ダミー電極ＤＳは非常に大きいパタ
ーンとなる。したがって、従来に比して微細箇所を減少
させることができ、ダスト発生を防止することができ
る。この結果、歩留を向上させることができる。
導体記憶装置のパターンレイアウトを示している。この
半導体記憶装置は、図４に示した従来の半導体記憶装置
と同様に、拡散領域Ｄ上に蓄積電極Ｓを有するスタック
型メモリセルを行列状に配してメモリセルアレイＭＡを
構成し、このメモリセルアレイＭＡの周辺部に非動作領
域Ａ＃を設けている。メモリセルアレイＭＡ内部の動作
領域Ａと周辺部の非動作領域Ａ＃とで、拡散領域Ｄ,ビ
ット線Ｂのパターンは同一に設計されている。一方、非
動作領域Ａ＃内の蓄積電極(従来の)はすべて接続され、
これにより、１つのダミー電極ＤＳを構成している。こ
のように、非動作領域Ａ＃内の蓄積電極が１つに接続さ
れているので、上記ダミー電極ＤＳは非常に大きいパタ
ーンとなる。したがって、従来に比して微細箇所を減少
させることができ、ダスト発生を防止することができ
る。この結果、歩留を向上させることができる。
【００１２】しかしながら、上記ダミー電極ＤＳは非常
に大きいパターンであるため、ダミー電極ＤＳとビット
線Ｂとの間の層間絶縁膜などに欠陥が乗る確率が高くな
る。複数の欠陥がある場合には、この欠陥を通して貫通
電流が流れる恐れがある。この貫通電流は、待機時およ
び動作時の消費電力を増加させるだけでなく、電源線の
電圧レベルを変動させるため、動作マージンを大きく低
下させる。また、上記ダミー電極ＤＳは複数のビット線
Ｂにまたがっているため、特定のビット線Ｂの不良が上
記ダミー電極ＤＳを介して他のビット線Ｂの不良を誘発
することがある。したがって、上記貫通電流やビット線
不良誘発を生じる可能性を抑えるのが望ましい。
に大きいパターンであるため、ダミー電極ＤＳとビット
線Ｂとの間の層間絶縁膜などに欠陥が乗る確率が高くな
る。複数の欠陥がある場合には、この欠陥を通して貫通
電流が流れる恐れがある。この貫通電流は、待機時およ
び動作時の消費電力を増加させるだけでなく、電源線の
電圧レベルを変動させるため、動作マージンを大きく低
下させる。また、上記ダミー電極ＤＳは複数のビット線
Ｂにまたがっているため、特定のビット線Ｂの不良が上
記ダミー電極ＤＳを介して他のビット線Ｂの不良を誘発
することがある。したがって、上記貫通電流やビット線
不良誘発を生じる可能性を抑えるのが望ましい。
【００１３】図２は、このような要請を配慮したこの発
明の一実施例のスタック型半導体記憶装置のパターンレ
イアウトを示している。この半導体記憶装置は、図１の
ものと同様に、拡散領域Ｄ上に蓄積電極Ｓを有するスタ
ック型メモリセルを行列状に配してメモリセルアレイＭ
Ａを構成し、このメモリセルアレイＭＡの周辺部に非動
作領域Ａ＃を設けている。メモリセルアレイＭＡ内部の
動作領域Ａと周辺部の非動作領域Ａ＃とで、拡散領域
Ｄ,ビット線Ｂのパターンは同一に設計されている。例
えば、非動作領域Ａ＃においても、各メモリセルの蓄積
電極はそれぞれこの非動作領域Ａ＃を通る複数のビット
線Ｂのうちのいずれか一つに接続されている。一方、非
動作領域Ａ＃内の蓄積電極(従来の)Ｓ′,Ｓ″は、同一
のビット線Ｂに接続されたもの同士が２つずつ接続され
ている。これにより、ダミー電極ＤＳ１,ダミー電極Ｄ
Ｓ２を構成している。ここで、ダミー電極ＤＳ１は、メ
モリセルアレイＭＡの最外周を除く蓄積電極Ｓ′同士を
接続したものを示している。一方、ダミー電極ＤＳ２
は、メモリセルアレイＭＡの最外周の蓄積電極Ｓ″と１
つ内側の列の蓄積電極Ｓ′とを接続したものを示してい
る。このように、この半導体記憶装置では、非動作領域
Ａ＃内の蓄積電極Ｓ′,Ｓ″がすべて２つずつ接続され
ているので、上記ダミー電極ＤＳ１,ＤＳ２は従来に比
して大きいパターンとなる。したがって、従来に比して
微細箇所を減少させることができ、ダスト発生を防止す
ることができる。しかも、上記ダミー電極ＤＳ１,ＤＳ
２は従来の蓄積電極の略２個分の大きさであるから、層
間絶縁膜を通して貫通電流が流れる恐れを殆んどなくす
ことができる。また、上記ダミー電極ＤＳ１,ＤＳ２
は、同一のビット線Ｂに接続されたもの同士が接続さ
れ、異なるビット線に接続された蓄積電極同士は互いに
分離された状態にあるので、特定のビット線Ｂの不良が
他のビット線Ｂの不良を誘発することもない。したがっ
て、従来に比して、歩留を大幅に向上させることができ
る。
明の一実施例のスタック型半導体記憶装置のパターンレ
イアウトを示している。この半導体記憶装置は、図１の
ものと同様に、拡散領域Ｄ上に蓄積電極Ｓを有するスタ
ック型メモリセルを行列状に配してメモリセルアレイＭ
Ａを構成し、このメモリセルアレイＭＡの周辺部に非動
作領域Ａ＃を設けている。メモリセルアレイＭＡ内部の
動作領域Ａと周辺部の非動作領域Ａ＃とで、拡散領域
Ｄ,ビット線Ｂのパターンは同一に設計されている。例
えば、非動作領域Ａ＃においても、各メモリセルの蓄積
電極はそれぞれこの非動作領域Ａ＃を通る複数のビット
線Ｂのうちのいずれか一つに接続されている。一方、非
動作領域Ａ＃内の蓄積電極(従来の)Ｓ′,Ｓ″は、同一
のビット線Ｂに接続されたもの同士が２つずつ接続され
ている。これにより、ダミー電極ＤＳ１,ダミー電極Ｄ
Ｓ２を構成している。ここで、ダミー電極ＤＳ１は、メ
モリセルアレイＭＡの最外周を除く蓄積電極Ｓ′同士を
接続したものを示している。一方、ダミー電極ＤＳ２
は、メモリセルアレイＭＡの最外周の蓄積電極Ｓ″と１
つ内側の列の蓄積電極Ｓ′とを接続したものを示してい
る。このように、この半導体記憶装置では、非動作領域
Ａ＃内の蓄積電極Ｓ′,Ｓ″がすべて２つずつ接続され
ているので、上記ダミー電極ＤＳ１,ＤＳ２は従来に比
して大きいパターンとなる。したがって、従来に比して
微細箇所を減少させることができ、ダスト発生を防止す
ることができる。しかも、上記ダミー電極ＤＳ１,ＤＳ
２は従来の蓄積電極の略２個分の大きさであるから、層
間絶縁膜を通して貫通電流が流れる恐れを殆んどなくす
ことができる。また、上記ダミー電極ＤＳ１,ＤＳ２
は、同一のビット線Ｂに接続されたもの同士が接続さ
れ、異なるビット線に接続された蓄積電極同士は互いに
分離された状態にあるので、特定のビット線Ｂの不良が
他のビット線Ｂの不良を誘発することもない。したがっ
て、従来に比して、歩留を大幅に向上させることができ
る。
【００１４】
【発明の効果】以上より明らかなように、請求項１の半
導体記憶装置は、非動作領域内の各メモリセルの蓄積電
極同士が互いに接続されているので、従来に比して微細
箇所を減少でき、ダスト発生を防止できる。また、異な
るビット線に接続された蓄積電極同士は互いに分離され
た状態にあるので、たとえ特定のビット線が不良であっ
ても、他のビット線に不良を誘発することがない。この
結果、従来に比して、歩留を向上させることができる。
導体記憶装置は、非動作領域内の各メモリセルの蓄積電
極同士が互いに接続されているので、従来に比して微細
箇所を減少でき、ダスト発生を防止できる。また、異な
るビット線に接続された蓄積電極同士は互いに分離され
た状態にあるので、たとえ特定のビット線が不良であっ
ても、他のビット線に不良を誘発することがない。この
結果、従来に比して、歩留を向上させることができる。
【図１】 この発明の基礎となるスタック型半導体記憶
装置のパターンレイアウトを示す図である。
装置のパターンレイアウトを示す図である。
【図２】 この発明の一実施例のスタック型半導体記憶
装置のパターンレイアウトを示す図である。
装置のパターンレイアウトを示す図である。
【図３】 スタック型半導体記憶装置のメモリセルアレ
イ周辺部を示す図である。
イ周辺部を示す図である。
【図４】 従来のスタック型半導体記憶装置のパターン
レイアウトを示す図である。
レイアウトを示す図である。
Ａ 動作領域 Ａ＃ 非動作領域 Ｂ ビット線 Ｄ 拡散領域 Ｓ,Ｓ′,Ｓ″ 蓄積電極 ＤＳ,ＤＳ１,ＤＳ２ ダミー電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 21/04
Claims (1)
- 【請求項１】 拡散領域上に蓄積電極を有するスタック
型メモリセルを行列状に配してメモリセルアレイを構成
し、上記メモリセルアレイの周辺部に非動作領域を設け
た半導体記憶装置において、 上記非動作領域内の各メモリセルの蓄積電極はそれぞれ
この非動作領域を通る複数のビット線のうちのいずれか
一つに接続され、かつ同一のビット線に接続された蓄積
電極同士が互いに接続されていることを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229807A JP2916329B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229807A JP2916329B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677429A JPH0677429A (ja) | 1994-03-18 |
| JP2916329B2 true JP2916329B2 (ja) | 1999-07-05 |
Family
ID=16897981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4229807A Expired - Fee Related JP2916329B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2916329B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3616179B2 (ja) * | 1995-11-09 | 2005-02-02 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2003046000A (ja) * | 2001-08-01 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4973204B2 (ja) * | 2002-03-20 | 2012-07-11 | 富士通セミコンダクター株式会社 | 半導体装置 |
| TWI265600B (en) | 2002-11-18 | 2006-11-01 | Hynix Semiconductor Inc | Semiconductor device and method for fabricating the same |
-
1992
- 1992-08-28 JP JP4229807A patent/JP2916329B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677429A (ja) | 1994-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080416 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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