JP2752059B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2752059B2 JP2752059B2 JP62001748A JP174887A JP2752059B2 JP 2752059 B2 JP2752059 B2 JP 2752059B2 JP 62001748 A JP62001748 A JP 62001748A JP 174887 A JP174887 A JP 174887A JP 2752059 B2 JP2752059 B2 JP 2752059B2
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- Japan
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- integrated circuit
- semiconductor integrated
- substrate
- circuit
- memory array
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体集積回路にかかわり、特に記憶回路等
周期性のある回路に用いた半導体集積回路に関する。 （従来の技術） 半導体集積回路のうちでメモリー回路と呼ばれる記憶
回路は年々その集積度が高まっている。例えば１メガビ
ットのDRAMについて述べると縦210素子、横210素子計2
20素子にもおよぶ記憶ユニットから構成されている。詳
しく述べると、この記憶ユニットは16等分とか64等分と
かブロック分けされ、ブロック単位の管理がなされてい
る。しかしながら、従来機能的にはブロック分割されて
はいるものの、半導体基板から見ると、記憶ユニットは
電気的には遮蔽されてはいなかった。この様な構成をと
っていた従来の半導体集積回路においては、基板が高抵
抗であるため、配線と基板との容量性結合により、電荷
が誘起され、基板電位の電位変動が不均一に生じてい
た。例えば、ダイナミックラム（DRAM）の場合、そのビ
ット線の充放電の際に、ビット線n+と、基板ｐは容量結
合しているため、基板電位は、1V程度変動する。この電
位変動は又、ｐ−ｎ接合の逆バイアス時に生ずるもれ電
流によっても生じていた。この結果、回路がその目的と
する機能をはたすための正常動作領域を著しくせばめる
ため、良品を得る確率を下げることになっていた。 （発明が解決しようとする問題点） 上述の如く半導体基板は、配線と基板との容量性結合
により、電荷が誘起され基板電位の電位変動が不均一に
生じ、正常動作領域を著しくせばめていた。 本発明はこの様な点に鑑みてなされたものであり、ブ
ロック単位での基板電位の設定を可能ならしめ、もって
正常動作領域を拡げ、ひいては良品を得る確率を高める
ことが可能となる構成を提供することを目的とするもの
である。 〔発明の構成〕 （問題点を解決するための手段） 本願発明は、方形状または矩形状の外周をなし、能動
素子を含む電子回路が形成された半導体基板と、その電
子回路形成領域周辺に設けられた基板電位固定手段とを
具備する半導体集積回路において、前記半導体基板の外
周の一辺にほぼ平行に形成され、所定方向に延びる複数
の第１の線状領域を具備し、前記基板電位固定手段は、
前記線状領域のそれぞれに少なくとも３ヵ所以上ほぼ等
間隔に形成されることを特徴とする。 また本願発明において、前記基板電位固定手段は、前
記半導体基板の外周の前記一辺に隣接する他の一辺にほ
ぼ平行な方向に延びる複数の第２の線状領域のそれぞれ
に少なくとも３ヵ所以上ほぼ等間隔に形成されることを
特徴とする。 また本願発明において、前記能動素子を含む電子回路
は、前記半導体基板上に形成されたメモリアレイ回路を
含み、前記基板電位固定手段はメモリアレイ回路が形成
された領域周辺の少なくとも第１または第２の線状領域
に設けられることを特徴とする。 また本願発明において、前記メモリアレイ回路は、前
記半導体基板上に単位記憶回路を格子状に形成してなる
ことを特徴とする。 また本願発明において、前記能動素子を含む電子回路
は、前記半導体基板上に形成されたメモリアレイ回路を
含み、前記基板電位固定手段は、前記メモリアレイ回路
内に二次元的に形成された単位記憶回路の縦方向または
横方向に沿って少なくとも第１または第２の線状領域に
設けられることを特徴とする。 （作用） 記憶可能なビット数の増加にかかわらず基板の電位を
固定されるため、大容量のメモリにも対応できる。又、
これにより、基板電位の変動による誤動作を防止でき
る。 （実施例） 以下本発明の一実施例を図面を参照して詳述する。 第１図において、記憶ユニットをタブロックに分割し
た場合を表わしている。第１図中、１は分割された小記
憶ブロックであり、２は低抵抗の例えばアルミニウムに
よる配線を表わし、３は基板と配線とを電気的にこの部
分で接触させることを示している。さらに４は低インピ
ーダンスの電源であり、これは集積回路の内部におかれ
てもよいし又、外部にあってもかまわない。又、この低
インピーダンス電圧源は図示しない基板バイアス発生回
路から出力される。本発明の特徴は第２図の従来例と比
較すると明白である。すなわち本発明第１図の実施例に
おいては、縦方向に所定間隔おきに基板電位を固定する
手段を設けている。基板電位の変動は従来手法において
は記憶可能なビット数が増加すればするほど顕著になる
傾向があるが、本発明を実施することにより、記憶可能
なビット数の増加にもかかわらず、基板の電位を安定に
設定する事が可能となる。又、本手法は前述の記憶ブロ
ック中の記憶素子数の数を任意に設定しておけば、どの
ような大容量のメモリーに対しても基板電位に変動を生
じせしめない集積回路を提供することができるため、従
来方式において問題とされる基板電位の変動に起因する
誤動作の発生を防止できるため、結果として良品を得る
確立を高める事ができる。さらに本発明の第２の特徴で
ある所定間隔おきに基板電位を固定する手段を挿入する
工夫は前記記憶ユニットの全体のサイズを増加せしめる
が、これは比例拡大であり形状そのものには変化はもた
らさないのである。本発明は第１図の実施例に限定され
ない。第３図の如く、縦方向ばかりでなく横方向にも基
板電位と固定する手段を実施する事も可能である。この
様な構成をとればより詳細に基板電位を設定できる事に
なる。さらに第１図，第２図及び第３図における３、す
なわち基板と配線とを電気的に接触させる手段は任意の
位置に設定することが可能である。すなわち、記憶ユニ
ットの回路動作そのものの実現には何ら影響を与えない
様に設置することができる。 〔発明の効果〕 この発明によれば、大容量のメモリにも、誤動作を起
こさず対応できる半導体集積回路を提供できる。
周期性のある回路に用いた半導体集積回路に関する。 （従来の技術） 半導体集積回路のうちでメモリー回路と呼ばれる記憶
回路は年々その集積度が高まっている。例えば１メガビ
ットのDRAMについて述べると縦210素子、横210素子計2
20素子にもおよぶ記憶ユニットから構成されている。詳
しく述べると、この記憶ユニットは16等分とか64等分と
かブロック分けされ、ブロック単位の管理がなされてい
る。しかしながら、従来機能的にはブロック分割されて
はいるものの、半導体基板から見ると、記憶ユニットは
電気的には遮蔽されてはいなかった。この様な構成をと
っていた従来の半導体集積回路においては、基板が高抵
抗であるため、配線と基板との容量性結合により、電荷
が誘起され、基板電位の電位変動が不均一に生じてい
た。例えば、ダイナミックラム（DRAM）の場合、そのビ
ット線の充放電の際に、ビット線n+と、基板ｐは容量結
合しているため、基板電位は、1V程度変動する。この電
位変動は又、ｐ−ｎ接合の逆バイアス時に生ずるもれ電
流によっても生じていた。この結果、回路がその目的と
する機能をはたすための正常動作領域を著しくせばめる
ため、良品を得る確率を下げることになっていた。 （発明が解決しようとする問題点） 上述の如く半導体基板は、配線と基板との容量性結合
により、電荷が誘起され基板電位の電位変動が不均一に
生じ、正常動作領域を著しくせばめていた。 本発明はこの様な点に鑑みてなされたものであり、ブ
ロック単位での基板電位の設定を可能ならしめ、もって
正常動作領域を拡げ、ひいては良品を得る確率を高める
ことが可能となる構成を提供することを目的とするもの
である。 〔発明の構成〕 （問題点を解決するための手段） 本願発明は、方形状または矩形状の外周をなし、能動
素子を含む電子回路が形成された半導体基板と、その電
子回路形成領域周辺に設けられた基板電位固定手段とを
具備する半導体集積回路において、前記半導体基板の外
周の一辺にほぼ平行に形成され、所定方向に延びる複数
の第１の線状領域を具備し、前記基板電位固定手段は、
前記線状領域のそれぞれに少なくとも３ヵ所以上ほぼ等
間隔に形成されることを特徴とする。 また本願発明において、前記基板電位固定手段は、前
記半導体基板の外周の前記一辺に隣接する他の一辺にほ
ぼ平行な方向に延びる複数の第２の線状領域のそれぞれ
に少なくとも３ヵ所以上ほぼ等間隔に形成されることを
特徴とする。 また本願発明において、前記能動素子を含む電子回路
は、前記半導体基板上に形成されたメモリアレイ回路を
含み、前記基板電位固定手段はメモリアレイ回路が形成
された領域周辺の少なくとも第１または第２の線状領域
に設けられることを特徴とする。 また本願発明において、前記メモリアレイ回路は、前
記半導体基板上に単位記憶回路を格子状に形成してなる
ことを特徴とする。 また本願発明において、前記能動素子を含む電子回路
は、前記半導体基板上に形成されたメモリアレイ回路を
含み、前記基板電位固定手段は、前記メモリアレイ回路
内に二次元的に形成された単位記憶回路の縦方向または
横方向に沿って少なくとも第１または第２の線状領域に
設けられることを特徴とする。 （作用） 記憶可能なビット数の増加にかかわらず基板の電位を
固定されるため、大容量のメモリにも対応できる。又、
これにより、基板電位の変動による誤動作を防止でき
る。 （実施例） 以下本発明の一実施例を図面を参照して詳述する。 第１図において、記憶ユニットをタブロックに分割し
た場合を表わしている。第１図中、１は分割された小記
憶ブロックであり、２は低抵抗の例えばアルミニウムに
よる配線を表わし、３は基板と配線とを電気的にこの部
分で接触させることを示している。さらに４は低インピ
ーダンスの電源であり、これは集積回路の内部におかれ
てもよいし又、外部にあってもかまわない。又、この低
インピーダンス電圧源は図示しない基板バイアス発生回
路から出力される。本発明の特徴は第２図の従来例と比
較すると明白である。すなわち本発明第１図の実施例に
おいては、縦方向に所定間隔おきに基板電位を固定する
手段を設けている。基板電位の変動は従来手法において
は記憶可能なビット数が増加すればするほど顕著になる
傾向があるが、本発明を実施することにより、記憶可能
なビット数の増加にもかかわらず、基板の電位を安定に
設定する事が可能となる。又、本手法は前述の記憶ブロ
ック中の記憶素子数の数を任意に設定しておけば、どの
ような大容量のメモリーに対しても基板電位に変動を生
じせしめない集積回路を提供することができるため、従
来方式において問題とされる基板電位の変動に起因する
誤動作の発生を防止できるため、結果として良品を得る
確立を高める事ができる。さらに本発明の第２の特徴で
ある所定間隔おきに基板電位を固定する手段を挿入する
工夫は前記記憶ユニットの全体のサイズを増加せしめる
が、これは比例拡大であり形状そのものには変化はもた
らさないのである。本発明は第１図の実施例に限定され
ない。第３図の如く、縦方向ばかりでなく横方向にも基
板電位と固定する手段を実施する事も可能である。この
様な構成をとればより詳細に基板電位を設定できる事に
なる。さらに第１図，第２図及び第３図における３、す
なわち基板と配線とを電気的に接触させる手段は任意の
位置に設定することが可能である。すなわち、記憶ユニ
ットの回路動作そのものの実現には何ら影響を与えない
様に設置することができる。 〔発明の効果〕 この発明によれば、大容量のメモリにも、誤動作を起
こさず対応できる半導体集積回路を提供できる。
【図面の簡単な説明】
第１図は本発明に係る一実施例を示す図、第２図は従来
例を示す図、第３図は本発明の他の実施例を示す図であ
る。
例を示す図、第３図は本発明の他の実施例を示す図であ
る。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭59−13364（ＪＰ，Ａ)
特開 昭59−82762（ＪＰ，Ａ)
特開 昭59−217352（ＪＰ，Ａ)
特開 昭60−117655（ＪＰ，Ａ)
特開 昭61−193467（ＪＰ，Ａ)
特開 昭61−156751（ＪＰ，Ａ)
特開 昭61−43445（ＪＰ，Ａ)
特開 昭60−21543（ＪＰ，Ａ)
特開 昭59−175148（ＪＰ，Ａ)
特開 昭59−135747（ＪＰ，Ａ)
特開 昭58−164242（ＪＰ，Ａ)
特開 昭58−143550（ＪＰ，Ａ)
特開 昭53−140983（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．方形状または矩形状の外周をなし、能動素子を含む
電子回路が形成された半導体基板と、その電子回路形成
領域周辺に設けられた基板電位固定手段とを具備する半
導体集積回路において、 前記半導体基板の外周の一辺にほぼ平行に形成され、所
定方向に延びる複数の第１の線状領域を具備し、 前記基板電位固定手段は、前記第１の線状領域のそれぞ
れに少なくとも３ヵ所以上ほぼ等間隔に形成されること
を特徴とする半導体集積回路。 ２．前記基板電位固定手段は、前記半導体基板の外周の
前記一辺に隣接する他の一辺にほぼ平行な方向に延びる
複数の第２の線状領域のそれぞれに少なくとも３ヵ所以
上ほぼ等間隔に形成されることを特徴とする特許請求の
範囲第１項記載の半導体集積回路。 ３．前記能動素子を含む電子回路は、前記半導体基板上
に形成されたメモリアレイ回路を含み、前記基板電位固
定手段はメモリアレイ回路が形成された領域周辺の少な
くとも第１または第２の線状領域に設けられることを特
徴とする特許請求の範囲第１項及び第２項記載の半導体
集積回路。 ４．前記メモリアレイ回路は、前記半導体基板上に単位
記憶回路を格子状に形成してなることを特徴とする特許
請求の範囲第３項記載の半導体集積回路。 ５．前記能動素子を含む電子回路は、前記半導体基板上
に形成されたメモリアレイ回路を含み、前記基板電位固
定手段は、前記メモリアレイ回路内に二次元的に形成さ
れた単位記憶回路の縦方向または横方向に沿って少なく
とも第１または第２の線状領域に設けられることを特徴
とする特許請求の範囲第１項及至第４項記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001748A JP2752059B2 (ja) | 1987-01-09 | 1987-01-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001748A JP2752059B2 (ja) | 1987-01-09 | 1987-01-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63170951A JPS63170951A (ja) | 1988-07-14 |
| JP2752059B2 true JP2752059B2 (ja) | 1998-05-18 |
Family
ID=11510187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62001748A Expired - Lifetime JP2752059B2 (ja) | 1987-01-09 | 1987-01-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752059B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682785B2 (ja) * | 1987-02-26 | 1994-10-19 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH05326844A (ja) * | 1992-05-20 | 1993-12-10 | Nec Yamagata Ltd | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5913364A (ja) * | 1982-07-14 | 1984-01-24 | Toshiba Corp | 半導体装置 |
| JPS5982762A (ja) * | 1982-11-02 | 1984-05-12 | Nec Corp | 半導体メモリ装置 |
-
1987
- 1987-01-09 JP JP62001748A patent/JP2752059B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63170951A (ja) | 1988-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |