JPH0682785B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0682785B2 JPH0682785B2 JP4426987A JP4426987A JPH0682785B2 JP H0682785 B2 JPH0682785 B2 JP H0682785B2 JP 4426987 A JP4426987 A JP 4426987A JP 4426987 A JP4426987 A JP 4426987A JP H0682785 B2 JPH0682785 B2 JP H0682785B2
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- substrate
- memory
- potential
- substrate potential
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上に形成された半導体記憶装置に関
するものである。
するものである。
従来の半導体記憶装置の一例として、第３図にCMOS EP
ROMのパターン配置を示す。図において、１はマトリク
ス状に配置されたメモリ領域、２は該メモリ領域と同一
基板上にて該メモリ領域１を囲むように形成された基板
電位を与える部分、４はアドレスバッファ，デコーダ，
センスアンプ，出力バッファ，書込み回路等を含む周辺
回路である。
ROMのパターン配置を示す。図において、１はマトリク
ス状に配置されたメモリ領域、２は該メモリ領域と同一
基板上にて該メモリ領域１を囲むように形成された基板
電位を与える部分、４はアドレスバッファ，デコーダ，
センスアンプ，出力バッファ，書込み回路等を含む周辺
回路である。
従来のCMOSでは、基板電位は、メモリ領域１が形成され
た面と反対の面で基板電位を与えるのではなく、同一基
板上で与えるのが一般的であった。また、基板電位を与
える部分２は周辺回路４の内部にも設けられることが多
かった。
た面と反対の面で基板電位を与えるのではなく、同一基
板上で与えるのが一般的であった。また、基板電位を与
える部分２は周辺回路４の内部にも設けられることが多
かった。
従来の半導体記憶装置はメモリ容量が小さいため、メモ
リ領域の占める面積は小さく、メモリ領域のまわりを囲
むように基板電位を与える手段を設けることでメモリ領
域内の基板電位を安定に保つことができた。
リ領域の占める面積は小さく、メモリ領域のまわりを囲
むように基板電位を与える手段を設けることでメモリ領
域内の基板電位を安定に保つことができた。
しかし、メモリ容量の増大と共にメモリ領域の面積が大
きくなり、メモリ領域のまわりを囲むように基板電位を
与える手段を設けるだけではメモリ領域内全体で安定に
基板電位を与えることが不可能になってきた。
きくなり、メモリ領域のまわりを囲むように基板電位を
与える手段を設けるだけではメモリ領域内全体で安定に
基板電位を与えることが不可能になってきた。
ここで、基板電位の変動によるメモリの特性の変化につ
いて説明する。第４図はEPROMの断面構造を表してお
り、図において、10は書込み時に高電圧VGを加えるコン
トロールゲート、11は絶縁膜で覆われ電気的に絶縁され
ているため電子を蓄えることが可能なフローティングゲ
ード、20は書込み時に高電圧VDを加えるドレイン領域、
21は電圧VSを加えるソース領域であり、一般的に電圧VS
は接地レベルにすることが多い。30は基板で通常メモリ
領域の回りから電位を与えている。
いて説明する。第４図はEPROMの断面構造を表してお
り、図において、10は書込み時に高電圧VGを加えるコン
トロールゲート、11は絶縁膜で覆われ電気的に絶縁され
ているため電子を蓄えることが可能なフローティングゲ
ード、20は書込み時に高電圧VDを加えるドレイン領域、
21は電圧VSを加えるソース領域であり、一般的に電圧VS
は接地レベルにすることが多い。30は基板で通常メモリ
領域の回りから電位を与えている。
EPROMに書込みを行うと、ドレイン20の高電圧VDにより
ゲート下のドレイン空乏層付近でホットエレクトロンが
発生する。そしてコントロールゲート10に正の高電圧VG
を与えることにより発生したホットエレクトロンがフロ
ーティングゲート11に引かれて、フローティングゲート
11内に蓄えられる。この時ホットエレクトロンと対をな
したホールは基板に流れ込む。このホールにより、書込
みを行なったメモリ付近の基板の電位が上昇するための
メモリのしきり値電圧（以下VTHという）が低下する。
ゲート下のドレイン空乏層付近でホットエレクトロンが
発生する。そしてコントロールゲート10に正の高電圧VG
を与えることにより発生したホットエレクトロンがフロ
ーティングゲート11に引かれて、フローティングゲート
11内に蓄えられる。この時ホットエレクトロンと対をな
したホールは基板に流れ込む。このホールにより、書込
みを行なったメモリ付近の基板の電位が上昇するための
メモリのしきり値電圧（以下VTHという）が低下する。
また第５図はマトリクス状に配置されたメモリ領域１を
示す。図において、X1〜X3は、メモリのコントロールゲ
ートを選択する信号、Y1〜Y3はメモリのドレインを選択
する信号、M11〜M33はメモリを表わす。
示す。図において、X1〜X3は、メモリのコントロールゲ
ートを選択する信号、Y1〜Y3はメモリのドレインを選択
する信号、M11〜M33はメモリを表わす。
例えばメモリM22に書込みを行う場合、信号X2は高電圧V
Gとなり、信号X1，X3は接地レベルとなる。そして信号Y
2は高電圧となりメモリM22のドレインに高電圧VDが加わ
る。信号Y1，Y3は接地レベルである。この時メモリM22
の付近の基板電位は、基板に流れ込んだホールにより上
昇するため、近傍の非選択状態のメモリのVTHが低下す
る。特に、ドレインを共通にしているメモリM12，M
32は、VTHの低下により、非選択状態で非導通状態であ
たものが導通状態になってしまう。このため、ドレイン
の高電圧VDが低下してしまい、書込みを行なっているメ
モリM22の書込みが遅くなるか、或いは書込みができな
くなるという現象が生じる。また、発生したホールは、
基板を通りメモリ領域周辺の基板電位を与える部分２
（第３図）によって吸収される。従って、ホールが発生
する部分とこのホールを吸収する部分の距離が長くなる
と、この間の基板の抵抗が大きくなり基板電位の上昇が
大きくなるため、書込みが遅くなるか或いは書込ができ
なくなるという現象がますます悪化することになる。
Gとなり、信号X1，X3は接地レベルとなる。そして信号Y
2は高電圧となりメモリM22のドレインに高電圧VDが加わ
る。信号Y1，Y3は接地レベルである。この時メモリM22
の付近の基板電位は、基板に流れ込んだホールにより上
昇するため、近傍の非選択状態のメモリのVTHが低下す
る。特に、ドレインを共通にしているメモリM12，M
32は、VTHの低下により、非選択状態で非導通状態であ
たものが導通状態になってしまう。このため、ドレイン
の高電圧VDが低下してしまい、書込みを行なっているメ
モリM22の書込みが遅くなるか、或いは書込みができな
くなるという現象が生じる。また、発生したホールは、
基板を通りメモリ領域周辺の基板電位を与える部分２
（第３図）によって吸収される。従って、ホールが発生
する部分とこのホールを吸収する部分の距離が長くなる
と、この間の基板の抵抗が大きくなり基板電位の上昇が
大きくなるため、書込みが遅くなるか或いは書込ができ
なくなるという現象がますます悪化することになる。
この発明は上記のような問題点を解消するためになされ
たもので、メモリ領域内の基板電位を安定に保つことが
できる半導体記憶装置を得ることを目的とする。
たもので、メモリ領域内の基板電位を安定に保つことが
できる半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、メモリ領域周囲の基
板表面に配置されメモリ領域に接地電位を与える第１の
基板電位付与手段と、メモリ領域内の基板の表面に接地
電位を与える第２の基板電位付与手段とを設けたもので
ある。
板表面に配置されメモリ領域に接地電位を与える第１の
基板電位付与手段と、メモリ領域内の基板の表面に接地
電位を与える第２の基板電位付与手段とを設けたもので
ある。
この発明においては、メモリ領域周囲の基板表面に配置
されメモリ領域に接地電位を与える第１の基板電位付与
手段に加え、メモリ領域内部に接地電位を与える第２の
基板電位付与手段を設けたので、メモリ領域内における
基板電位を安定に保つことができる。
されメモリ領域に接地電位を与える第１の基板電位付与
手段に加え、メモリ領域内部に接地電位を与える第２の
基板電位付与手段を設けたので、メモリ領域内における
基板電位を安定に保つことができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置を示
し、マトリクス状メモリ領域１内部に１列だけ接地手段
としての基板電位を与える部分３を設けている。図にお
いて、１はマトリクス状に配置されたメモリ領域、２は
該メモリ領域１と同一基板上にて該メモリ領域１を囲む
ように形成された基板電位を与える部分、４はアドレス
バッファ，デコーダ，センスアンプ，出力バッファ，書
込み回路等を含む周辺回路、３はメモリ領域１内部に１
列だけ設けた基板電位を与える部分を示す。
し、マトリクス状メモリ領域１内部に１列だけ接地手段
としての基板電位を与える部分３を設けている。図にお
いて、１はマトリクス状に配置されたメモリ領域、２は
該メモリ領域１と同一基板上にて該メモリ領域１を囲む
ように形成された基板電位を与える部分、４はアドレス
バッファ，デコーダ，センスアンプ，出力バッファ，書
込み回路等を含む周辺回路、３はメモリ領域１内部に１
列だけ設けた基板電位を与える部分を示す。
第２図は第１図の基板電位を与える部分３の一列を示す
詳細図で、縦方向の一部断面図を示す。図において、10
はコントロールゲート、30は基板、40は基板と同電導型
の不純物をドープし抵抗を下げた拡散領域、50はフィー
ルド絶縁膜、60は基板電位を与えるための金属配線、70
は該金属配線60と上記拡散領域40との電気的接続部分で
ある。
詳細図で、縦方向の一部断面図を示す。図において、10
はコントロールゲート、30は基板、40は基板と同電導型
の不純物をドープし抵抗を下げた拡散領域、50はフィー
ルド絶縁膜、60は基板電位を与えるための金属配線、70
は該金属配線60と上記拡散領域40との電気的接続部分で
ある。
本実施例では、基板電位を与える部分で区切られたメモ
リ領域が従来のメモリ領域の半分の大きさになるため、
メモリ領域内部のホール発生部と該ホールの吸収部分
（基板電位を与える部分）との距離が短縮され、両者間
の基板のホールに対する抵抗が減少して基板電位の上昇
が抑えられ、書込みの遅れ又は書込不能という現象を改
善することができる。
リ領域が従来のメモリ領域の半分の大きさになるため、
メモリ領域内部のホール発生部と該ホールの吸収部分
（基板電位を与える部分）との距離が短縮され、両者間
の基板のホールに対する抵抗が減少して基板電位の上昇
が抑えられ、書込みの遅れ又は書込不能という現象を改
善することができる。
なお上記実施例では、メモリ領域１内部に１列だけ基板
電位を与える領域を設けたものを示したが、これは２列
あるいは３列と数を増やせば更に改善される。また、行
方向或いは、行方向及び列方向に設けてもよい。
電位を与える領域を設けたものを示したが、これは２列
あるいは３列と数を増やせば更に改善される。また、行
方向或いは、行方向及び列方向に設けてもよい。
また、上記実施例はCMOS EPROMの場合について示した
が、CMOS回路のラッチアップについても、上記実施例と
同様に基板電位を安定にすることができる。
が、CMOS回路のラッチアップについても、上記実施例と
同様に基板電位を安定にすることができる。
以上のようにこの発明に係る半導体記憶装置によれば、
メモリ領域周囲の基板表面に配置されメモリ領域に接地
電位を与える第１の基板電位付与手段に加え、メモリ領
域内部に接地電位を与える第２の基板電位付与手段とを
設けたので、メモリ領域内の基板電位を安定に保つこと
ができる。
メモリ領域周囲の基板表面に配置されメモリ領域に接地
電位を与える第１の基板電位付与手段に加え、メモリ領
域内部に接地電位を与える第２の基板電位付与手段とを
設けたので、メモリ領域内の基板電位を安定に保つこと
ができる。
第１図は本発明の一実施例による半導体記憶装置内部の
パターン配置を示す図、第２図はメモリ領域内部の基板
電位を与える部分の一例を示す断面図、第３図は従来装
置内部のパターン配置を示す図、第４図はEPROMの断面
図、第５図はマトリクス状に配置されたメモリ領域を示
す図である。 図において、１はマトリクス状メモリ領域、２は基板上
に設けた基板電位を与える部分、３はメモリ領域内部に
設けた基板電位を与える部分、４は周辺回路、10はコン
トロールゲート、30は基板、40は拡散領域、50はフィー
ルド絶縁膜、60は金属配線、70は電気的接合部分であ
る。 なお図中同一符号は同一又は相当部分を示す。
パターン配置を示す図、第２図はメモリ領域内部の基板
電位を与える部分の一例を示す断面図、第３図は従来装
置内部のパターン配置を示す図、第４図はEPROMの断面
図、第５図はマトリクス状に配置されたメモリ領域を示
す図である。 図において、１はマトリクス状メモリ領域、２は基板上
に設けた基板電位を与える部分、３はメモリ領域内部に
設けた基板電位を与える部分、４は周辺回路、10はコン
トロールゲート、30は基板、40は拡散領域、50はフィー
ルド絶縁膜、60は金属配線、70は電気的接合部分であ
る。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (2)
- 【請求項１】フローティングゲートに電子を蓄積してい
るか否かによって記憶情報を記憶しているメモリセルが
半導体基板の表面にマトリクス状に配置されるメモリセ
ル領域を有する半導体記憶装置において、 上記メモリセル領域を囲むように設けられ、上記メモリ
セル領域の周辺に位置する半導体基板の表面に接地電位
を与える第１の基板電位付与手段と、 上記メモリセル領域に設けられ、上記メモリセル領域内
に位置する半導体基板の表面に接地電位を与える第２の
基板電位付与手段とを備えたことを特徴とする半導体記
憶装置。 - 【請求項２】上記第２の基板電位付与手段は、上記半導
体基板と同じ導電型をなし、半導体基板の表面に一直線
状に配置された複数の不純物拡散領域と、これら複数の
不純物拡散領域と電気的に接続され、半導体基板の表面
上に形成される接地電位線とを備えていることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4426987A JPH0682785B2 (ja) | 1987-02-26 | 1987-02-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4426987A JPH0682785B2 (ja) | 1987-02-26 | 1987-02-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211665A JPS63211665A (ja) | 1988-09-02 |
| JPH0682785B2 true JPH0682785B2 (ja) | 1994-10-19 |
Family
ID=12686796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4426987A Expired - Fee Related JPH0682785B2 (ja) | 1987-02-26 | 1987-02-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682785B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02251173A (ja) * | 1989-03-24 | 1990-10-08 | Nec Corp | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2752059B2 (ja) * | 1987-01-09 | 1998-05-18 | 株式会社東芝 | 半導体集積回路 |
-
1987
- 1987-02-26 JP JP4426987A patent/JPH0682785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211665A (ja) | 1988-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |