JPH05267690A - Ｅ２ｐｒｏｍメモリセル - Google Patents

Ｅ２ｐｒｏｍメモリセル

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JPH05267690A
JPH05267690A JP4331611A JP33161192A JPH05267690A JP H05267690 A JPH05267690 A JP H05267690A JP 4331611 A JP4331611 A JP 4331611A JP 33161192 A JP33161192 A JP 33161192A JP H05267690 A JPH05267690 A JP H05267690A
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bit
line
gate
region
tunneling
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Application number
JP4331611A
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English (en)
Inventor
Darrell Rinerson
ダレル・リナーソン
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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Filing date
Publication date
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 【目的】 メモリセルの保持データの信頼性を損なうこ
となくセルサイズを大幅に低減することのできるＥ2 Ｐ
ＲＯＭセル構造を提供する。 【構成】 セルは、ビット読出線３４とビット接地線３
６との間に直列に接続されるワード選択ＮＭＯＳトラン
ジスタと、フローティングゲート２２とプログラム制御
線２０とを備える積層ゲートトランジスタとを含む。ワ
ード選択トランジスタはビット読出線に接続されるビッ
ト読出端子と中央端子とワード選択ゲートとを有する。
積層ゲートトランジスタは、ビット接地線に接続される
ビット接地端子とワード選択トランジスタの中央端子と
共用される第１の端子とを含む。このメモリセルはフロ
ーティングゲートを充放電するためのトンネリング構造
（２２、２４）を含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体基板上に形成さ
れる電気的に書込みおよび消去可能な読出専用記憶素子
（Ｅ2 ＰＲＯＭ）に関する。
【０００２】
【従来の技術】Ｅ2 ＰＲＯＭは集積回路であり、典型的
にはＮＭＯＳ技術を用いて製造される。Ｅ2 ＰＲＯＭの
能動素子のほとんどは、すべてが半導体基板内にある軽
くドープされたＰ型（Ｐ- ）領域によって分離される重
くドープされたＮ型（Ｎ+ ）領域によって形成されるＮ
ＭＯＳトランジスタである。Ｐ- 領域はＮ+ 領域間のチ
ャネルを形成する。チャネルを介してのＮ+ 領域間の導
電率は、チャネルに極めて近接しかつ電子的にそこから
絶縁されたゲート電極への電気信号によって制御され
る。
【０００３】Ｅ2 ＰＲＯＭは半導体基板内に形成される
メモリセルの長方形のアレイにより構成され、アレイ内
の各セルは情報の１ビットを格納する。セルは、アレイ
内のその行および列の位置によってアドレス指定され
る。各々のセルはビット線を接地電位に結合するトラン
ジスタを含む回路である。トランジスタは、予め定めら
れた電圧をトランジスタのゲートへ与えるワード線およ
びプログラム制御線上への信号によって制御される。プ
ログラム制御線によって制御されるトランジスタはコン
トロールゲート下のフローティングポリシリコンゲート
を含む積層ゲートトランジスタである。積層ゲートトラ
ンジスタはフローティングゲートが充電されていない場
合に導通し、フローティングゲートが充電されている場
合には導通しない。
【０００４】アレイ内のあるセルは以下の手順によって
読出される。まず、セルに接続されるビット線が正の電
圧にバイアスされ、一方、セルと交差するワード線およ
びプログラム線は予め定められた電圧にバイアスされ
る。電流センスアンプがビット線からセルを介して接地
へと流れる電流に対応するデジタル出力を与える。フロ
ーティングゲートが充電されていない場合（消去状態）
電流は流れ、これを論理１状態と呼び、かつセルが充電
されている場合（プログラム状態）電流は流れず、これ
を論理０状態と呼ぶ。
【０００５】あるセルにおけるフローティングゲート
は、接地されている基板内のＮ+ 領域をフローティング
ポリシリコンゲートから分離する特別の誘電体領域を介
してトンネリングする電子によって充電される（プログ
ラムされる）。コントロールゲートを高電圧（約２０
Ｖ）にバイアスし、コントロールゲートとフローティン
グゲートとの間の容量結合によりフローティングゲート
を高電圧にすることにより、このトンネリングが誘起さ
れる。Ｎ+ 領域を高電圧に上昇させかつコントロールゲ
ートを接地電位に設定することにより、フローティング
ゲートは放電（消去）される。
【０００６】
【発明が解決しようとする課題】Ｅ2 ＰＲＯＭのメモリ
セルのアレイはセルの１列を接地に相互接続する基板内
のＮ+ 領域を含む。プログラム／消去動作の間、ＤＣ電
流がＮ+ 領域を介して引抜かれる。この電流により、外
部高電圧電源がプログラム／消去動作に対し必要とされ
る。多くの応用例においては単一の低電圧電源、典型的
には５Ｖが用いられており、したがって上述のＥ2 ＰＲ
ＯＭセルは用途が制限される。加えて、セルの１列を相
互接続するＮ+ 拡散領域により、セルが互いに完全に絶
縁されることが妨げられ、かつあるセルに対するプログ
ラム／消去動作の間に隣接するセルに妨害（ディスター
バンス）が発生する。
【０００７】近年、共通のＮ+ 拡散領域の代わりに金属
のビット読出線によって相互接続されたＥ2 ＰＲＯＭセ
ルが開発されてきている。各々のセルは別の金属線、す
なわちビット書込線により相互接続される分離Ｎ+ 領域
を、上述のセルの共通のＮ+拡散領域の代わりに含む。
金属ビット読出線を電気的にフローティング状態とし、
かつ金属ビット書込線をメモリセルのＮ+ 領域に正の電
圧を与えるために用いることにより、フローティングゲ
ートは充電および放電される。ＤＣ電流はほとんど引抜
かれない。この方法により、プログラム／消去動作に必
要な高電圧を発生するためのオンチップの回路を使用す
ることが可能となり、かつセルがそこに相互接続される
単一の外部５Ｖ電源により機能することができる。この
セルは他の先行技術のメモリセルに対し利点を有してい
るが、半導体基板上のその面積が最小化されていない。
【０００８】この発明の目的は、先行技術の５Ｖ単一メ
モリセルよりも金属密度の小さな単一５ＶＥ2 ＰＲＯＭ
を提供することである。メモリセルは矩形状のアレイに
用いるのに適している。
【０００９】
【課題を解決するための手段】メモリセルは、直列に接
続されるＭＯＳトランジスタと積層ゲートトランジスタ
とによって相互接続される並行なビット読出線およびビ
ット接地コラム線を含む。コラム線に垂直に走るワード
線およびプログラム行線はセルを横切り、かつセル内の
トランジスタに電圧バイアスレベルを与える。セルはま
た、積層ゲートトランジスタのフローティングゲートの
放電および充電を行なうために、プログラム線下に配置
されるトンネリング構造を含む。好ましい実例おいて、
ビット読出線およびビット接地線はセルの表面上にわた
って形成される金属線である。
【００１０】セル内のトランジスタが、ビット読出線お
よびビット接地線によって境界付られるＰ- 基板領域の
領域に分離Ｎ+ 領域を拡散することによって形成され
る。Ｎ + 領域はＰ- 基板の領域であるチャネルによって
分離される。これらのＮ+ 領域はＭＯＳトランジスタの
ソースおよびドレインを形成する。しかし、特定の領域
は、セルに相互接続される異なる信号線へ与えられる電
圧バイアス状態に応じてソースまたはドレインとして機
能する。したがって、ソース／ドレイン領域は以下、
“端子”として参照する。
【００１１】ワード選択トランジスタは、部分的にビッ
ト読出線下に配置され、かつ電気的にそこに接続される
ビット読出端子と、ビット読出線およびビット接地線の
両者から分離される中央端子とによって形成される。ビ
ット読出端子と中央端子とはワード線によってゲートさ
れる第１のＰ- チャネルによって分離される。したがっ
て、ワード線が予め定められた正の電圧にバイアスされ
ると、ワード選択トランジスタはターンオンし導通す
る。
【００１２】積層ゲートトランジスタは、中央端子と、
部分的にビット接地線下に配置されかつ電気的にそこに
接続されるビット接地端子とを含む。これらの端子は第
２のＰ- チャネルによって分離される。積層ゲートトラ
ンジスタはフローティングポリシリコンゲートと、プロ
グラム線であるコントロールゲートとを含む。プログラ
ム線が検出電圧にバイアスされると、積層ゲートトラン
ジスタはフローティングゲートが充電されていない場合
には導通し、フローティングゲートが充電されている場
合には導通しない。したがって、電流はフローティング
ゲートが充電されていない（論理１）場合にはビット読
出線およびビット接地線の間を流れ、フローティングゲ
ートが充電されている（論理０）場合には流れない。
【００１３】中央端子は、プログラム線と積層ゲートト
ランジスタのフローティングポリシリコンゲートの部分
下に配置されるトンネリング拡張領域を含む。トンネリ
ング拡張領域とフローティングポリシリコンゲートとは
非常に薄い酸化物層によって分離されており、これによ
りトンネリング拡張領域とフローティングポリシリコン
ゲートとの間の電子のトンネリングが適当な条件の下で
可能となる。
【００１４】
【作用】フローティングゲートは以下の手順により充電
される。ビット読出線が接地され、ワード線が＋２０Ｖ
に設定され、ビット読出端子と中央端子との間に強い導
電チャネルを形成し、それにより確実に中央端子とトン
ネリング拡張領域とが接地される。ビット接地線はフロ
ーティング状態にされる。したがって中央Ｎ+ 端子のト
ンネリング拡張領域は実質的にＤＣ電流を引抜くことな
く２０Ｖ一杯にまで素早く充電される。同様にして、放
電動作中においては、ワード線が＋２０Ｖまで充電さ
れ、一方、プログラム線および読出線が接地される。再
びビット接地線がフローティング状態にされ、それによ
り消去動作の間電流はまったく引抜かれない。
【００１５】この発明に対する特定的な利点は、２つの
セルがビット接地線に対してそこに共通接続を有して対
称的に配置されることが可能となるセルの固有の対称性
である。この配置において、ビット接地線は、ビット接
地線の両側に等距離に配置される並行なビット読出線を
有する。セル対の構成要素はビット接地線のそれぞれの
側に対称的に配置される。第１のビット読出線と共通の
ビット接地線との間のＡセルは第１のビット読出線をビ
ット接地線に相互接続し、一方、第２のビット読出線と
共通のビット接地線との間の対応のＢセルは第２のビッ
ト読出線を共通のビット接地線へ接続する。この配置
は、先行技術の５Ｖ単一Ｅ2 ＰＲＯＭセルによって要求
される２本の金属線の代わりにセル当たり１．５本の金
属線のみを必要とすることによりセルの金属密度を低減
させる。したがって、この発明によって提供されるセル
は、標準的な５Ｖ単一Ｅ2 ＰＲＯＭセルよりも金属密度
が小さくなる。セルの大きさがプロセス技法の発展によ
って応じて減少されることができるようにメモリセルは
スケーリングが可能であることが望ましい。金属線の幅
はある最小値より小さくすることができないという事実
によって、サイズの低減はあるセルの金属密度によって
制限される。したがって、５Ｖ単一Ｅ2 ＰＲＯＭセルの
金属密度を減少させることによってこの発明は従来可能
であったものよりもはるかにセルの大きさを減少させる
ことができる。
【００１６】
【実施例】この発明は、一対のセルが共通のビット接地
線に関して対称的に配置され、かつそこへの共通の電気
接続を備えるように構成配置される５Ｖ単一Ｅ2 ＰＲＯ
Ｍセルである。
【００１７】図面において、同一の参照番号は同一また
は相当部分を各回路図において示す。図１において、１
個のＥ2 ＰＲＯＭセルの平面図が例示される。セルは、
Ｐ-基板１０の表面に形成される。セルはビット読出Ｎ
+ 領域１２、中央Ｎ+ 領域１４およびビット接地Ｎ+ 領
域１６を含む。これらの個々のＮ+ 領域はＰ- 基板１０
への拡散により形成される。
【００１８】平面図からこられのＮ+ 領域を除くとポリ
シリコンワード選択線およびプログラム線１８および２
０が存在し、セルを横切って水平方向に延びている。ワ
ード選択線１８下に配置されるＰ- 基板１０の領域は、
ビット読出領域および中央の分離された領域１２および
１４の間に第１のチャネル２１を形成する。ワード選択
線１８は酸化物層（図１には示さず）によって第１のチ
ャネル２１から絶縁されている。ビット読出Ｎ+ 分離領
域１２、第１のチャネル２１、中央の分離領域１４、酸
化物領域およびワード選択線１８はワード選択ＮＭＯＳ
トランジスタを形成し、Ｎ+ 分離領域はこのトランジス
タのソースおよびドレインを形成し、かつワード選択線
１８はコントロールゲートを形成する。動作時におい
て、Ｎ+ 領域１２および１４はトランジスタのソースま
たはドレインのいずれかとして機能する。それゆえ、こ
れらの分離領域は以下、端子として参照される。
【００１９】プログラム線２０下に、プログラム線２０
の斜線領域として示されるフローティングポリシリコン
ゲート２２が配置される。ゲート２２はさらに詳細に以
下に図２を参照して説明される。中央のＮ+ 領域１４は
フローティングポリシリコンゲート２２下に配置される
トンネリング拡張部分２４を含む。第１図の平面図にお
いて見られるように、トンネリング拡張部分２４は実質
的にフローティングゲートよりも面積が小さい。プログ
ラム線２０下にありかつ中央Ｎ+ 領域およびビット接地
Ｎ+ 領域の間のＰ- 基板の領域は第２のＭＯＳトランジ
スタのチャネル領域２６を形成する。
【００２０】図２は、図１のＡ−Ａ′線に沿ってとられ
た、図１に例示されるＥ2 ＰＲＯＭセルの断面図であ
る。図２において、フローティングポリシリコンゲート
２２は、Ｐ- 基板１０およびプログラム線２０からフロ
ーティングポリシリコンゲート２２を絶縁する酸化物層
３０によって完全に取囲まれている。トンネリング拡張
部分２４上にわたって配置されるポリシリコンゲート２
２の部分はトンネリング誘電体部分３２として呼ばれる
酸化物の極めて薄い層によって分離されているというこ
とを注意すべきである。典型的には約１００Åの厚さで
あるトンネリング誘電体部分３２は、トンネリング拡張
領域２４およびプログラム線２０が適当にバイアスされ
たとき、Ｎ+ トンネリング拡張部分２４とフローティン
グポリシリコンゲート２２との間で電子をトンネリング
させる。
【００２１】再び図１を参照すると、垂直のビット読出
金属導電線３４およびビット接地金属導電線３６がセル
上にわたって配置されかつそこから酸化物層（図示せ
ず）によって絶縁されている。ビット読出線３４は、酸
化物領域内に形成される孔３８を介してビット読出Ｎ+
領域１２と接触する。一方、ビット接地線３６は第２の
孔４０を介してビット接地Ｎ+ 領域１６と接触する。
【００２２】図３は図１に例示される構造によって規定
される回路素子に対応する回路図である。ワード選択Ｎ
ＭＯＳトランジスタ５０は、ビット読出端子１２、Ｐチ
ャネル２１、中央端子１４およびコントロールゲート１
８を含む。積層ゲートトランジスタ５２は、第１の中央
端子１４、Ｐチャネル２６、ビット接地端子１６、フロ
ーティングゲート２２およびプログラム制御ゲート２０
を含む。ワード選択トランジスタ５０と積層ゲートトラ
ンジスタ５２とはビット読出線３４およびビット接地線
３６の間に直列回路を形成する。トンネリング構造５４
は、トンネリング拡張領域２４、トンネリング誘電体領
域３２、フローティングゲート２２およびプログラム制
御ゲート２０を含む。
【００２３】表１は、消去、プログラム、および読出動
作時におけるワード線、プログラム線、ビット線、読出
線およびビット接地線に対する電圧状態を表わす状態表
である。
【００２４】
【表１】
【００２５】セルに対する消去、プログラム、ビット読
出、およびビット書込動作が以下に表１および図３を参
照して説明される。消去動作時の間、ワード線１８およ
びビット読出線１２はともに＋２０Ｖに設定される。ワ
ード線上の高電圧は第１の領域２１の抵抗を最小にし、
かつ中央Ｎ+ 領域１４のトンネリング拡張部分が２０Ｖ
一杯にまで昇圧されることを確実にする。ビット接地線
はオープン状態（開放状態）にされ、その結果、ビット
接地Ｎ+ 領域１６は電圧電源に対してフローティング状
態となり、これによりビット接地線３６を介して電流は
何ら流れない。トンネル拡張領域は、したがって十分に
２０Ｖレベルにまで上昇させられ、ＤＣ電流の極わずか
な量を引抜きながらフローティングゲートを消去し、そ
れによりオンチップの２０Ｖ電圧電源の使用が容易にな
る。フローティングポリシリコンゲート２２上にわたっ
て配置されるプログラムゲート２０は０Ｖにバイアスさ
れる。したがって、ポリシリコンゲート２２内の電子は
トンネリング誘電体３２を介してトンネリング拡張領域
２４へとトンネリングし、フローティングポリシリコン
ゲート２２は放電する。ポリシリコンゲート２２が消去
動作が始まる前に充電されていないならば、そのときに
はそれは非充電状態のままである。
【００２６】プログラム動作の間、ビット読出線１２は
０Ｖに接地され、ワード選択線は再び２０Ｖにまで充電
されて第１のチャネル領域２１の抵抗を減少させ、トン
ネリング拡張領域２４が確実に接地される。プログラム
線２０は２０Ｖにバイアスされ、それによりワードプロ
グラム制御ゲート２０とフローティングポリシリコンゲ
ート２２との間の容量結合によりフローティングゲート
２２が高電圧（約＋１５Ｖ）にバイアスされる。電子は
トンネリング拡張領域からトンネリング誘電体領域３２
を介してポリシリコンゲート２２へとトンネリングす
る。
【００２７】読出動作の間、ワード選択線３４は＋５Ｖ
にバイアスされかつビット接地線３６は接地される。ワ
ード選択線１８はワード選択トランジスタ５０がオン状
態となって導通するようにバイアスされ、一方、プログ
ラム線２０は積層ゲートトランジスタ５２がフローティ
ングポリシリコンゲート２２が非充電の場合に導通しか
つフローティングポリシリコンゲートが充電されている
場合には非導通となるようにバイアスされる。したがっ
て、ポリシリコンゲート２２が非充電（論理１状態）の
場合には電流がビット読出線３４からビット接地線３６
へと流れ、ポリシリコンゲート２２が充電されている
（論理０状態）場合には流れない。
【００２８】書込動作の間、フローティングポリシリコ
ンゲート２２が充電され、セルが論理０状態となるよう
にまずプログラムされる。論理１がセル内に格納される
べき場合には、そのときにはフローティングポリシリコ
ンゲート２２はプログラムされ、フローティングポリシ
リコンゲートが放電される。
【００２９】セルは、標準的なフォトリソグラフィープ
ロセスによってＰ- 基板内へビット読出、中央およびビ
ット接地の各Ｎ+ 領域を拡散することによって形成され
る。酸化物層が次にＰ- 基板およびＮ+ 領域の表面上に
わたって形成される。この酸化物層はこの技術分野にお
いてよく知られた方法によって形成される薄い誘電体ト
ンネリング領域３２を含む。コンタクト孔、ワード選択
線１８、プログラムポリシリコン線２０、金属ビット読
出線３４およびビット接地線３６ならびに絶縁酸化物層
３０はまたこの技術分野においてよく知られている標準
的な方法によって形成される。
【００３０】図４を参照すると、ビット接地線３６のそ
れぞれの側に対称的に配置される２つの同一のＥ2 ＰＲ
ＯＭＳセルを備えるこの発明の他の実施例が例示され
る。図４において、ビット接地線３６はそれぞれの側に
配置される第１および第２のビット読出線３４Ａおよび
３４Ｂを有し、第１および第２のビット読出線３４Ａお
よび３４Ｂは、ビット接地線３６の中央線から等距離に
位置決めされる。第１のビット線３４Ａと中央線とによ
って境界付けられる領域はＡ領域と呼ばれ、Ａ領域に形
成されるセルはＡセルと呼ばれる。一方、中央線と第２
のビット線３４Ｂとによって境界付けられる領域はＢ領
域と呼ばれ、Ｂ領域内に形成されるセルはＢセルと呼ば
れる。ビット接地Ｎ+ 分離領域１６は両方のセルに対し
共通のビット接地端子を形成する。ＡおよびＢセルの両
方の残りの素子は、図１を参照して上に述べた素子と同
一である。ＡおよびＢセルにおける素子は図１における
素子に対応し、かつ図１と同一の番号によって記号が与
えられており、ＡまたはＢの添字はそれぞれのセルにお
ける対応の素子を表わす。動作時におけるＡまたはＢセ
ルの機能は図１に例示されるセルの機能と同一であり、
セルＡが動作する場合には第１のビット読出線３４Ａが
活性化され、かつセルＢの動作時には第２のビット読出
線３４Ｂが活性化される。
【００３１】図５は図４に例示される構造によって形成
される回路素子を例示する回路図である。Ａ直列回路
は、ワード選択トランジスタ５０Ａと積層ゲートトラン
ジスタ５２Ａとによって形成され、第１のビット読出線
３４Ａをビット接地線３６へ接続することに注意すべき
である。同様に、Ｂ直列回路はワード選択トランジスタ
５０Ｂと積層ゲートトランジスタ５２Ｂとによって形成
され、第２のビット読出線３４Ｂをビット接地線３６へ
接続する。各々の積層ゲートトランジスタ５２Ａ、５２
Ｂはそこに接続される関連のトンネリング構造５４Ａ、
５４Ｂを有し、各々の直列回路は図３を参照して述べら
れた回路と同一の機能を行なう。
【００３２】図４に例示される構成配置は、２本の金属
線をセル当たり必要とする標準的な５Ｖ単一Ｅ2 ＰＲＯ
Ｍセルと異なり、Ｅ2 ＰＲＯＭセル辺り１．５本の金属
線のみを含む。この金属密度の減少はセルのスケーリン
グの可能性を増大させ、それにより現在の５Ｖ単一Ｅ2
ＰＲＯＭセルよりもこのセルの大きさを大幅に容易に減
少させることができる。
【００３３】この発明が特定的な実施例を参照して詳細
に説明されてきたが、これらの実施例はこの発明の制限
を意図するものではなく、むしろそれを明確にし説明す
るためのものである。この発明の範囲は添付の特許請求
の範囲から決定されるべきである。
【図面の簡単な説明】
【図１】この発明の一実施例であるＥ2 ＰＲＯＭセルの
平面図である。
【図２】図１に例示される実施例のＡ−Ａ′線に沿った
断面構造を示す図である。
【図３】図１に規定される回路素子に対応する回路図で
ある。
【図４】この発明の他の実施例である対称的なＥ2 ＰＲ
ＯＭセル対の平面図である。
【図５】図４に規定される回路素子に対応する回路図で
ある。
【符号の説明】
１０ Ｐ- 半導体基板 １２ ビット読出Ｎ+ 領域 １４ 中央Ｎ+ 領域 １６ ビット接地Ｎ+ 領域 １８ ワード選択線 ２０ プログラム線 ２２ フローティングゲート ２４ トンネリング拡張部分 ２６ チャネル領域 ２７ チャネル領域 ３０ 酸化物層 ３２ トンネリング誘電体部分 ３４ ビット読出線 ３６ ビット接地線 ５０ ワード選択ＮＭＯＳトランジスタ ５２ 積層ゲートトランジスタ ５４ トンネリング構造
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面のＰ−領域内に形成さ
    れるＥ2 ＰＲＯＭメモリセルであって、 前記Ｐ−領域の表面上にわたって配置されるビット読出
    線と、 前記Ｐ−領域の表面上にわたって配置されるビット接地
    線と、 前記Ｐ−領域上に配置され、ワード選択ゲートと前記ビ
    ット読出線に接続されるビット読出端子と中央端子とを
    有するＮＭＯＳトランジスタと、 プログラムゲート下に配置されるフローティングポリシ
    リコンゲートと前記中央端子となる第１の端子と前記ビ
    ット接地線に接続されるビット接地端子とを有する積層
    ゲート型ＭＯＳトランジスタと、 前記フローティングポリシリコンゲートを充電および放
    電するためのトンネリング構造とを備える、Ｅ2 ＰＲＯ
    Ｍメモリセル。
  2. 【請求項２】 前記中央端子は、 前記フローティングゲート下に配置されるトンネリング
    拡張部分を有する中央Ｎ+ 領域を備え、前記トンネリン
    グ拡張部分の面積は実質的に前記フローティングゲート
    の面積よりも小さくされている、請求項１記載のＥ2 Ｐ
    ＲＯＭメモリセル。
  3. 【請求項３】 前記トンネリング構造は、 前記中央Ｎ+ 領域の前記トンネリング拡張部分と、 前記トンネリング拡張部分がその下に配置される前記フ
    ローティングゲートの部分と、 前記トンネリング拡張部分の表面上に配置され、前記ト
    ンネリング拡張部分および前記プログラムゲートが予め
    定められた電圧レベルにバイアスされるとき、前記トン
    ネリング拡張部分と前記フローティングゲートの前記部
    分との間に電子をトンネリングさせるためのトンネリン
    グ誘電体とを備える、請求項２記載のＥ 2 ＰＲＯＭメモ
    リセル。
  4. 【請求項４】 前記ワード選択ゲートは前記Ｐ−領域の
    表面上にわたって配置されるポリシリコンワード線であ
    り、 前記プログラムゲートが前記Ｐ−領域の絶縁された表面
    上にわたって配置されるポリシリコンプログラム線であ
    り、前記ポリシリコンワード線と前記ポリシリコンプロ
    グラム線は実質的に前記ビット読出線および前記ビット
    接地線に垂直に配置される、請求項３記載のＥ2 ＰＲＯ
    Ｍメモリセル。
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