JP2688492B2 - 電気的消去可能プログラマブルリードオンリメモリ - Google Patents
電気的消去可能プログラマブルリードオンリメモリInfo
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- G—PHYSICS
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- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
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- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/10—Floating gate memory cells with a single polysilicon layer
Description
【発明の詳細な説明】 ［発明の効果］ 〈産業上の利用分野〉 本発明は電気的消去可能プログラマブルリードオンリ
メモリ（EEPROM）デバイスに関し、特に従来のEEPROMよ
り基板表面積が小さくかつ製造が簡単な改良されたEEPR
OM構造に関する。
メモリ（EEPROM）デバイスに関し、特に従来のEEPROMよ
り基板表面積が小さくかつ製造が簡単な改良されたEEPR
OM構造に関する。
〈従来の技術〉 最新世代のメモリとして、プログラムされた内容を電
気的に消去することにより再プログラム可能なEEPROMが
ある。通常紫外光線に曝露することによって大量に消去
を行う従来の消去可能プログラマブルリードオンリメモ
リ（EPROM）と異なり、EEPROMは通常10ミリ秒内に電気
的に消去することができる。
気的に消去することにより再プログラム可能なEEPROMが
ある。通常紫外光線に曝露することによって大量に消去
を行う従来の消去可能プログラマブルリードオンリメモ
リ（EPROM）と異なり、EEPROMは通常10ミリ秒内に電気
的に消去することができる。
従来の一般的なEEPROMがティックル（Tickle）による
1983年３月22日付米国特許第4,377,857号明細書に記載
されている。従来の一般的EEPROMメモリセルは第1a図に
示されるように、シリコン基板99内に形成された該基板
と異なる型の導電型のソース101とドレイン102とそれら
の間に形成されたチャネル領域103とを有するトランジ
スタ100を備える。ゲート絶縁層104が多結晶シリコン浮
遊ゲート（フローティングゲート）105を（本明細書で
は、フローティングゲートを浮遊ゲートと呼ぶ）をチャ
ネル103及びドレイン102から電気的に絶縁している。非
常に薄いトンネル酸化物領域106が浮遊ゲート105の小部
分をドレイン102から電気的に絶縁している。この従来
構造は、更に制御ゲート（コントロールゲート）108
（本明細書中では、コントロールゲートを制御ゲートと
呼ぶ）及び浮遊ゲート105と制御ゲート108との間に形成
された絶縁層107を備える。
1983年３月22日付米国特許第4,377,857号明細書に記載
されている。従来の一般的EEPROMメモリセルは第1a図に
示されるように、シリコン基板99内に形成された該基板
と異なる型の導電型のソース101とドレイン102とそれら
の間に形成されたチャネル領域103とを有するトランジ
スタ100を備える。ゲート絶縁層104が多結晶シリコン浮
遊ゲート（フローティングゲート）105を（本明細書で
は、フローティングゲートを浮遊ゲートと呼ぶ）をチャ
ネル103及びドレイン102から電気的に絶縁している。非
常に薄いトンネル酸化物領域106が浮遊ゲート105の小部
分をドレイン102から電気的に絶縁している。この従来
構造は、更に制御ゲート（コントロールゲート）108
（本明細書中では、コントロールゲートを制御ゲートと
呼ぶ）及び浮遊ゲート105と制御ゲート108との間に形成
された絶縁層107を備える。
また、第1a図には、前記セル内に形成される様々な固
有のキャパシタンスが示される。キャパシタンスCchは
浮遊ゲート105とチャネル領域103との間に形成されるキ
ャパシタンスであり、キャパシタンスCppは制御ゲート1
08と浮遊ゲート105との間に形成されるキャパシタンス
であり、かつキャパシタンスCtは浮遊ゲート105とドレ
イン102との間に形成されるキャパシタンスである。
有のキャパシタンスが示される。キャパシタンスCchは
浮遊ゲート105とチャネル領域103との間に形成されるキ
ャパシタンスであり、キャパシタンスCppは制御ゲート1
08と浮遊ゲート105との間に形成されるキャパシタンス
であり、かつキャパシタンスCtは浮遊ゲート105とドレ
イン102との間に形成されるキャパシタンスである。
第1b図は、第1a図に示されるトランジスタ100とワー
ド結合トランジスタ200とを用いた従来のEEPROMの概略
回路図であって、制御ゲート（CG）108、ワード線（W
L）205、ビット線（BL）210、基板99への接続線、及び
トランジスタ100のソース101とドレイン102とが示され
ている。ワード線205は、トランジスタ200の制御ゲート
に接続されている。このような従来技術のEEPROMの動作
について以下に説明する。表１は第1b図の回路に印加さ
れる様々な電圧を表わしている。
ド結合トランジスタ200とを用いた従来のEEPROMの概略
回路図であって、制御ゲート（CG）108、ワード線（W
L）205、ビット線（BL）210、基板99への接続線、及び
トランジスタ100のソース101とドレイン102とが示され
ている。ワード線205は、トランジスタ200の制御ゲート
に接続されている。このような従来技術のEEPROMの動作
について以下に説明する。表１は第1b図の回路に印加さ
れる様々な電圧を表わしている。
EEPROMに論理値０を記憶させるためには、浮遊ゲート
105に電子を注入して浮遊ゲート105に否定電圧を与える
ことにより、トランジスタ100をオン状態にするために
必要な制御ゲート閾値電圧を増大させる。この浮遊ゲー
ト105に電子を注入する処理は、例えばファウラ−ノル
トハイムのトンネルによって行われる。この電子のトン
ネルを行うための一手法は、制御ゲート108に高電圧Vpp
（15〜20ボルト）を与え、ワード線205に高電圧ＶPPを
印加し、かつビット線210を接地することによりドレイ
ン102を接地し、かつソース101及び基板99を接地する。
これによって電子がドレイン領域102からトンネル酸化
物106を通過して制御ゲート８に容量的に結合された浮
遊ゲート105に到達する。このように前記セルに論理値
０をプログラムした後に、十分な電子が浮遊ゲート105
内に記憶され、制御ゲート108に印加される読取り電圧V
rに反応してトランジスタ100がオン状態とならないよう
に、トランジスタ100の制御ゲート閾値電圧Vtを（通常
５ボルト以上に）増加させる。
105に電子を注入して浮遊ゲート105に否定電圧を与える
ことにより、トランジスタ100をオン状態にするために
必要な制御ゲート閾値電圧を増大させる。この浮遊ゲー
ト105に電子を注入する処理は、例えばファウラ−ノル
トハイムのトンネルによって行われる。この電子のトン
ネルを行うための一手法は、制御ゲート108に高電圧Vpp
（15〜20ボルト）を与え、ワード線205に高電圧ＶPPを
印加し、かつビット線210を接地することによりドレイ
ン102を接地し、かつソース101及び基板99を接地する。
これによって電子がドレイン領域102からトンネル酸化
物106を通過して制御ゲート８に容量的に結合された浮
遊ゲート105に到達する。このように前記セルに論理値
０をプログラムした後に、十分な電子が浮遊ゲート105
内に記憶され、制御ゲート108に印加される読取り電圧V
rに反応してトランジスタ100がオン状態とならないよう
に、トランジスタ100の制御ゲート閾値電圧Vtを（通常
５ボルト以上に）増加させる。
トランジスタ100の状態の読取りは、ワード線205に動
作電圧Vcc（通常５ボルト）を印加してトランジスタ200
をオン状態にし、ビット線210にセンス電圧Vsese（通常
Vcc/2）を印加し、制御ゲート108に読取り電圧Vrを印加
し、かつトランジスタ100のソース101を接地することよ
り行われる。前記EEPROMに論理値０が記憶されると、即
ち浮遊ゲート105が否定的に荷電されると、トランジス
タ100は読取り電圧Vrに応答してオン状態にならず、か
つ論理値０を表してビット線210とトランジスタ100のソ
ース領域101との間には電流が流れない。
作電圧Vcc（通常５ボルト）を印加してトランジスタ200
をオン状態にし、ビット線210にセンス電圧Vsese（通常
Vcc/2）を印加し、制御ゲート108に読取り電圧Vrを印加
し、かつトランジスタ100のソース101を接地することよ
り行われる。前記EEPROMに論理値０が記憶されると、即
ち浮遊ゲート105が否定的に荷電されると、トランジス
タ100は読取り電圧Vrに応答してオン状態にならず、か
つ論理値０を表してビット線210とトランジスタ100のソ
ース領域101との間には電流が流れない。
EEPROMを消去するためには、即ちEEPROMの状態を論理
値０から論理値１に変えるためには浮遊ゲート105を放
電させる。これは、例えば制御ゲート108を接地状態に
し、ワード線205及びビット線210に高電圧を印加するこ
とによりドレイン102に通常20ボルトの正の高電圧Vppを
印加し、ソース101を切断（即ちソース１が浮遊状態）
し、かつ基板99を接地することにより行う。これによっ
て電子が浮遊ゲート105からトンネル酸化物106を通過し
てドレイン102に流れることにより、浮遊ゲート105を放
電する。浮遊ゲート105の放電によって制御ゲート閾値
電圧Vtが低減し、メモリセルに論理値１が記憶される。
読取り電圧Vrを制御ゲート108に印加するとトランジス
タ100がオン状態となり、かつ論理値１を表わして電流
がビット線210とトランジスタ100のソース101との間を
流れる。
値０から論理値１に変えるためには浮遊ゲート105を放
電させる。これは、例えば制御ゲート108を接地状態に
し、ワード線205及びビット線210に高電圧を印加するこ
とによりドレイン102に通常20ボルトの正の高電圧Vppを
印加し、ソース101を切断（即ちソース１が浮遊状態）
し、かつ基板99を接地することにより行う。これによっ
て電子が浮遊ゲート105からトンネル酸化物106を通過し
てドレイン102に流れることにより、浮遊ゲート105を放
電する。浮遊ゲート105の放電によって制御ゲート閾値
電圧Vtが低減し、メモリセルに論理値１が記憶される。
読取り電圧Vrを制御ゲート108に印加するとトランジス
タ100がオン状態となり、かつ論理値１を表わして電流
がビット線210とトランジスタ100のソース101との間を
流れる。
第1a図の構造及び第1b図の回路を用いて、浮遊ゲート
105に正の電荷を記憶させることによってプログラムを
行うことができる。これは、浮遊ゲート105から自由電
子を引き出し、トンネル酸化物106を通過させてドレイ
ン102内へ移動させることにより行われる。消去は、ド
レイン102からトンネル酸化物106を介して電子を浮遊ゲ
ート105内に引き戻すことによって行われる。この方法
を用いると、浮遊ゲート105が正に荷電している（論理
値１を表す）場合には、トランジスタ100が既にオン状
態であり、かつ浮遊ゲート105が電荷を有しない（論理
値０を表わす）場合にはトランジスタ100がオフ状態で
あるので、前記セルの読取りには、制御ゲート108に電
圧を印加する必要が無い。その様々な電圧レベルが以下
の表２に示されている。
105に正の電荷を記憶させることによってプログラムを
行うことができる。これは、浮遊ゲート105から自由電
子を引き出し、トンネル酸化物106を通過させてドレイ
ン102内へ移動させることにより行われる。消去は、ド
レイン102からトンネル酸化物106を介して電子を浮遊ゲ
ート105内に引き戻すことによって行われる。この方法
を用いると、浮遊ゲート105が正に荷電している（論理
値１を表す）場合には、トランジスタ100が既にオン状
態であり、かつ浮遊ゲート105が電荷を有しない（論理
値０を表わす）場合にはトランジスタ100がオフ状態で
あるので、前記セルの読取りには、制御ゲート108に電
圧を印加する必要が無い。その様々な電圧レベルが以下
の表２に示されている。
浮遊ゲート105を荷電する（セルをプログラムする）
速度と浮遊ゲート105を放電させる（セルを消去する）
速度とは電界横断トンネル酸化物106の大きさによって
決定される。これは、セルの結合比に加えて、制御ゲー
ト108とドレイン102との間に印加される電圧Vppの大き
さに従属する。結合比は、印加された電圧Vppのどの部
分が浮遊ゲート105とドレイン102間のトンネル酸化物10
2に現われかを決定する。第１図示のEEPROMについて
は、浮遊ゲート105とドレイン102間の電圧Vfが、プログ
ラムの際にはプログラム電圧Vppの分数として次式によ
り表わされる。
速度と浮遊ゲート105を放電させる（セルを消去する）
速度とは電界横断トンネル酸化物106の大きさによって
決定される。これは、セルの結合比に加えて、制御ゲー
ト108とドレイン102との間に印加される電圧Vppの大き
さに従属する。結合比は、印加された電圧Vppのどの部
分が浮遊ゲート105とドレイン102間のトンネル酸化物10
2に現われかを決定する。第１図示のEEPROMについて
は、浮遊ゲート105とドレイン102間の電圧Vfが、プログ
ラムの際にはプログラム電圧Vppの分数として次式によ
り表わされる。
Vf＝Vpp（Cpp）／（Cpp＋Ct＋Cch） または、Vf＝Vfpp×PCR ここで、PCRはプログラム結合比である。
消去の際には、制御ゲート108及び基板99が接地さ
れ、消去の際の浮遊ゲート105とドレイン102間の電圧Vf
が以下の式で表される。
れ、消去の際の浮遊ゲート105とドレイン102間の電圧Vf
が以下の式で表される。
Vf＝Vpp（Cpp＋Ch）／（Cpp＋Cch＋Ct） または、Vf＝Vpp×ECR ここで、ECRは消去結合比である。
EEPROMセルは、高プログラム速度及び高消去速度を有
することが好ましいので、プログラム結合比と消去結合
比とができる限り一致する程近い値をとるようにセルを
構成することが好ましい。このためには、キャパシタン
スCtの値をできる限り小さくし、キャパシタンスCppの
値をできる限り大きくし、かつキャパシタンスCchの値
をプログラムの際に小さくかつ消去の際に大きくすべき
である。キャパシタンスは次の式を用いて計算される。
することが好ましいので、プログラム結合比と消去結合
比とができる限り一致する程近い値をとるようにセルを
構成することが好ましい。このためには、キャパシタン
スCtの値をできる限り小さくし、キャパシタンスCppの
値をできる限り大きくし、かつキャパシタンスCchの値
をプログラムの際に小さくかつ消去の際に大きくすべき
である。キャパシタンスは次の式を用いて計算される。
Ｃ＝AKε0/t ここで、Ｃはキャパシタンス、ε０は真空の誘電率
（8.85×10-2クーロン2/ニュートン２−m2）、Ｋは誘電
定数（二酸化珪素（SiO2について3.9）、Ａはプレート
面積、及びｔは誘電厚さである。
（8.85×10-2クーロン2/ニュートン２−m2）、Ｋは誘電
定数（二酸化珪素（SiO2について3.9）、Ａはプレート
面積、及びｔは誘電厚さである。
Ctの低減を制限する要素は、現在の技術ではプレート
面積を最小限１ミクロン２までしか小さくできないこ
と、及び浮遊ゲート105とドレイン102との間で効率的な
トンネル現象が生じるようにトンネル酸化物106の厚さ
を充分に小さくしなければならないことである。キャパ
シタンスCppは、誘電厚さを減少させまたは増加させて
セルの効率を高めることにより、無制限に増加させるこ
とができるが、広い面積に亘って一様に薄い誘電厚さを
得ることは困難であり、かつセルの大きさを小さく維持
することは難しい。従来技術に於て、Cchはプログラム
動作と消去動作との間で変更不可能である。従って、セ
ルの小型化対プログラム及び消去効率の向上という兼ね
合いがあった。更に、プログラム及び消去電圧Vppを増
加させることは、EEPROMセルのプログラム速度及び消去
速度が増加することになる。しかしながら、プログラム
及び消去電圧Vppを最小にして、過渡に負担となるよう
なVppの発生を防止することに加えて、好ましくない電
圧破壊による回路の故障を防止することが非常に望まし
い。
面積を最小限１ミクロン２までしか小さくできないこ
と、及び浮遊ゲート105とドレイン102との間で効率的な
トンネル現象が生じるようにトンネル酸化物106の厚さ
を充分に小さくしなければならないことである。キャパ
シタンスCppは、誘電厚さを減少させまたは増加させて
セルの効率を高めることにより、無制限に増加させるこ
とができるが、広い面積に亘って一様に薄い誘電厚さを
得ることは困難であり、かつセルの大きさを小さく維持
することは難しい。従来技術に於て、Cchはプログラム
動作と消去動作との間で変更不可能である。従って、セ
ルの小型化対プログラム及び消去効率の向上という兼ね
合いがあった。更に、プログラム及び消去電圧Vppを増
加させることは、EEPROMセルのプログラム速度及び消去
速度が増加することになる。しかしながら、プログラム
及び消去電圧Vppを最小にして、過渡に負担となるよう
なVppの発生を防止することに加えて、好ましくない電
圧破壊による回路の故障を防止することが非常に望まし
い。
また、従来のEEPROMの製造には、２個の別個のゲート
即ち浮遊ゲートと制御ゲートとを形成するための比較的
複雑なかつ時間のかかる工程が含まれる。制御ゲートを
排除するという考え方によれば、接触電極面積を排除す
ることによりセルの大きさが小さくなり、かつ製造の複
雑さ及びコストの問題が緩和される。1985年４月発行の
IEEE ジャーナル・オブ・ソリッド−ステート・サーキ
ッツ（Journal of Solid−State Circuits）ＶOL.SC/2
0、No.2に記載のアール・クッペンス（R.Cuppens）他に
よる論文『アン・EEPROM・フォー・マイクロプロセッサ
・アンド・カスタム・ロジック』（An EEPROM for Micr
oprocessors and Custom Logic）、または1986年10月発
行のIEEE ジャーナル・オブ・ソリッド−ステート・サ
ーキッツ（Journal of Solid−State Circuits）Vol.SC
−21、No.5に記載のジェイ・ミヤモト（J.Miyamoto）の
他による論文『アン・エクスペリメンタル・５−Ｖ−オ
ンリ・256−Ｋビット・CMOS・EEPROM・ウィズ・ア・ハ
イ・パフォーマンス・シングル−ポリシリコン・セル』
（An Experimental 5−Ｖ−Only 256−kbit CMOS EEPRO
M with a High Performance Single−Polysilicon Cel
l）に記載されているような従来のEEPROMは、浮遊ゲー
トとして機能する単一の多結晶シリコン（ポリSi）層を
使用し、かつ該ポリSi層と容量的に結合された制御ゲー
トとして機能するＮ＋拡散領域を使用している。しかし
ながら、この場合には、Ｎ拡散制御ゲート領域を形成す
るために余分の基板表面が必要である。
即ち浮遊ゲートと制御ゲートとを形成するための比較的
複雑なかつ時間のかかる工程が含まれる。制御ゲートを
排除するという考え方によれば、接触電極面積を排除す
ることによりセルの大きさが小さくなり、かつ製造の複
雑さ及びコストの問題が緩和される。1985年４月発行の
IEEE ジャーナル・オブ・ソリッド−ステート・サーキ
ッツ（Journal of Solid−State Circuits）ＶOL.SC/2
0、No.2に記載のアール・クッペンス（R.Cuppens）他に
よる論文『アン・EEPROM・フォー・マイクロプロセッサ
・アンド・カスタム・ロジック』（An EEPROM for Micr
oprocessors and Custom Logic）、または1986年10月発
行のIEEE ジャーナル・オブ・ソリッド−ステート・サ
ーキッツ（Journal of Solid−State Circuits）Vol.SC
−21、No.5に記載のジェイ・ミヤモト（J.Miyamoto）の
他による論文『アン・エクスペリメンタル・５−Ｖ−オ
ンリ・256−Ｋビット・CMOS・EEPROM・ウィズ・ア・ハ
イ・パフォーマンス・シングル−ポリシリコン・セル』
（An Experimental 5−Ｖ−Only 256−kbit CMOS EEPRO
M with a High Performance Single−Polysilicon Cel
l）に記載されているような従来のEEPROMは、浮遊ゲー
トとして機能する単一の多結晶シリコン（ポリSi）層を
使用し、かつ該ポリSi層と容量的に結合された制御ゲー
トとして機能するＮ＋拡散領域を使用している。しかし
ながら、この場合には、Ｎ拡散制御ゲート領域を形成す
るために余分の基板表面が必要である。
最後に従来のデバイスは、読取りを早く行い得るよう
に早く動作する第1b図に示されるトランジスタ200のよ
うなワード線トランジスタが必要である。これらのワー
ド線トランジスタは高プログラム・消去電圧を処理し得
るように十分大きくなければならないので、読取り速度
の増加のために大きさを自由に小さくすることができな
い。セルの反応時間を減少させる一手段は、センストラ
ンジスタチャネルの幅を増大することである。しかしな
がら、チャネルの幅を増大させることによって浮遊ゲー
トとの間のキャパシタンスが増加し、これにより結合比
が減少し、かつセル面積が増大する。
に早く動作する第1b図に示されるトランジスタ200のよ
うなワード線トランジスタが必要である。これらのワー
ド線トランジスタは高プログラム・消去電圧を処理し得
るように十分大きくなければならないので、読取り速度
の増加のために大きさを自由に小さくすることができな
い。セルの反応時間を減少させる一手段は、センストラ
ンジスタチャネルの幅を増大することである。しかしな
がら、チャネルの幅を増大させることによって浮遊ゲー
トとの間のキャパシタンスが増加し、これにより結合比
が減少し、かつセル面積が増大する。
〈発明が解決しようとする課題〉 従って、製造が簡単で比較的廉価であり、従来のEEPR
OMより低い電圧を用いてプログラム及び消去をすること
ができ、極めて早く読取ることができ、かつ使用するチ
ップ表面積が少ないEEPROMを提供することが望ましい。
OMより低い電圧を用いてプログラム及び消去をすること
ができ、極めて早く読取ることができ、かつ使用するチ
ップ表面積が少ないEEPROMを提供することが望ましい。
［発明の効果］ 別個の制御ゲートと浮遊ゲートとを形成する必要を排
除した本発明によるEEPROM構造は、単一の多結晶シリコ
ン（ポリSi）層を使用する。このEEPROMは３個の別個の
トランジスタ即ち書込みトランジスタと読取りトランジ
スタとセンストランジスタとを使用する。或る好適な実
施例では、書込みトランジスタは、ワード線に接続さ
れ、ゲート酸化物層によってＰ型チャネル領域から絶縁
された制御ゲートを有するNMOSトランジスタである。書
込みトランジスタのＮ＋ソース領域及びドレイン領域は
前記チャネルの両端に配置されている。正の高電圧が前
記ワード線に印加されると、書込みトランジスタがオン
状態となる。書込みトランジスタのソース領域は薄いト
ンネル酸化物層によってＮドープポリSi層から分離さ
れ、かつ該ポリSi層と容量的に結合している。このポリ
Si層は、比較的厚いフィールド酸化物層によって基板領
域から絶縁され、書込みトランジスタをセンストランジ
スタから分離している。
除した本発明によるEEPROM構造は、単一の多結晶シリコ
ン（ポリSi）層を使用する。このEEPROMは３個の別個の
トランジスタ即ち書込みトランジスタと読取りトランジ
スタとセンストランジスタとを使用する。或る好適な実
施例では、書込みトランジスタは、ワード線に接続さ
れ、ゲート酸化物層によってＰ型チャネル領域から絶縁
された制御ゲートを有するNMOSトランジスタである。書
込みトランジスタのＮ＋ソース領域及びドレイン領域は
前記チャネルの両端に配置されている。正の高電圧が前
記ワード線に印加されると、書込みトランジスタがオン
状態となる。書込みトランジスタのソース領域は薄いト
ンネル酸化物層によってＮドープポリSi層から分離さ
れ、かつ該ポリSi層と容量的に結合している。このポリ
Si層は、比較的厚いフィールド酸化物層によって基板領
域から絶縁され、書込みトランジスタをセンストランジ
スタから分離している。
前記ポリSi層はセンストランジスタのＮ＋ソース領域
の上方へ延長し、かつ薄いゲート酸化物絶縁層を介して
該センストランジスタのソース領域に容量的に結合して
いる。このポリSi層は更にセンストランジスタのＮ＋ソ
ース領域の領域とＮ＋ドレイン領域とを分離するチャネ
ル領域まで延長し、かつ薄いゲート酸化物絶縁層を介し
て該チャネル領域から分離されている。また、センスト
ランジスタのドレインは同様にNMOSトランジスタである
読取りトランジスタのソースとして機能する。読取りト
ランジスタのＮ＋ソースとＮ＋ドレインとは正の高電圧
が印加されると読取りトランジスタのチャネルの上方に
位置してゲート酸化物層を介して絶縁された制御ゲート
にワード線を介して導通するチャネル領域によって分離
されている。このような構造に於て、前記ポリSi層はセ
ンストランジスタのチャネルの上方に於て浮遊ゲートと
して機能する。
の上方へ延長し、かつ薄いゲート酸化物絶縁層を介して
該センストランジスタのソース領域に容量的に結合して
いる。このポリSi層は更にセンストランジスタのＮ＋ソ
ース領域の領域とＮ＋ドレイン領域とを分離するチャネ
ル領域まで延長し、かつ薄いゲート酸化物絶縁層を介し
て該チャネル領域から分離されている。また、センスト
ランジスタのドレインは同様にNMOSトランジスタである
読取りトランジスタのソースとして機能する。読取りト
ランジスタのＮ＋ソースとＮ＋ドレインとは正の高電圧
が印加されると読取りトランジスタのチャネルの上方に
位置してゲート酸化物層を介して絶縁された制御ゲート
にワード線を介して導通するチャネル領域によって分離
されている。このような構造に於て、前記ポリSi層はセ
ンストランジスタのチャネルの上方に於て浮遊ゲートと
して機能する。
ポリSi浮遊ゲートは、センストランジスタのソースと
書込みトランジスタのソースとに容量的に結合されてい
るので、別個の制御ゲートまたは制御ゲート電極が全く
必要でなく（センストランジスタのソース領域が制御ゲ
ートとして機能する）、かつその結果としてEEPROMに必
要な処理工程が少なく、かつチップ面積を小さくするこ
とができる。また、この構造によって消去の際により高
い結合比を得ることができ、より高い電圧をポリSi浮遊
ゲートに結合することによって消去時間を早くすること
ができる。また、読取りトランジスタが書込みトランジ
スタから分離しているので、読取りトランジスタをより
小さくすることができ、それによって読取り速度をより
早くすることができる。
書込みトランジスタのソースとに容量的に結合されてい
るので、別個の制御ゲートまたは制御ゲート電極が全く
必要でなく（センストランジスタのソース領域が制御ゲ
ートとして機能する）、かつその結果としてEEPROMに必
要な処理工程が少なく、かつチップ面積を小さくするこ
とができる。また、この構造によって消去の際により高
い結合比を得ることができ、より高い電圧をポリSi浮遊
ゲートに結合することによって消去時間を早くすること
ができる。また、読取りトランジスタが書込みトランジ
スタから分離しているので、読取りトランジスタをより
小さくすることができ、それによって読取り速度をより
早くすることができる。
〈実施例〉 第２図には、本発明に基づくEEPROMメモリセル10が示
されている。Ｐ−型基板５はその表面及びその下方に通
常の拡散技術を用いて形成された５個のＮ＋型領域を有
する。これらのＮ＋型領域は、EEPROMメモリ回路を形成
する３個のトランジスタのソース領域及びドレイン領域
に対応する。
されている。Ｐ−型基板５はその表面及びその下方に通
常の拡散技術を用いて形成された５個のＮ＋型領域を有
する。これらのＮ＋型領域は、EEPROMメモリ回路を形成
する３個のトランジスタのソース領域及びドレイン領域
に対応する。
書込みトランジスタ20は、ドレイン22とソース24とチ
ャネル領域25とゲート酸化物層27と制御ゲート28とを備
える。センストランジスタ32は、ドレイン30とソース34
とチャネル領域35とゲート酸化物層37とＮ型多結晶シリ
コン（ポリSi）浮遊ゲート38とを備える。読取りトラン
ジスタ40は、ドレイン41とセンストランジスタ30のドレ
インでもあるソース32とチャネル領域54とゲート酸化物
層47と制御ゲート48とを備える。ポリSi浮遊ゲート38
は、膜厚約300Åのゲート酸化物層37を介してセンスト
ランジスタ30のソース34に容量的に結合され、かつ膜厚
約90Åのトンネル酸化物層55を介して書込みトランジス
タ20のソース24に容量的に結合されている。また、ポリ
Si浮遊ゲート38は、十分な正の電荷を受けるとチャネル
35が反転してセンストランジスタ30のソース34とドレイ
ン32との間に電流が流れるように、センストランジスタ
30のチャネル35の上方まで延長している。フィールド酸
化物層57が浮遊ゲート38をその下方の基板５から絶縁し
て、センストランジスタ30と書込みトランジスタ20とを
分離している。
ャネル領域25とゲート酸化物層27と制御ゲート28とを備
える。センストランジスタ32は、ドレイン30とソース34
とチャネル領域35とゲート酸化物層37とＮ型多結晶シリ
コン（ポリSi）浮遊ゲート38とを備える。読取りトラン
ジスタ40は、ドレイン41とセンストランジスタ30のドレ
インでもあるソース32とチャネル領域54とゲート酸化物
層47と制御ゲート48とを備える。ポリSi浮遊ゲート38
は、膜厚約300Åのゲート酸化物層37を介してセンスト
ランジスタ30のソース34に容量的に結合され、かつ膜厚
約90Åのトンネル酸化物層55を介して書込みトランジス
タ20のソース24に容量的に結合されている。また、ポリ
Si浮遊ゲート38は、十分な正の電荷を受けるとチャネル
35が反転してセンストランジスタ30のソース34とドレイ
ン32との間に電流が流れるように、センストランジスタ
30のチャネル35の上方まで延長している。フィールド酸
化物層57が浮遊ゲート38をその下方の基板５から絶縁し
て、センストランジスタ30と書込みトランジスタ20とを
分離している。
メモリセル10の動作を第２図及び第３図を用いて説明
する。第３図に於て、ワード線WLはそれぞれ書込みトラ
ンジスタ20及び読取りトランジスタ40の制御ゲート28、
48に接続している。トンネル酸化物層55はキャパシタン
スCtで表わされ、センストランジスタ30のソース34とポ
リSi浮遊ゲート38との間のゲート酸化物層はキャパシタ
ンスCgによって表されている。ドレイン接点及びソース
接点はそれぞれＤそＳとによって表されている。
する。第３図に於て、ワード線WLはそれぞれ書込みトラ
ンジスタ20及び読取りトランジスタ40の制御ゲート28、
48に接続している。トンネル酸化物層55はキャパシタン
スCtで表わされ、センストランジスタ30のソース34とポ
リSi浮遊ゲート38との間のゲート酸化物層はキャパシタ
ンスCgによって表されている。ドレイン接点及びソース
接点はそれぞれＤそＳとによって表されている。
前記メモリ回路は書込み、消去及び読取りの３つの動
作を行う。第３図の回路に印加される各電圧が次の表３
に示されている。
作を行う。第３図の回路に印加される各電圧が次の表３
に示されている。
Ｎ型ポリSi浮遊ゲート38に書込みが行なわれる、即ち
プログラムが行われると、浮遊ゲート38には自由電子を
除去することにより正の電荷が与えられ、このために
は、まず高いプログラム電圧Vppをワード線WLに印加
し、書込みトランジスタ20及び読取りトランジスタ40を
オン状態にする。トランジスタ20をオン状態にすること
によって、書込みトランジスタ20のドレイン22に印加さ
れる書込み信号が書込みトランジスタ20のソース24に結
合される。同様に、トランジスタ40がオン状態になる
と、読取りトランジスタ40のドレインに印加される読取
り信号が読取りトランジスタ40のソース32に結合され
る。
プログラムが行われると、浮遊ゲート38には自由電子を
除去することにより正の電荷が与えられ、このために
は、まず高いプログラム電圧Vppをワード線WLに印加
し、書込みトランジスタ20及び読取りトランジスタ40を
オン状態にする。トランジスタ20をオン状態にすること
によって、書込みトランジスタ20のドレイン22に印加さ
れる書込み信号が書込みトランジスタ20のソース24に結
合される。同様に、トランジスタ40がオン状態になる
と、読取りトランジスタ40のドレインに印加される読取
り信号が読取りトランジスタ40のソース32に結合され
る。
次に、トランジスタ30をプログラムするために、高い
プログラム電圧Vppを書込みトランジスタ20のドレイン2
0に印加し、かつ読取りトランジスタ40のドレイン41及
び基板５と共に、センストランジスタ30のソース34を接
地する。書込みトランジスタ20のソース24が高電位であ
り、かつセンストランジスタ30のソース34が接地されて
いるので、ゲート酸化物層37とトンネル酸化物層55とを
介してソース24とソース領域34との間に発生する電界に
よって電圧がポリSi浮遊ゲート38に容量的に結合され
る。
プログラム電圧Vppを書込みトランジスタ20のドレイン2
0に印加し、かつ読取りトランジスタ40のドレイン41及
び基板５と共に、センストランジスタ30のソース34を接
地する。書込みトランジスタ20のソース24が高電位であ
り、かつセンストランジスタ30のソース34が接地されて
いるので、ゲート酸化物層37とトンネル酸化物層55とを
介してソース24とソース領域34との間に発生する電界に
よって電圧がポリSi浮遊ゲート38に容量的に結合され
る。
トンネル酸化物層55を横切るソース24と浮遊ゲート38
との間のキャパシタンスが非常に小さく（0.004pF程
度）、かつゲート酸化物層37を横切るソース34と浮遊ゲ
ート38との間のキャパシタンスが約10倍大きいので、ソ
ース24とソース34との間の電位差、即ちVppの大部分（9
0％程度）がトンネル酸化物層55を横切ってソース24と
浮遊ゲート38との間に現われる。この電圧は、浮遊ゲー
ト38からトンネル酸化物層55を介して書込みトランジス
タ20のソース24へ電子を通過させのに十分であり、それ
により浮遊ゲート38の正の有効電荷が与えられる。この
正の電荷は、浮遊ゲート38がセンストランジスタ38のチ
ャネル領域35の上方まで延長しているので、センストラ
ンジスタ30をオン状態にすることができる。これは、読
取り動作の際にセンストランジスタを介して電流が流れ
ることから、論理値１を表わす。
との間のキャパシタンスが非常に小さく（0.004pF程
度）、かつゲート酸化物層37を横切るソース34と浮遊ゲ
ート38との間のキャパシタンスが約10倍大きいので、ソ
ース24とソース34との間の電位差、即ちVppの大部分（9
0％程度）がトンネル酸化物層55を横切ってソース24と
浮遊ゲート38との間に現われる。この電圧は、浮遊ゲー
ト38からトンネル酸化物層55を介して書込みトランジス
タ20のソース24へ電子を通過させのに十分であり、それ
により浮遊ゲート38の正の有効電荷が与えられる。この
正の電荷は、浮遊ゲート38がセンストランジスタ38のチ
ャネル領域35の上方まで延長しているので、センストラ
ンジスタ30をオン状態にすることができる。これは、読
取り動作の際にセンストランジスタを介して電流が流れ
ることから、論理値１を表わす。
浮遊ゲート38を消去するためには、高プログラム電圧
Vppをセンストランジスタのソース34及び読取りトラン
ジスタ40のドレイン41と同様にワード線WLに印加し、書
込みトランジスタ20のドレイン22及び基板５を接地す
る。このバイアス構成に於ては、センストランジスタ30
のソース34に於ける高電圧が浮遊ゲート38に容量的に結
合され、高プログラム電圧Vppの略全部が浮遊ゲート38
と接地されたソース24との間のトンネル酸化物層55に現
われる。これによって、電子がソース24からトンネル酸
化物層55を通過し、浮遊ゲート38に負の有効電荷が与え
られる。このように、センストランジスタ30のチャネル
35が反転せず、かつセンストランジスタ30が隔離され
る。
Vppをセンストランジスタのソース34及び読取りトラン
ジスタ40のドレイン41と同様にワード線WLに印加し、書
込みトランジスタ20のドレイン22及び基板５を接地す
る。このバイアス構成に於ては、センストランジスタ30
のソース34に於ける高電圧が浮遊ゲート38に容量的に結
合され、高プログラム電圧Vppの略全部が浮遊ゲート38
と接地されたソース24との間のトンネル酸化物層55に現
われる。これによって、電子がソース24からトンネル酸
化物層55を通過し、浮遊ゲート38に負の有効電荷が与え
られる。このように、センストランジスタ30のチャネル
35が反転せず、かつセンストランジスタ30が隔離され
る。
センストランジスタ30の状態を読取る際に、プログラ
ム電圧Vppより低い動作電圧Vccがワード線WLに印加さ
れ、かつ通常Vcc/2である電圧Vsenseが読取りトランジ
スタ40のドレイン41に印加される。書込みトランジスタ
20のドレイン22は、センストランジスタ30のソース34及
び基板５と同様に接地される。センストランジスタ30が
オン状態であると、ドレイン41とソース34との間に電流
が流れ、論理値１を表わす。センストランジスタ30がオ
フ状態の場合には電流が流れず、論理値０を表す。
ム電圧Vppより低い動作電圧Vccがワード線WLに印加さ
れ、かつ通常Vcc/2である電圧Vsenseが読取りトランジ
スタ40のドレイン41に印加される。書込みトランジスタ
20のドレイン22は、センストランジスタ30のソース34及
び基板５と同様に接地される。センストランジスタ30が
オン状態であると、ドレイン41とソース34との間に電流
が流れ、論理値１を表わす。センストランジスタ30がオ
フ状態の場合には電流が流れず、論理値０を表す。
センストランジスタ30及び読取りトランジスタ40はそ
れらのソース領域とドレイン領域との間の高電圧Vppに
従属しないので、それらのチャネル長さを短くして読取
り速度を早くすることができる。
れらのソース領域とドレイン領域との間の高電圧Vppに
従属しないので、それらのチャネル長さを短くして読取
り速度を早くすることができる。
消去動作に於ては、センストランジスタ30のソース34
とドレイン32とを高電位にし、かつ基板５を接地する。
これによりチャネル領域35を深い空乏状態に駆動され、
それによって浮遊ゲート38とチャネル35との間に生じる
好ましくない寄生キャパシタンスが減少して消去動作の
際により高い結合比が得られ、消去時間を早くすること
ができる。書込み動作の際には、ソース34及びチャネル
領域35の双方が接地されているので、好ましくない寄生
キャパシタンスが全く生じない。
とドレイン32とを高電位にし、かつ基板５を接地する。
これによりチャネル領域35を深い空乏状態に駆動され、
それによって浮遊ゲート38とチャネル35との間に生じる
好ましくない寄生キャパシタンスが減少して消去動作の
際により高い結合比が得られ、消去時間を早くすること
ができる。書込み動作の際には、ソース34及びチャネル
領域35の双方が接地されているので、好ましくない寄生
キャパシタンスが全く生じない。
第１図に示されるような浮遊ゲートの上方に別個の制
御ゲートを使用し、かつ表２に示される電圧を適用する
従来のセルは、消去の際に浮遊ゲートと基板との間に好
ましくない高いキャパシタンスが生じる。これは、浮遊
ゲートを消去する際にソースが浮遊する、即ち接地電位
となり、消去の際にトランジスタを電流が流れることが
防止され、その結果チャネルが深い空乏状態に駆動され
ないからである。この浮遊ゲートと基板との間のより高
いキャパシタンスをオフセットするためには、制御ゲー
トの面積を増大させることにより制御ゲートと浮遊ゲー
トとの間に高いキャパシタンスが生成されねばならな
い。このため、EEPROM自体の大きさが不必要に増大す
る。
御ゲートを使用し、かつ表２に示される電圧を適用する
従来のセルは、消去の際に浮遊ゲートと基板との間に好
ましくない高いキャパシタンスが生じる。これは、浮遊
ゲートを消去する際にソースが浮遊する、即ち接地電位
となり、消去の際にトランジスタを電流が流れることが
防止され、その結果チャネルが深い空乏状態に駆動され
ないからである。この浮遊ゲートと基板との間のより高
いキャパシタンスをオフセットするためには、制御ゲー
トの面積を増大させることにより制御ゲートと浮遊ゲー
トとの間に高いキャパシタンスが生成されねばならな
い。このため、EEPROM自体の大きさが不必要に増大す
る。
表１に示される電圧が適用される第１図に示されるよ
うな従来のセルは、上述したように書込み動作の際に浮
遊ゲートと基板との間に同様の好ましくないキャパシタ
ンスが生成される。
うな従来のセルは、上述したように書込み動作の際に浮
遊ゲートと基板との間に同様の好ましくないキャパシタ
ンスが生成される。
本発明によるメモリセルは、より大きな電圧を浮遊ゲ
ート38に結合するので、トンネル酸化物層55の下方のト
ンネル酸化物領域を従来のトンネル酸化物層領域より小
さくすることができ、それにより薄いトンネル酸化物層
を形成する際に於ける欠陥の発生をより少なくすること
ができる。或る好適実施例では、トンネル酸化物層の面
積が約１ミクロン２である。従来のトンネル酸化物の面
積は一般10〜15ミクロン２であった。従って、本発明に
よれば、チップ面積が従来技術のデバイスより小さく
（約200ミクロン２）、読取り時間が短く、欠陥の発生
が少なく、かつ別個の制御ゲート必要とする従来のデバ
イスより処理工程が少ないEEPROMを形成することができ
る。
ート38に結合するので、トンネル酸化物層55の下方のト
ンネル酸化物領域を従来のトンネル酸化物層領域より小
さくすることができ、それにより薄いトンネル酸化物層
を形成する際に於ける欠陥の発生をより少なくすること
ができる。或る好適実施例では、トンネル酸化物層の面
積が約１ミクロン２である。従来のトンネル酸化物の面
積は一般10〜15ミクロン２であった。従って、本発明に
よれば、チップ面積が従来技術のデバイスより小さく
（約200ミクロン２）、読取り時間が短く、欠陥の発生
が少なく、かつ別個の制御ゲート必要とする従来のデバ
イスより処理工程が少ないEEPROMを形成することができ
る。
第４図に示される本発明に示される別の実施例に於て
は、第２図のEEPROMに電圧を浮遊ゲート38に容量的に結
合する別個のポリSi制御ゲート36が用いられている。絶
縁層即ち結合層50が制御ゲート36と浮遊ゲート38とを互
いに絶縁し、かつその膜厚を制御ゲート36と浮遊ゲート
38との間に所望のキャパシタンスが得られるように調整
することができる。このような構成に於て、制御ゲート
36には表３のソースと同じ電圧が印加される。制御ゲー
ト36から容量結合が追加されることによって書込み及び
消去動作の際に於ける結合比が増加する。消去の際にチ
ャネル35が深い空乏状態にあるので、更に結合比が増加
する。この実施例に於ては、結合層50の膜厚は、第２図
に関して上述した実施例と同一の寸法が残っているので
300Åである。
は、第２図のEEPROMに電圧を浮遊ゲート38に容量的に結
合する別個のポリSi制御ゲート36が用いられている。絶
縁層即ち結合層50が制御ゲート36と浮遊ゲート38とを互
いに絶縁し、かつその膜厚を制御ゲート36と浮遊ゲート
38との間に所望のキャパシタンスが得られるように調整
することができる。このような構成に於て、制御ゲート
36には表３のソースと同じ電圧が印加される。制御ゲー
ト36から容量結合が追加されることによって書込み及び
消去動作の際に於ける結合比が増加する。消去の際にチ
ャネル35が深い空乏状態にあるので、更に結合比が増加
する。この実施例に於ては、結合層50の膜厚は、第２図
に関して上述した実施例と同一の寸法が残っているので
300Åである。
２個の別個のポリSi層が使用される第４図の実施例と
略同一の別の実施例に於ては、領域34が浮遊ゲート38と
容量結合されておらず、それに印加される電圧が読取り
動作中を除いて無関係である。しかしながら、表３に示
される電圧と同じ読取り電圧、書込み電圧及び消去電圧
がその他の部分に適用される。制御ゲートには表３のソ
ースと同じ電圧が印加される。ソース34と浮遊ゲート38
との間の容量結合を無視できる程度にするために、第４
図に示されるフィールド酸化物層57のような厚い絶縁層
がソース34の上方に延長してソース34を浮遊ゲート38か
ら分離している。この実施例に於ては、第２図及び第４
図の実施例と同様に、チャネル領域35が消去の際に深い
空乏状態にあり、それにより結合比が増加し、かつ浮遊
ゲート38の電荷がより効率良く消去される。
略同一の別の実施例に於ては、領域34が浮遊ゲート38と
容量結合されておらず、それに印加される電圧が読取り
動作中を除いて無関係である。しかしながら、表３に示
される電圧と同じ読取り電圧、書込み電圧及び消去電圧
がその他の部分に適用される。制御ゲートには表３のソ
ースと同じ電圧が印加される。ソース34と浮遊ゲート38
との間の容量結合を無視できる程度にするために、第４
図に示されるフィールド酸化物層57のような厚い絶縁層
がソース34の上方に延長してソース34を浮遊ゲート38か
ら分離している。この実施例に於ては、第２図及び第４
図の実施例と同様に、チャネル領域35が消去の際に深い
空乏状態にあり、それにより結合比が増加し、かつ浮遊
ゲート38の電荷がより効率良く消去される。
第５図に示される別の実施例に於ては、第４図の制御
ゲート36と類似の制御ゲートとして機能するＮ＋拡散領
域39が別個に設けられており、電圧を浮遊ゲート38に容
量結合している。絶縁層即ち結合層37が制御ゲート39を
浮遊ゲート38から絶縁している。このような構成に於て
は、制御ゲート39に表３のソースと同じ電圧が印加され
る。上述した全ての実施例に於ては、消去の際にチャネ
ル35が深い空乏状態にあるので、チャネル35と浮遊ゲー
ト38との間に発生する寄生キャパシタンスを無視するこ
とができる。
ゲート36と類似の制御ゲートとして機能するＮ＋拡散領
域39が別個に設けられており、電圧を浮遊ゲート38に容
量結合している。絶縁層即ち結合層37が制御ゲート39を
浮遊ゲート38から絶縁している。このような構成に於て
は、制御ゲート39に表３のソースと同じ電圧が印加され
る。上述した全ての実施例に於ては、消去の際にチャネ
ル35が深い空乏状態にあるので、チャネル35と浮遊ゲー
ト38との間に発生する寄生キャパシタンスを無視するこ
とができる。
第２図に示される実施例のEEPROMについて行なわれた
テストによれば、EEPROMのプログラム及び消去が約300
μｓのパルス幅で14ボルトのプログラム及び消去電圧
（Vpp）を用いて十分に行なうことができた。これらの
結果が第６図及び第７図に示されている。第６図は、様
々なVpp電圧を様々なパルス幅でEEPROMに印加した場合
のセンストランジスタ30の閾値電圧を示している。閾値
電圧が正の電圧である場合には、センストランジスタ30
がオフ状態であって、書込み動作の際に論理値０を表わ
す。第６図から解るように、EEPROMが消去モードにバイ
アスされている場合には、300μｓのパルス幅で14ボル
トのVppにセンストランジスタ30の閾値電圧が約２ボル
トに上昇する。
テストによれば、EEPROMのプログラム及び消去が約300
μｓのパルス幅で14ボルトのプログラム及び消去電圧
（Vpp）を用いて十分に行なうことができた。これらの
結果が第６図及び第７図に示されている。第６図は、様
々なVpp電圧を様々なパルス幅でEEPROMに印加した場合
のセンストランジスタ30の閾値電圧を示している。閾値
電圧が正の電圧である場合には、センストランジスタ30
がオフ状態であって、書込み動作の際に論理値０を表わ
す。第６図から解るように、EEPROMが消去モードにバイ
アスされている場合には、300μｓのパルス幅で14ボル
トのVppにセンストランジスタ30の閾値電圧が約２ボル
トに上昇する。
第７図は、２ボルトの読取り電圧（Vsense）及び５ボ
ルトのワード線電圧（Vcc）を与えた場合のセンストラ
ンジスタ30を流れる電流を示している。第７図からわか
るように、EEPROMがプログラムモードまたは書込みモー
ドにバイアスされている場合にパルス幅300μｓで14ボ
ルトのVppによって約250μＡの電流がセンストランジス
タ30を流れ、センストランジスタ30がオン状態であり、
従って論理値１を表わす。
ルトのワード線電圧（Vcc）を与えた場合のセンストラ
ンジスタ30を流れる電流を示している。第７図からわか
るように、EEPROMがプログラムモードまたは書込みモー
ドにバイアスされている場合にパルス幅300μｓで14ボ
ルトのVppによって約250μＡの電流がセンストランジス
タ30を流れ、センストランジスタ30がオン状態であり、
従って論理値１を表わす。
上述の実施例及びその変形例は、周知技術を用いて製
造され、かつ、その製造方法は当業者にとって明らかで
ある。
造され、かつ、その製造方法は当業者にとって明らかで
ある。
本発明は、云うまでもなく上述した各実施例に限定さ
れるものではない。上述のように本発明を特定の実施例
を用いて説明したが、本発明の技術的範囲内に於て上述
の実施例に様々な変形・変更を加えて実施し得ることは
明らかである。
れるものではない。上述のように本発明を特定の実施例
を用いて説明したが、本発明の技術的範囲内に於て上述
の実施例に様々な変形・変更を加えて実施し得ることは
明らかである。
第1a図は、従来のEEPROMメモリセルの断面図である。 第1b図は、ワード線結合トランジスタを有するEEPROMメ
モリ回路内の第1a図示のEEPROMセルを概略的に示す回路
図である。 第２図は、本発明の実施例である単一のポリSi層を用い
たEEPROMの断面図である。 第３図は、第２図のEEPROMを３個の別個のトランジスタ
として概略的に示す回路図である。 第４図は、２個のポリSi層を用いた本発明の別の実施例
であるEEPROMを示す断面図である。 第５図は、別個の制御領域を有する単一のポリSi層を用
いた本発明の更に別の実施例のEEPROMを示す断面図であ
る。 第６図は、様々な消去及びパルス幅に対する第２図のセ
ンストランジスタの閾値電圧を示す線図である。 第７図は、所定のプログラム電圧及びパルス幅に対する
第２図のセンストランジスタを流れる電流を示す線図で
ある。 ５……基板 10……EEPROMメモリセル 20……書込みトランジスタ 22……ドレイン、24……ソース 25……チャネル領域、27……ゲート酸化物層 28……制御ゲート、30……センストランジスタ 32……ドレイン、34……ソース 35……チャネル領域、36……制御ゲート 37……ゲート酸化物層、38……浮遊ゲート 39……Ｎ＋拡散領域、制御ゲート 40……読取りトランジスタ 41……ドレイン、45……チャネル 47……ゲート酸化物層、48……制御ゲート 50……絶縁層、55……トンネル酸化物層 57……フィールド酸化物層、99……シリコン基板 100……トランジスタ、101……ソース 102……ドレイン、103……チャネル領域 104……ゲート絶縁層、105……浮遊ゲート 106……トンネル酸化物領域 107……絶縁層、108……制御ゲート 200……ワード結合トランジスタ 205……ワード線、210……ビット線
モリ回路内の第1a図示のEEPROMセルを概略的に示す回路
図である。 第２図は、本発明の実施例である単一のポリSi層を用い
たEEPROMの断面図である。 第３図は、第２図のEEPROMを３個の別個のトランジスタ
として概略的に示す回路図である。 第４図は、２個のポリSi層を用いた本発明の別の実施例
であるEEPROMを示す断面図である。 第５図は、別個の制御領域を有する単一のポリSi層を用
いた本発明の更に別の実施例のEEPROMを示す断面図であ
る。 第６図は、様々な消去及びパルス幅に対する第２図のセ
ンストランジスタの閾値電圧を示す線図である。 第７図は、所定のプログラム電圧及びパルス幅に対する
第２図のセンストランジスタを流れる電流を示す線図で
ある。 ５……基板 10……EEPROMメモリセル 20……書込みトランジスタ 22……ドレイン、24……ソース 25……チャネル領域、27……ゲート酸化物層 28……制御ゲート、30……センストランジスタ 32……ドレイン、34……ソース 35……チャネル領域、36……制御ゲート 37……ゲート酸化物層、38……浮遊ゲート 39……Ｎ＋拡散領域、制御ゲート 40……読取りトランジスタ 41……ドレイン、45……チャネル 47……ゲート酸化物層、48……制御ゲート 50……絶縁層、55……トンネル酸化物層 57……フィールド酸化物層、99……シリコン基板 100……トランジスタ、101……ソース 102……ドレイン、103……チャネル領域 104……ゲート絶縁層、105……浮遊ゲート 106……トンネル酸化物領域 107……絶縁層、108……制御ゲート 200……ワード結合トランジスタ 205……ワード線、210……ビット線
Claims (8)
- 【請求項１】電気的消去可能プログラマブルリードオン
リメモリであって、 上面を有する第１導電型の半導体基板と、 センストランジスタのソース及び前記電気的消去可能プ
ログラマブルリードオンリメモリのコントロールゲート
として機能する前記基板の表面及びその下方に形成され
る前記基板と相異なる第２導電型のソース／コントロー
ル領域と、 前記基板の前記表面及びその下方に形成される前記基板
と相異なる第２導電型のドレイン領域と、 前記基板の前記表面及びその下方に形成される前記基板
と相異なる第２導電型の第３領域と、 前記ソース／コントロール領域と前記ドレイン領域との
間のチャネル領域と、 前記チャネル領域の上に形成されるゲート酸化物層と、 前記第３領域の上に形成されるトンネル酸化物層と、 前記チャネル領域の上に形成され、前記ゲート酸化物層
を介して前記ソース／コントロール領域と容量的に結合
され、かつ前記トンネル酸化物層を介して前記第３領域
と容量的に結合されたフローティングゲートとを備え、 前記トンネル酸化物層が、前記フローティングゲートと
前記第３領域との間に十分な電位が与えられると電子を
通過させるような厚さを有することを特徴とする電気的
消去可能プログラマブルリードオンリメモリ。 - 【請求項２】上面を有する第１導電型の半導体基板と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第１ソース領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第１ドレイン領域と、 前記第１ソース領域と、前記第１ドレイン領域との間の
第１チャネル領域と、 前記第１チャネル領域から絶縁してその上に形成され、
前記第１ソース領域、前記第１ドレイン領域及び前記第
１チャネル領域と併せて書込みトランジスタを形成する
第１コントロールゲートと、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第２ソース領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第２ドレイン領域と、 前記第２ソース領域と前記第２ドレイン領域との間の第
２チャネル領域と、 前記第２チャネル領域及び前記第２ソース領域の上に形
成されるゲート酸化物層と、 前記書込みトランジスタの前記第１ソース領域の上に形
成されるトンネル酸化物層と、 前記第２チャネル領域、前記第２ソース領域及び前記第
１ソース領域から絶縁してそれらの上に形成され、前記
ゲート酸化物層を介して前記第２ソース領域と容量的に
結合され、かつ前記書込みトランジスタの前記第１ソー
ス領域との間に十分な電位が与えられると電子を通過さ
せるような厚さを有する前記トンネル酸化物層を介して
前記書込みトランジスタの前記第１ソース領域と容量的
に結合されると共に、前記第２ソース領域、前記第２ド
レイン領域、前記第２チャネル領域及び前記ゲート酸化
物層と併せてセンストランジスタを形成するフローティ
ングゲートと、 前記センストランジスタの前記第２ドレイン領域として
機能する前記基板の表面及びその下方に形成される前記
基板と相異なる第２導電型の第３ソース領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第３ドレイン領域と、 前記第３ソース領域と前記第３ドレイン領域との間の第
３チャネル領域と、 前記第３チャネル領域から絶縁してその上に形成され、
前記第３ソース領域、前記第３ドレイン領域、前記第３
チャネル領域と併せて読取りトランジスタを形成する第
３コントロールゲートとを有することを特徴とする電気
的消去可能プログラマブルリードオンリメモリ。 - 【請求項３】上面を有する第１導電型の半導体基板と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第１ソース領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第１ドレイン領域と、 前記第１ソース領域と、前記第１ドレイン領域との間の
第１チャネル領域と、 前記第１チャネル領域から絶縁してその上に位置し、前
記第１ソース領域、前記第１ドレイン領域及び前記第１
チャネル領域と併せて書込みトランジスタを形成する第
１コントロールゲートと、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第２ソース領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第２ドレイン領域と、 前記第２ソース領域と前記第２ドレイン領域との間の第
２チャネル領域と、 前記第２チャネル領域の上に形成されるゲート酸化物層
と、 前記書込みトランジスタの前記第１ソース領域の上に形
成されるトンネル酸化物層と、 前記第２チャネル領域及び前記第１ソース領域から絶縁
してそれらの上に形成され、前記書込みトランジスタの
前記第１ソース領域との間に十分な電位差が与えられる
と電子を通過させるような厚さを有する前記トンネル酸
化物層を介して前記書込みトランジスタの前記第１ソー
ス領域に容量的に結合されたフローティングゲートと、 前記フローティングゲートの上に形成された絶縁結合層
と、 前記結合層の上に形成され、前記結合層を介して前記フ
ローティングゲートと容量的に結合され、かつ前記第２
ソース領域、前記第２ドレイン領域、前記第２チャネル
領域、前記ゲート酸化物層、前記フローティングゲート
及び前記結合層と併せて、センストランジスタを形成す
る第２コントロールゲートと、 前記センストランジスタの前記第２ドレイン領域として
機能する前記基板の表面及びその下方に形成される前記
基板と相異なる第２導電型の第３ソース領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第３ドレイン領域と、 前記第３ソース領域と前記第３ドレイン領域との間の第
３チャネル領域と、 前記第３チャネル領域から絶縁してその上に形成され、
前記第３ソース領域、前記第３ドレイン領域、前記第３
チャネル領域と併せて読取りトランジスタを形成する第
３コントロールゲートとを有することを特徴とする電気
的消去可能プログラマブルリードオンリメモリ。 - 【請求項４】前記センストランジスタの前記フローティ
ングゲートが更に前記センストランジスタの前記第２ソ
ース領域から絶縁してその上に形成され、かつ前記ゲー
ト酸化物層を介して前記第２ソース領域と容量的に結合
されていることを特徴とする特許請求の範囲第３項に記
載の電気的消去可能プログラマブルリードオンリメモ
リ。 - 【請求項５】上面を有する第１導電型の半導体基板と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第１ソース領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第１ドレイン領域と、 前記第１ソース領域と、前記第１ドレイン領域との間の
第１チャネル領域と、 前記第１チャネル領域から絶縁してその上に形成され、
前記第１ソース領域、前記第１ドレイン領域及び前記第
１チャネル領域と併せて書込みトランジスタを形成する
第１コントロールゲートと、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第１コントロールゲート領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第２ソース領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第２ドレイン領域と、 前記第２ソース領域と前記第２ドレイン領域との間の第
２チャネル領域と、 前記第２チャネル領域及び前記第１コントロールゲート
領域の上に形成されるゲート酸化物層と、 前記書込みトランジスタの前記第１ソース領域の上に形
成されるトンネル酸化物層と、 前記第２チャネル領域、前記第１コントロールゲート領
域及び前記第１ソース領域から絶縁してそれらの上に形
成され、前記ゲート酸化物層を介して前記コントロール
ゲート領域と容量的に結合され、かつ前記書込みトラン
ジスタの前記第１ソース領域との間に十分な電位が与え
られると電子を通過させるような厚さの前記トンネル酸
化物層を介して前記書込みトランジスタの前記第１ソー
ス領域に容量的に結合されると共に、前記第２ソース領
域、前記第２ドレイン領域、前記第２チャネル領域及び
前記ゲート酸化物層と併せてセンストランジスタを形成
するフローティングゲートと、 前記センストランジスタの前記第２ドレイン領域として
機能する前記基板の表面及びその下方に形成される前記
基板と相異なる第２導電型の第３ソース領域と、 前記基板の表面及びその下方に形成される前記基板と相
異なる第２導電型の第３ドレイン領域と、 前記第３ソース領域と前記第３ドレイン領域との間の第
３チャネル領域と、 前記第３チャネル領域から絶縁してその上に形成され、
前記第３ソース領域、前記第３ドレイン領域、前記第３
チャネル領域と併せて読取りトランジスタを形成する第
３コントロールゲートとを有することを特徴とする電気
的消去可能プログラマブルリードオンリメモリ。 - 【請求項６】前記ゲート酸化物層が更に前記第２ソース
領域の上に形成され、かつ前記第２ソース領域が前記フ
ローティングゲートに容量的に結合されていることを特
徴とする特許請求の範囲第５項に記載の電気的消去可能
プログラマブルリードオンリメモリ。 - 【請求項７】前記第１導電型がＰ型であり、それにより
前記フローティングゲートに電子を引出す際に、前記第
２チャネル領域と前記第２ソース領域との間、及び前記
第２チャネル領域と第２ドレイン領域との間に、逆方向
バイアス電圧が印加され、前記チャネル領域に深い空乏
領域が形成されることを特徴とする特許請求の範囲第２
項乃至第６項のいずれかに記載の電気的消去可能プログ
ラマブルリードオンリメモリ。 - 【請求項８】前記第１導電型がＰ型であり、それにより
前記フローティングゲートに電子を引出す際に、前記チ
ャネル領域と前記ソース／コントロール領域との間及び
前記チャネル領域と前記ドレイン領域との間に、逆方向
バイアス電圧が印加され、前記チャネル領域に深い空乏
領域が形成されることを特徴とする特許請求の範囲第１
項に記載の電気的消去可能プログラマブルリードオンリ
メモリ。
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|---|---|---|---|
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|---|---|
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