JP2001168296A - 不揮発性記憶装置およびその駆動方法 - Google Patents
不揮発性記憶装置およびその駆動方法Info
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Abstract
(57)【要約】
【課題】 メモリセルのデータの読み出しまたは消去・
書き込みにおけるデータの破壊およびディスターブを皆
無とし、かつ少ない素子からなるメモリセルでマトリク
スアレイを構成した不揮発性記憶装置を提供する。 【解決手段】 ソース領域５、ドレイン領域６およびゲ
ート電極４を有するＭＯＳトランジスタが形成された基
板と、このＭＯＳトランジスタのソース領域５上に絶縁
膜３を介して直接形成された強誘電体膜２と、この強誘
電体膜２に形成された電極１とから構成される。このＭ
ＯＳトランジスタのソース領域５に対しドレイン領域６
に正のバイアスを印加し、ソース領域５上の強誘電体膜
２の分極状態によって、ソース領域からチャネルへ流れ
る電子の流入量に差が現れることから、これによりメモ
リセルが保持している論理状態を判別することができ
る。
書き込みにおけるデータの破壊およびディスターブを皆
無とし、かつ少ない素子からなるメモリセルでマトリク
スアレイを構成した不揮発性記憶装置を提供する。 【解決手段】 ソース領域５、ドレイン領域６およびゲ
ート電極４を有するＭＯＳトランジスタが形成された基
板と、このＭＯＳトランジスタのソース領域５上に絶縁
膜３を介して直接形成された強誘電体膜２と、この強誘
電体膜２に形成された電極１とから構成される。このＭ
ＯＳトランジスタのソース領域５に対しドレイン領域６
に正のバイアスを印加し、ソース領域５上の強誘電体膜
２の分極状態によって、ソース領域からチャネルへ流れ
る電子の流入量に差が現れることから、これによりメモ
リセルが保持している論理状態を判別することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性記憶装置
および不揮発性記憶装置の駆動方法に関するものであ
る。
および不揮発性記憶装置の駆動方法に関するものであ
る。
【０００２】
【従来の技術】ゲートに強誘電体膜を具備した電界効果
型トランジスタ（以下、強誘電体ＦＥＴと称する。）と
して、図６に示されるように、１つのスイッチング用Ｍ
ＯＳ型電界効果トランジスタ上に、強誘電体膜とゲート
電極を形成することにより、１つの不揮発性記憶装置と
したものが提案されている。
型トランジスタ（以下、強誘電体ＦＥＴと称する。）と
して、図６に示されるように、１つのスイッチング用Ｍ
ＯＳ型電界効果トランジスタ上に、強誘電体膜とゲート
電極を形成することにより、１つの不揮発性記憶装置と
したものが提案されている。
【０００３】ここで、図６に示す強誘電体ＦＥＴは、ソ
ース領域５、ドレイン領域６が形成された基板８上に、
絶縁層３、強誘電体膜２およびゲート電極４が順次形成
されることにより構成される。
ース領域５、ドレイン領域６が形成された基板８上に、
絶縁層３、強誘電体膜２およびゲート電極４が順次形成
されることにより構成される。
【０００４】この構成において、強誘電体膜２は上向き
または下向きに分極でき、二つ分極の状態に対応させて
そのしきい値電圧を二つの異なる値のどちらかに設定で
きるものとすると、この状態は強誘電体膜２の分極が保
持される限り保持（記憶）される。このトランジスタの
ゲートにワード線Ｗ、ドレイン領域にビット線Ｂ、ソー
ス領域にソース領域線Ｓをそれぞれ接続すれば、図７に
示すように、マトリクスアレイの各交点の要素としての
メモリセルが構成される。
または下向きに分極でき、二つ分極の状態に対応させて
そのしきい値電圧を二つの異なる値のどちらかに設定で
きるものとすると、この状態は強誘電体膜２の分極が保
持される限り保持（記憶）される。このトランジスタの
ゲートにワード線Ｗ、ドレイン領域にビット線Ｂ、ソー
ス領域にソース領域線Ｓをそれぞれ接続すれば、図７に
示すように、マトリクスアレイの各交点の要素としての
メモリセルが構成される。
【０００５】上記のメモリセルで構成される従来の不揮
発性記憶装置のマトリクスアレイは、たとえば図８に示
すような構成となる。図８において、Ｍ１１、Ｍ１２、
Ｍ２１、およびＭ２２はマトリクスアレイの各交点のメ
モリセルＣ１１、Ｃ１２、Ｃ２１、およびＣ２２をそれ
ぞれ構成するトランジスタで、Ｗ１はＭ１１とＭ１２
の、Ｗ２はＭ２１とＭ２２のゲートに接続されるワード
線、Ｓ１はＭ１１とＭ１２の、Ｓ２はＭ２１とＭ２２の
ソース領域に接続されるソース領域線、Ｂ１はＭ１１と
Ｍ２１の、Ｂ２はＭ１２とＭ２２のドレイン領域に接続
されるビット線である。
発性記憶装置のマトリクスアレイは、たとえば図８に示
すような構成となる。図８において、Ｍ１１、Ｍ１２、
Ｍ２１、およびＭ２２はマトリクスアレイの各交点のメ
モリセルＣ１１、Ｃ１２、Ｃ２１、およびＣ２２をそれ
ぞれ構成するトランジスタで、Ｗ１はＭ１１とＭ１２
の、Ｗ２はＭ２１とＭ２２のゲートに接続されるワード
線、Ｓ１はＭ１１とＭ１２の、Ｓ２はＭ２１とＭ２２の
ソース領域に接続されるソース領域線、Ｂ１はＭ１１と
Ｍ２１の、Ｂ２はＭ１２とＭ２２のドレイン領域に接続
されるビット線である。
【０００６】メモリセルの論理状態は、選択したメモリ
セルのトランジスタがオンであるオフであるかによって
識別する。トランジスタがオンであるかオフであるか
は、トランジスタのゲート下のチャネルが導通している
かいないかによって決まり、トランジスタのゲートに電
圧を印加したときにトランジスタのチャネルが導通する
ゲート電圧（しきい値電圧）を、トランジスタのゲート
の強誘電体膜の分極の二つの状態に対応させて分離でき
る。たとえば、トランジスタのゲートにある電圧を印加
したときに、分極の一方の状態でトランジスタがオン
に、もう一方の状態でトランジスタがオフになるように
ゲートとチャネルを構成できる。そこで、たとえばオン
状態のトランジスタの論理は“１”でオフ状態のトラン
ジスタの論理は“０”と約束することにする。
セルのトランジスタがオンであるオフであるかによって
識別する。トランジスタがオンであるかオフであるか
は、トランジスタのゲート下のチャネルが導通している
かいないかによって決まり、トランジスタのゲートに電
圧を印加したときにトランジスタのチャネルが導通する
ゲート電圧（しきい値電圧）を、トランジスタのゲート
の強誘電体膜の分極の二つの状態に対応させて分離でき
る。たとえば、トランジスタのゲートにある電圧を印加
したときに、分極の一方の状態でトランジスタがオン
に、もう一方の状態でトランジスタがオフになるように
ゲートとチャネルを構成できる。そこで、たとえばオン
状態のトランジスタの論理は“１”でオフ状態のトラン
ジスタの論理は“０”と約束することにする。
【０００７】この条件で、たとえば図８中のメモリセル
Ｃ１１の保持している論理を知るには、まずビット線Ｂ
１を放電して低電圧にしておき、つづいてソース領域線
Ｓ１の電圧を読み出し電圧まで上げたのち、ワード線Ｗ
１を前述した二つのしきい値電圧の中間にもっていく。
もしＭ１１のゲートの強誘電体の状態が低しきい値電圧
の状態すなわち“１”であれば、Ｍ１１はオン状態であ
り、Ｓ１からＢ１に向かって電流が流れ、Ｂ１は充電さ
れてＢ１の電圧は上昇する。一方、もしＭ１１のゲート
の強誘電体の状態が高しきい値電圧の状態すなわち
“０”であれば、Ｍ１１はオフ状態であり、Ｂ１は充電
されずＢ１の電圧は低いままである。したがって、ビッ
ト線Ｂ１の電圧の高低によって所望のメモリセルが保持
している論理状態を判別できる。
Ｃ１１の保持している論理を知るには、まずビット線Ｂ
１を放電して低電圧にしておき、つづいてソース領域線
Ｓ１の電圧を読み出し電圧まで上げたのち、ワード線Ｗ
１を前述した二つのしきい値電圧の中間にもっていく。
もしＭ１１のゲートの強誘電体の状態が低しきい値電圧
の状態すなわち“１”であれば、Ｍ１１はオン状態であ
り、Ｓ１からＢ１に向かって電流が流れ、Ｂ１は充電さ
れてＢ１の電圧は上昇する。一方、もしＭ１１のゲート
の強誘電体の状態が高しきい値電圧の状態すなわち
“０”であれば、Ｍ１１はオフ状態であり、Ｂ１は充電
されずＢ１の電圧は低いままである。したがって、ビッ
ト線Ｂ１の電圧の高低によって所望のメモリセルが保持
している論理状態を判別できる。
【０００８】
【発明が解決しようとする課題】しかし、読み出し毎に
ワード線に電圧を印加すると、その値が前述した強誘電
体膜の分極の二つのしきい値電圧の中間であっても、
“０”状態にあるゲートの強誘電体膜に対しては、徐々
に“１”状態に近づく方向に電圧がかかることになる。
その結果、読み出し電圧を印加したワード線につながる
すべての“０”状態にあるゲートの強誘電体膜の状態
は、読み出し毎に“１”状態に近づき、次第に“０”と
“１”との判別が困難になっていく（ディスターブ）と
いう課題があった。
ワード線に電圧を印加すると、その値が前述した強誘電
体膜の分極の二つのしきい値電圧の中間であっても、
“０”状態にあるゲートの強誘電体膜に対しては、徐々
に“１”状態に近づく方向に電圧がかかることになる。
その結果、読み出し電圧を印加したワード線につながる
すべての“０”状態にあるゲートの強誘電体膜の状態
は、読み出し毎に“１”状態に近づき、次第に“０”と
“１”との判別が困難になっていく（ディスターブ）と
いう課題があった。
【０００９】この問題を回避するには、トランジスタを
強誘電体膜の分極の状態によって、エンハンスメント型
とディプリジョン型のどちらかにし、それぞれを２つの
論理値に対応させれば読み出し時のワード線への電圧印
加は不要になる。しかし、ディプリジョン型のトランジ
スタはゲート電圧がゼロでもノーマリ・オン、すなわち
“１”になっているから、非選択のメモリセルの保持し
ている論理が“１”であると、この非選択のメモリセル
を介してビット線からソース線への電流経路が形成さ
れ、ビット線の電位が非選択のメモリセルの状態によっ
て変わるという問題が生じる。そのため、選択されたメ
モリセルのトランジスタのみを接続するためのトランジ
スタをメモリセルに付加する必要がある。
強誘電体膜の分極の状態によって、エンハンスメント型
とディプリジョン型のどちらかにし、それぞれを２つの
論理値に対応させれば読み出し時のワード線への電圧印
加は不要になる。しかし、ディプリジョン型のトランジ
スタはゲート電圧がゼロでもノーマリ・オン、すなわち
“１”になっているから、非選択のメモリセルの保持し
ている論理が“１”であると、この非選択のメモリセル
を介してビット線からソース線への電流経路が形成さ
れ、ビット線の電位が非選択のメモリセルの状態によっ
て変わるという問題が生じる。そのため、選択されたメ
モリセルのトランジスタのみを接続するためのトランジ
スタをメモリセルに付加する必要がある。
【００１０】また、任意の選択されたメモリセルのトラ
ンジスタのみのデータの書き込みにおいて、各メモリセ
ルの強誘電体ＦＥＴの基板は、少なくとも隣接するワー
ド線またはビット線につながるメモリセルの強誘電体Ｆ
ＥＴの基板とウェルによって電気的に分離されていなけ
れば選択的な書き込みができないため、この問題を解決
するために、トランジスタのゲートにも選択用のトラン
ジスタを付加する必要がある。
ンジスタのみのデータの書き込みにおいて、各メモリセ
ルの強誘電体ＦＥＴの基板は、少なくとも隣接するワー
ド線またはビット線につながるメモリセルの強誘電体Ｆ
ＥＴの基板とウェルによって電気的に分離されていなけ
れば選択的な書き込みができないため、この問題を解決
するために、トランジスタのゲートにも選択用のトラン
ジスタを付加する必要がある。
【００１１】つまり、これらの強誘電体ＦＥＴをメモリ
セルとしてマトリクス状に配列すると、図９に示すよう
に、メモリセルとワード線およびビット線とにそれぞれ
選択用トランジスタＴＰ、ＴＢが必要となり、メモリセ
ルの大きさが、１トランジスタ・１キャパシタ型のメモ
リセルに比べて数倍大きくなるという欠点があった。
セルとしてマトリクス状に配列すると、図９に示すよう
に、メモリセルとワード線およびビット線とにそれぞれ
選択用トランジスタＴＰ、ＴＢが必要となり、メモリセ
ルの大きさが、１トランジスタ・１キャパシタ型のメモ
リセルに比べて数倍大きくなるという欠点があった。
【００１２】本発明は上記課題を解決し、メモリセルの
データの読み出しまたは消去・欠き込みにおけるデータ
の破壊およびディスターブを皆無とし、かつ少ない素子
からなるメモリセルでマトリクスアレイを構成した不揮
発性記憶装置およびその駆動方法を提供するものであ
る。
データの読み出しまたは消去・欠き込みにおけるデータ
の破壊およびディスターブを皆無とし、かつ少ない素子
からなるメモリセルでマトリクスアレイを構成した不揮
発性記憶装置およびその駆動方法を提供するものであ
る。
【００１３】
【課題を解決するための手段】上記の問題を解決するた
めに、本発明の請求項１に係る不揮発性記憶装置は、ソ
ース領域、ドレイン領域およびゲート電極を有するＭＯ
Ｓトランジスタが形成された基板と、このＭＯＳトラン
ジスタの前記ソース領域上に絶縁膜を介して形成された
強誘電体膜と、この強誘電体膜に形成された電極からな
るものである。この構成により、ＭＯＳトランジスタの
ソース領域からドレイン領域に向かってチャネルに注入
される電子の流入量を、ソース領域の上に形成された強
誘電体膜の分極状態によって反映させることにより、メ
モリセルが保持している論理状態を判別することがで
き、メモリセルのデータの読み出しまたは消去・書き込
みにおけるデータの破壊およびディスターブを皆無とす
ることができる。また、少ない素子からなるメモリセル
で構成した不揮発性記憶装置が得られる。
めに、本発明の請求項１に係る不揮発性記憶装置は、ソ
ース領域、ドレイン領域およびゲート電極を有するＭＯ
Ｓトランジスタが形成された基板と、このＭＯＳトラン
ジスタの前記ソース領域上に絶縁膜を介して形成された
強誘電体膜と、この強誘電体膜に形成された電極からな
るものである。この構成により、ＭＯＳトランジスタの
ソース領域からドレイン領域に向かってチャネルに注入
される電子の流入量を、ソース領域の上に形成された強
誘電体膜の分極状態によって反映させることにより、メ
モリセルが保持している論理状態を判別することがで
き、メモリセルのデータの読み出しまたは消去・書き込
みにおけるデータの破壊およびディスターブを皆無とす
ることができる。また、少ない素子からなるメモリセル
で構成した不揮発性記憶装置が得られる。
【００１４】また、本発明の請求項２記載の不揮発性記
憶装置は、請求項１記載の不揮発性記憶装置において、
前記ＭＯＳトランジスタの前記ソース領域と前記強誘電
体膜との間に１層以上の絶縁層を形成したことを特徴と
するものである。この構成により、強誘電体膜成長時の
ソース領域界面の酸化を抑制できる。
憶装置は、請求項１記載の不揮発性記憶装置において、
前記ＭＯＳトランジスタの前記ソース領域と前記強誘電
体膜との間に１層以上の絶縁層を形成したことを特徴と
するものである。この構成により、強誘電体膜成長時の
ソース領域界面の酸化を抑制できる。
【００１５】また、本発明の請求項３記載の不揮発性記
憶装置は、ソース領域、ドレイン領域およびゲート電極
を有するＭＯＳトランジスタが形成された基板と、この
ＭＯＳトランジスタの前記ソース領域上に絶縁膜を介し
て形成された強誘電体膜と、この強誘電体膜に形成され
た電極からなるメモリセルを一記憶単位として、このメ
モリセルをマトリクス状に配置したことを特徴とするも
のである。この構成により、ソース領域の上に強誘電体
膜を具備したＭＯＳトランジスタを一記憶単位として、
これをマトリクス状に配置し、任意の記憶単位（メモリ
セル）を選択しかつ読み書きできる。
憶装置は、ソース領域、ドレイン領域およびゲート電極
を有するＭＯＳトランジスタが形成された基板と、この
ＭＯＳトランジスタの前記ソース領域上に絶縁膜を介し
て形成された強誘電体膜と、この強誘電体膜に形成され
た電極からなるメモリセルを一記憶単位として、このメ
モリセルをマトリクス状に配置したことを特徴とするも
のである。この構成により、ソース領域の上に強誘電体
膜を具備したＭＯＳトランジスタを一記憶単位として、
これをマトリクス状に配置し、任意の記憶単位（メモリ
セル）を選択しかつ読み書きできる。
【００１６】また、本発明の請求項４に記載の不揮発性
記憶装置の駆動方法は、ソース領域、ドレイン領域およ
びゲート電極を有するＭＯＳトランジスタが形成された
基板と、このＭＯＳトランジスタの前記ソース領域上に
絶縁膜を介して形成された強誘電体膜と、この強誘電体
膜に形成された電極からなる不揮発性記憶装置であっ
て、前記ＭＯＳトランジスタの前記ソース領域に対しド
レイン領域に正のバイアスを印加し、前記ゲート電極下
のチャネルを介して前記ソース領域から前記ドレイン領
域へ電子を注入する際の電子の流入量によって、強誘電
体膜の分極状態を検知することを特徴としたものであ
る。この構成により、この構成により、ＭＯＳトランジ
スタのソース領域からドレイン領域に向かってチャネル
に注入される電子の流入量を、ソース領域の上に形成さ
れた強誘電体膜の分極状態によって反映させることによ
り、メモリセルが保持している論理状態を判別すること
ができる。
記憶装置の駆動方法は、ソース領域、ドレイン領域およ
びゲート電極を有するＭＯＳトランジスタが形成された
基板と、このＭＯＳトランジスタの前記ソース領域上に
絶縁膜を介して形成された強誘電体膜と、この強誘電体
膜に形成された電極からなる不揮発性記憶装置であっ
て、前記ＭＯＳトランジスタの前記ソース領域に対しド
レイン領域に正のバイアスを印加し、前記ゲート電極下
のチャネルを介して前記ソース領域から前記ドレイン領
域へ電子を注入する際の電子の流入量によって、強誘電
体膜の分極状態を検知することを特徴としたものであ
る。この構成により、この構成により、ＭＯＳトランジ
スタのソース領域からドレイン領域に向かってチャネル
に注入される電子の流入量を、ソース領域の上に形成さ
れた強誘電体膜の分極状態によって反映させることによ
り、メモリセルが保持している論理状態を判別すること
ができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図５を用いて説明する。なお、従来と同一
物については、同一番号を付して説明する。
て、図１から図５を用いて説明する。なお、従来と同一
物については、同一番号を付して説明する。
【００１８】図１は、本実施の形態における強誘電体Ｆ
ＥＴの構成を示す図である。ここで、図１に示す強誘電
体ＦＥＴは、ソース領域５、ドレイン領域６が形成され
たシリコン基板８上に、たとえば酸化膜または窒化膜ま
たは高誘電率金属酸化物からなる絶縁層３を形成し、こ
の絶縁層３上にたとえばドープドポリシリコンまたはア
ルミニウムまたは銅などの金属からなるゲート電極４を
形成し、このゲート電極４を覆うように前記絶縁層３を
形成し、この絶縁層３上にたとえば酸化ビスマス−スト
ロンチウム−タンタルなどの金属酸化物からなる強誘電
体膜２および電極１が、ソース領域５およびゲート電極
４の一部と重なるように形成されて構成される。
ＥＴの構成を示す図である。ここで、図１に示す強誘電
体ＦＥＴは、ソース領域５、ドレイン領域６が形成され
たシリコン基板８上に、たとえば酸化膜または窒化膜ま
たは高誘電率金属酸化物からなる絶縁層３を形成し、こ
の絶縁層３上にたとえばドープドポリシリコンまたはア
ルミニウムまたは銅などの金属からなるゲート電極４を
形成し、このゲート電極４を覆うように前記絶縁層３を
形成し、この絶縁層３上にたとえば酸化ビスマス−スト
ロンチウム−タンタルなどの金属酸化物からなる強誘電
体膜２および電極１が、ソース領域５およびゲート電極
４の一部と重なるように形成されて構成される。
【００１９】ここで、基板８はＰ型シリコン、ソース領
域５およびドレイン領域６はＮ型にドープされているも
のとする。この構成において、図２に示すように、電極
１とソース領域５の間に接続した回路によって強誘電体
膜２を上または下の向きに予め分極させておく。そのの
ち、電極１、ソース領域５および基板８を接地する。
域５およびドレイン領域６はＮ型にドープされているも
のとする。この構成において、図２に示すように、電極
１とソース領域５の間に接続した回路によって強誘電体
膜２を上または下の向きに予め分極させておく。そのの
ち、電極１、ソース領域５および基板８を接地する。
【００２０】このとき、強誘電体膜２が上または下のい
ずれの方向に分極していても、Ａ・Ａ*断面は熱平衡状態
である。この状態のＡ・Ａ*断面のエネルギーバンドを図
３に示す。図３において、基板８、ソース領域５、絶縁
層３、強誘電体膜２および電極１は、それぞれ図２の強
誘電体ＦＥＴの構成と対応している。
ずれの方向に分極していても、Ａ・Ａ*断面は熱平衡状態
である。この状態のＡ・Ａ*断面のエネルギーバンドを図
３に示す。図３において、基板８、ソース領域５、絶縁
層３、強誘電体膜２および電極１は、それぞれ図２の強
誘電体ＦＥＴの構成と対応している。
【００２１】図３において、矢印の向きは強誘電体膜２
の分極の向きを表わしているもので、図３（ａ）は分極
が上向きの場合、図３（Ｂ）は分極が下向きの場合に対
応している。これらを比較すると、分極の向きによっ
て、絶縁層３とソース領域５との界面の電位が異なるこ
とがわかる。すなわち分極が上を向いているときは、絶
縁層３の下のソース領域５の電位は分極電荷によって持
ち上がることになる。一方、分極が下を向いているとき
は、絶縁層３の下のソース領域５の電位は平坦なままで
ある。
の分極の向きを表わしているもので、図３（ａ）は分極
が上向きの場合、図３（Ｂ）は分極が下向きの場合に対
応している。これらを比較すると、分極の向きによっ
て、絶縁層３とソース領域５との界面の電位が異なるこ
とがわかる。すなわち分極が上を向いているときは、絶
縁層３の下のソース領域５の電位は分極電荷によって持
ち上がることになる。一方、分極が下を向いているとき
は、絶縁層３の下のソース領域５の電位は平坦なままで
ある。
【００２２】二つの分極の状態に対応したソース領域５
の電位分布（Ａ・Ａ*断面）と、ＭＯＳトランジスタのゲ
ート電極４からチャネル７に至る電位分布（Ｂ・Ｂ*断
面）とを重ね合せた様子を図４に示す。つまり、図４
は、ゲート電極４、絶縁層３、ソース領域５または基板
８に対する電位を示した図である。
の電位分布（Ａ・Ａ*断面）と、ＭＯＳトランジスタのゲ
ート電極４からチャネル７に至る電位分布（Ｂ・Ｂ*断
面）とを重ね合せた様子を図４に示す。つまり、図４
は、ゲート電極４、絶縁層３、ソース領域５または基板
８に対する電位を示した図である。
【００２３】この図４において、図２に示す強誘電体膜
２−ソース領域５間のＡ・Ａ*断面の電位分布を実線で、
ゲート電極−基板８間のＢ・Ｂ*断面の電位分布を破線で
示す。Ａ・Ａ*断面において、絶縁層３とソース領域５と
の界面近傍のソース領域５の電位は、分極が上向きのと
き（図３（ａ）の場合）は高めに持ち上がり、分極が下
向きのとき（図３（Ｂ）の場合）は平坦なままであるか
ら、図３（ａ）の場合をオフ状態、すなわち“０”、
又、図３（Ｂ）の場合をオン状態、すなわち“１”とよ
ぶことにする。
２−ソース領域５間のＡ・Ａ*断面の電位分布を実線で、
ゲート電極−基板８間のＢ・Ｂ*断面の電位分布を破線で
示す。Ａ・Ａ*断面において、絶縁層３とソース領域５と
の界面近傍のソース領域５の電位は、分極が上向きのと
き（図３（ａ）の場合）は高めに持ち上がり、分極が下
向きのとき（図３（Ｂ）の場合）は平坦なままであるか
ら、図３（ａ）の場合をオフ状態、すなわち“０”、
又、図３（Ｂ）の場合をオン状態、すなわち“１”とよ
ぶことにする。
【００２４】ソース領域５からチャネル７への電子の流
入をさせるには、ソース領域ドレイン領域間にドレイン
領域に対して正のバイアスを印加し、ゲート電極４の電
位をあげてやればよい。ゲート電極４の電位が図４中Ｖ
ｔｈになったところで、まずオン状態のソース領域５の
電位とゲート下のチャネル７の電位が等しくなり、ソー
ス領域からチャネルへの電子の流入が始まる。オフ状態
のソース領域については、ソース領域５の電位の最低部
とチャネル７の電位は、ゲート電極４の電位がＶｔｈ*
になるまで一致しない。したがって、ゲート電極４の電
位をＶｔｈからＶｔｈ*までの間にすれば、ソース領域
からチャネルに電子が注入されるかしないかによって分
極の向きを知ることができる。
入をさせるには、ソース領域ドレイン領域間にドレイン
領域に対して正のバイアスを印加し、ゲート電極４の電
位をあげてやればよい。ゲート電極４の電位が図４中Ｖ
ｔｈになったところで、まずオン状態のソース領域５の
電位とゲート下のチャネル７の電位が等しくなり、ソー
ス領域からチャネルへの電子の流入が始まる。オフ状態
のソース領域については、ソース領域５の電位の最低部
とチャネル７の電位は、ゲート電極４の電位がＶｔｈ*
になるまで一致しない。したがって、ゲート電極４の電
位をＶｔｈからＶｔｈ*までの間にすれば、ソース領域
からチャネルに電子が注入されるかしないかによって分
極の向きを知ることができる。
【００２５】このように、オン状態とオフ状態のソース
領域からチャネルへの電子の流入量に差があることか
ら、ゲート電極４をその電子の流入量の差に対応する電
位差における電位にしてＭＯＳトランジスタのソース領
域５に対しドレイン領域６に正のバイアスを印加する
と、ゲート４下のチャネルを介してソース領域５からド
レイン領域６へ電子を注入する際の電子の流入量に差が
現れ、これにより、強誘電体膜の分極状態を検知するこ
とができ、これにより、メモリセルが保持している
“０”か“１”かの論理状態を判別する。
領域からチャネルへの電子の流入量に差があることか
ら、ゲート電極４をその電子の流入量の差に対応する電
位差における電位にしてＭＯＳトランジスタのソース領
域５に対しドレイン領域６に正のバイアスを印加する
と、ゲート４下のチャネルを介してソース領域５からド
レイン領域６へ電子を注入する際の電子の流入量に差が
現れ、これにより、強誘電体膜の分極状態を検知するこ
とができ、これにより、メモリセルが保持している
“０”か“１”かの論理状態を判別する。
【００２６】また、強誘電体膜８は、ソース領域５上に
形成されるため、メモリセル選択のためにＭＯＳトラン
ジスタのゲートに電圧を印加しても、強誘電体膜の分極
状態はなんらゲート電圧の影響を受けることなく、ディ
スターブという課題を解決することができる。
形成されるため、メモリセル選択のためにＭＯＳトラン
ジスタのゲートに電圧を印加しても、強誘電体膜の分極
状態はなんらゲート電圧の影響を受けることなく、ディ
スターブという課題を解決することができる。
【００２７】なお、本実施の形態においては、強誘電体
膜２をソース領域およびゲート電極４の一部の上に形成
した構成を示したが、強誘電体膜２をソース領域のみ形
成してもよく、また、ソース領域の一部のみ形成しても
よい。
膜２をソース領域およびゲート電極４の一部の上に形成
した構成を示したが、強誘電体膜２をソース領域のみ形
成してもよく、また、ソース領域の一部のみ形成しても
よい。
【００２８】また、ソース領域５と強誘電体膜２との間
に絶縁層３を介しているため、強誘電体膜を形成する際
の強誘電体層の結晶成長時のソース領域界面の酸化を抑
えることができる。
に絶縁層３を介しているため、強誘電体膜を形成する際
の強誘電体層の結晶成長時のソース領域界面の酸化を抑
えることができる。
【００２９】次に、本実施の形態におけるソース領域の
上に強誘電体膜を具備したＭＯＳトランジスタを一記憶
単位としたメモリセルを、マトリクス状に配置したマト
リクスアレイについて図５に示す。
上に強誘電体膜を具備したＭＯＳトランジスタを一記憶
単位としたメモリセルを、マトリクス状に配置したマト
リクスアレイについて図５に示す。
【００３０】図５は、本実施の形態に係る強誘電体ＦＥ
Ｔ、すなわちソース領域の上に強誘電体膜を具備したＭ
ＯＳトランジスタ（以後、第１のＭＯＳトランジスタと
称する。）Ｔ１と、そのソース領域上に形成された強誘
電体膜からなる強誘電体キャパシタ２０と、第２のＭＯ
ＳトランジスタＴ２とで構成されるメモリセルについ
て、第１のＭＯＳトランジスタＴ１のゲートをワード線
Ｗに、ドレイン領域をビット線Ｂに、ソース領域をソー
ス線Ｓに接続し、強誘電体キャパシタ２０の電極１を第
２のＭＯＳトランジスタＴ２を介してプログラム線Ｐに
それぞれ接続し、第２のＭＯＳトランジスタＴ２のゲー
トをビット線Ｂに接続したものである。
Ｔ、すなわちソース領域の上に強誘電体膜を具備したＭ
ＯＳトランジスタ（以後、第１のＭＯＳトランジスタと
称する。）Ｔ１と、そのソース領域上に形成された強誘
電体膜からなる強誘電体キャパシタ２０と、第２のＭＯ
ＳトランジスタＴ２とで構成されるメモリセルについ
て、第１のＭＯＳトランジスタＴ１のゲートをワード線
Ｗに、ドレイン領域をビット線Ｂに、ソース領域をソー
ス線Ｓに接続し、強誘電体キャパシタ２０の電極１を第
２のＭＯＳトランジスタＴ２を介してプログラム線Ｐに
それぞれ接続し、第２のＭＯＳトランジスタＴ２のゲー
トをビット線Ｂに接続したものである。
【００３１】したがって図９で示したように、従来の図
９に示す強誘電体ＦＥＴには、選択トランジスタＴＢ、
ＴＰを別途付加する必要があったところ、本実施の形態
においては、選択トランジスタＴＢに相当するトランジ
スタを別途付加する必要がなくなり、従来の図９に示す
メモリセルと同等の動作を行いながらも少ない素子から
なるメモリセルとして構成でき、集積化を図ることがで
きる。
９に示す強誘電体ＦＥＴには、選択トランジスタＴＢ、
ＴＰを別途付加する必要があったところ、本実施の形態
においては、選択トランジスタＴＢに相当するトランジ
スタを別途付加する必要がなくなり、従来の図９に示す
メモリセルと同等の動作を行いながらも少ない素子から
なるメモリセルとして構成でき、集積化を図ることがで
きる。
【００３２】次に、図５に示したメモリセルをマトリク
ス状に配置した場合の当該メモリセルの駆動方法につい
て説明する。ここで、メモリセルに係る第１のＭＯＳト
ランジスタは、エンハンスメント型か若しくはディプリ
ジョン型のどちらかに対応させたものである。
ス状に配置した場合の当該メモリセルの駆動方法につい
て説明する。ここで、メモリセルに係る第１のＭＯＳト
ランジスタは、エンハンスメント型か若しくはディプリ
ジョン型のどちらかに対応させたものである。
【００３３】図５に示したメモリセルの読み出しにおい
ては、すべての線を低電圧（たとえば接地電圧）とし、
つづいてワード線ＷをＶｔｈからＶｔｈ*までの間の高
電圧にする。つづいて、ビット線Ｂを高電圧にすると、
分極が上向き（オフ）のときはソース線Ｓには電流は流
れず、分極が下向き（オン）のときはソース線Ｓには電
流が流れ込む。
ては、すべての線を低電圧（たとえば接地電圧）とし、
つづいてワード線ＷをＶｔｈからＶｔｈ*までの間の高
電圧にする。つづいて、ビット線Ｂを高電圧にすると、
分極が上向き（オフ）のときはソース線Ｓには電流は流
れず、分極が下向き（オン）のときはソース線Ｓには電
流が流れ込む。
【００３４】このような読み出し動作をするメモリセル
をマトリクス状に多数配列した場合、共通のビット線Ｂ
に接続されている他の非選択メモリセルの各ワード線を
すべて低電圧にしておけば非選択のメモリセルのＭＯＳ
トランジスタはハイインピーダンス状態になるので、選
択されたメモリセルのみの状態をビット線Ｂの電位また
はソース線Ｓの電位で検知できる。また、読み出し動作
においてワード線Ｗを高電圧にしても強誘電体キャパシ
タ２０の分極の状態にはなんら影響はない。
をマトリクス状に多数配列した場合、共通のビット線Ｂ
に接続されている他の非選択メモリセルの各ワード線を
すべて低電圧にしておけば非選択のメモリセルのＭＯＳ
トランジスタはハイインピーダンス状態になるので、選
択されたメモリセルのみの状態をビット線Ｂの電位また
はソース線Ｓの電位で検知できる。また、読み出し動作
においてワード線Ｗを高電圧にしても強誘電体キャパシ
タ２０の分極の状態にはなんら影響はない。
【００３５】つぎに、所望のメモリセルのデータを消去
（ソース電位をオフ状態に）するには、プログラム線Ｐ
を低電圧とし、ワード線Ｗを低電圧にしたままビット線
を高電圧にして第２のＭＯＳトランジスタＴ２をオンに
して電極２とプログラム線Ｐとを電気的に接続し、ソー
ス線Ｓを高電圧としてプログラム線Ｐとソース線Ｓとの
間に強誘電体キャパシタ２０の分極が反転する以上の電
圧をかけてやればよい。
（ソース電位をオフ状態に）するには、プログラム線Ｐ
を低電圧とし、ワード線Ｗを低電圧にしたままビット線
を高電圧にして第２のＭＯＳトランジスタＴ２をオンに
して電極２とプログラム線Ｐとを電気的に接続し、ソー
ス線Ｓを高電圧としてプログラム線Ｐとソース線Ｓとの
間に強誘電体キャパシタ２０の分極が反転する以上の電
圧をかけてやればよい。
【００３６】また、所望のメモリセルのデータを書き込
む（ソース電位をオン状態にする）には、ワード線Ｗを
低電圧にしたままビット線を高電圧にして第２のＭＯＳ
トランジスタＴ２をオンにして電極２とプログラム線Ｐ
とを電気的に接続し、ソース線Ｓは低電圧とし、プログ
ラム線Ｐを高電圧として、プログラム線Ｐとソース線Ｓ
との間に強誘電体キャパシタ２０の分極が反転する以上
の電圧をかけてやればよい。以上のように、本発明の第
１のＭＯＳトランジスタと第２のＭＯＳトランジスタで
構成されるメモリセルをマトリクス上に配置した場合、
第１のＭＯＳトランジスタをエンハンスメント型か若し
くはディプリジョン型のどちらかにしても、非選択のメ
モリセルがビット線への電流経路が形成されることな
く、選択メモリセルのみのデータを得ることができる。
む（ソース電位をオン状態にする）には、ワード線Ｗを
低電圧にしたままビット線を高電圧にして第２のＭＯＳ
トランジスタＴ２をオンにして電極２とプログラム線Ｐ
とを電気的に接続し、ソース線Ｓは低電圧とし、プログ
ラム線Ｐを高電圧として、プログラム線Ｐとソース線Ｓ
との間に強誘電体キャパシタ２０の分極が反転する以上
の電圧をかけてやればよい。以上のように、本発明の第
１のＭＯＳトランジスタと第２のＭＯＳトランジスタで
構成されるメモリセルをマトリクス上に配置した場合、
第１のＭＯＳトランジスタをエンハンスメント型か若し
くはディプリジョン型のどちらかにしても、非選択のメ
モリセルがビット線への電流経路が形成されることな
く、選択メモリセルのみのデータを得ることができる。
【００３７】従来の強誘電体ＦＥＴとワード線およびビ
ット線とにそれぞれ選択用トランジスタＴＰ、ＴＢから
構成されるメモリセルと同等の動作を行いながらも、少
ない素子で構成できる。また、本発明のメモリセルをマ
トリクス状に配置した場合、選択したメモリセルのみ２
値の論理状態を分極が上向きであるかそうでないかに対
応させて記憶させることができ、また記憶された論理状
態は自発分極が維持される限り読み出して論理状態を判
別できる。
ット線とにそれぞれ選択用トランジスタＴＰ、ＴＢから
構成されるメモリセルと同等の動作を行いながらも、少
ない素子で構成できる。また、本発明のメモリセルをマ
トリクス状に配置した場合、選択したメモリセルのみ２
値の論理状態を分極が上向きであるかそうでないかに対
応させて記憶させることができ、また記憶された論理状
態は自発分極が維持される限り読み出して論理状態を判
別できる。
【００３８】
【発明の効果】以上のように本発明によれば、強誘電体
膜と重なるＭＯＳトランジスタのソース領域から流れる
チャネルへの電子の流入量が強誘電体の分極状態に依存
するという性質を利用することにより、簡単な構成、手
法により強誘電体膜の分極状態、すなわちメモリセルの
データを判別することができる。また、この分極状態を
自発性とすることにより、分極の状態を保持（記憶）
し、かつこの状態をトランジスタのチャネル電流に反映
（読み出し）することができるため、強誘電体メモリ効
果を有することができる。
膜と重なるＭＯＳトランジスタのソース領域から流れる
チャネルへの電子の流入量が強誘電体の分極状態に依存
するという性質を利用することにより、簡単な構成、手
法により強誘電体膜の分極状態、すなわちメモリセルの
データを判別することができる。また、この分極状態を
自発性とすることにより、分極の状態を保持（記憶）
し、かつこの状態をトランジスタのチャネル電流に反映
（読み出し）することができるため、強誘電体メモリ効
果を有することができる。
【００３９】また、強誘電体膜はソース領域の上に形成
されるため、メモリセル選択のためにＭＯＳトランジス
タのゲートに電圧を印加しても、強誘電体膜の分極状態
はなんらゲート電圧の影響を受けず、これにより、ディ
スターブという課題を解決することができる。
されるため、メモリセル選択のためにＭＯＳトランジス
タのゲートに電圧を印加しても、強誘電体膜の分極状態
はなんらゲート電圧の影響を受けず、これにより、ディ
スターブという課題を解決することができる。
【００４０】また、ソース領域は強誘電体膜の直下に少
なくとも一層以上の絶縁層をすることにより、チャネル
表面と強誘電体が直接接触することを防げ、強誘電体膜
の結晶成長時のソース領域界面の酸化を抑制することが
できるという効果がある。
なくとも一層以上の絶縁層をすることにより、チャネル
表面と強誘電体が直接接触することを防げ、強誘電体膜
の結晶成長時のソース領域界面の酸化を抑制することが
できるという効果がある。
【００４１】さらに、ソース領域の上に強誘電体膜を具
備したＭＯＳトランジスタを一記憶単位として、これを
マトリクス状に配置することにより、トランジスタをエ
ンハンスメント型若しくはディプリジョン型のどちらか
にしても非選択メモリセルが読み出されることなく、任
意の記憶単位（メモリセル）を選択しかつ読み書きする
ことができる。
備したＭＯＳトランジスタを一記憶単位として、これを
マトリクス状に配置することにより、トランジスタをエ
ンハンスメント型若しくはディプリジョン型のどちらか
にしても非選択メモリセルが読み出されることなく、任
意の記憶単位（メモリセル）を選択しかつ読み書きする
ことができる。
【００４２】この強誘電体膜を具備したＭＯＳトランジ
スタは、各メモリセルにワード線およびビット線とに選
択トランジスタを付加する必要がないため、メモリセル
が大きくなることなく、集積化を図ることができる。
スタは、各メモリセルにワード線およびビット線とに選
択トランジスタを付加する必要がないため、メモリセル
が大きくなることなく、集積化を図ることができる。
【図１】本発明の実施の形態における不揮発性記憶装置
の断面図
の断面図
【図２】本発明の実施の形態における不揮発性記憶装置
の断面図
の断面図
【図３】本発明の実施の形態によるＭＯＳトランジスタ
のソース領域上の強誘電体から基板までを横断するエネ
ルギーバンド図
のソース領域上の強誘電体から基板までを横断するエネ
ルギーバンド図
【図４】本発明の実施の形態によるＭＯＳトランジスタ
のソース領域上の強誘電体から基板までを横断する電位
分布と、ＭＯＳトランジスタのゲートから基板までの電
位分布を重ね合せた図
のソース領域上の強誘電体から基板までを横断する電位
分布と、ＭＯＳトランジスタのゲートから基板までの電
位分布を重ね合せた図
【図５】本発明の実施の形態による不揮発性記憶装置に
おける分極の作用を示す図
おける分極の作用を示す図
【図６】従来の強誘電体ＦＥＴの断面図
【図７】従来の強誘電体ＦＥＴを用いてメモリセルを構
成した回路図
成した回路図
【図８】従来の強誘電体ＦＥＴを用いたメモリセルによ
って、マトリクスアレイを構成した回路図
って、マトリクスアレイを構成した回路図
【図９】従来の強誘電体ＦＥＴに選択用トランジスタを
付加してメモリセルを構成した回路図
付加してメモリセルを構成した回路図
１ 電極 ２ 強誘電体膜 ３ 絶縁層 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ チャネル ８ 基板 ２０ 強誘電体キャパシタ
Claims (4)
- 【請求項１】 ソース領域、ドレイン領域およびゲート
電極を有するＭＯＳトランジスタが形成された基板と、
このＭＯＳトランジスタの前記ソース領域上に絶縁膜を
介して形成された強誘電体膜と、この強誘電体膜に形成
された電極からなる不揮発性記憶装置。 - 【請求項２】 前記ＭＯＳトランジスタの前記ソース領
域と前記強誘電体膜との間に１層以上の絶縁層を形成し
たことを特徴とする請求項１記載の不揮発性記憶装置。 - 【請求項３】 ソース領域、ドレイン領域およびゲート
電極を有するＭＯＳトランジスタが形成された基板と、
このＭＯＳトランジスタの前記ソース領域上に絶縁膜を
介して形成された強誘電体膜と、この強誘電体膜に形成
された電極からなるメモリセルを一記憶単位として、こ
のメモリセルをマトリクス状に配置したことを特徴とす
る不揮発性記憶装置。 - 【請求項４】 ソース領域、ドレイン領域およびゲート
電極を有するＭＯＳトランジスタが形成された基板と、
このＭＯＳトランジスタの前記ソース領域上に絶縁膜を
介して形成された強誘電体膜と、この強誘電体膜に形成
された電極からなる不揮発性記憶装置であって、前記Ｍ
ＯＳトランジスタの前記ソース領域に対しドレイン領域
に正のバイアスを印加し、前記ゲート電極下のチャネル
を介して前記ソース領域から前記ドレイン領域へ電子を
注入する際の電子の流入量によって、強誘電体膜の分極
状態を検知する不揮発性記憶装置の駆動方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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