KR102334173B1 - 임베디드 강유전체 메모리 셀 - Google Patents

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Abstract

일부 실시예에서, 본 개시는 메모리 구조물에 관한 것이다. 메모리 구조물은, 기판 내에 배치된 소스 영역 및 드레인 영역을 갖는다. 소스 영역과 드레인 영역 사이의 기판 위에 선택 게이트가 배치된다. 선택 게이트와 소스 영역 사이의 기판 위에 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스가 배치된다. FeRAM 디바이스는 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함한다.

Description

임베디드 강유전체 메모리 셀{EMBEDDED FERROELECTRIC MEMORY CELL}
본 출원은 2018년 8월 29일 출원된 미국 가출원 번호 제62/724,289호의 우선권을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
오늘날 수많은 전자 디바이스에는 데이터를 저장하도록 구성된 전자 메모리가 들어있다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전원이 켜져있는 동안 데이터를 저장하는 반면에, 비휘발성 메모리는 전원이 제거되었을 때 데이터를 저장할 수 있다. 강유전체 랜덤 액세스 메모리(FeRAM; Ferroelectric random-access memory)는 다음 세대의 비휘발성 메모리 기술에 대한 하나의 유망한 후보이다. 이는 FeRAM 디바이스가 빠른 기록 시간, 높은 내구성, 낮은 전력 소비, 및 방사선으로부터의 손상에 대한 낮은 취약성을 포함한 많은 이점을 제공하기 때문이다.
일부 실시예에서, 본 개시는 메모리 구조물에 관한 것이다. 메모리 구조물은, 기판 내에 배치된 소스 영역 및 드레인 영역을 갖는다. 소스 영역과 드레인 영역 사이의 기판 위에 선택 게이트가 배치된다. 선택 게이트와 소스 영역 사이의 기판 위에 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스가 배치된다. FeRAM 디바이스는 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 강유전체 랜덤 액세스 메모리(FeRAM) 셀을 갖는 메모리 구조물의 일부 실시예의 단면도를 예시한다.
도 2a는 FeRAM 셀을 갖는 메모리 구조물의 일부 추가의 실시예의 단면도를 예시한다.
도 2b는 FeRAM 셀의 일부 대안의 실시예의 단면도를 예시한다.
도 3은 임베디드 FeRAM 셀을 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 4a는 개시된 FeRAM 셀의 일부 실시예의 개략도를 예시한다.
도 4b는 개시된 FeRAM 셀의 예시적인 동작 조건의 일부 실시예를 보여주는 그래프를 예시한다.
도 4c는 복수의 FeRAM 셀을 갖는 메모리 구조물의 일부 실시예의 개략도를 예시한다.
도 5 내지 도 26은 임베디드 FeRAM 셀을 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도들을 예시한다.
도 27은 임베디드 FeRAM 셀을 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
임베디드 메모리(embeded memory)는 오늘날의 집적 칩에서 보편화되었다. 임베디드 메모리는, 로직 디바이스(예컨대, 프로세서 또는 ASIC)와 동일한 집적 칩 상에 위치되어 있는 전자 메모리 디바이스이다. 메모리 디바이스와 로직 디바이스를 동일한 집적 칩 다이 상에 내장시킴으로써, 메모리 디바이스와 로직 디바이스 사이의 전도성 상호접속부가 단축될 수 있으며, 그리하여 집적 칩의 전력을 감소시키고 그리고/또는 성능을 증가시킬 수 있다.
FeRAM(ferroelectric random access memory) 디바이스는 임베디드 메모리 응용제품에 대한 유망한 후보이다. FeRAM 디바이스는 복수의 1T(하나의 트랜지스터) 셀들로서 FeRAM 어레이에 집적될 수 있다. 복수의 1T 셀들은 각각 소스 영역과 드레인 영역 사이에 측방향으로 배치된 채널 영역을 포함한다. 강유전체 재료가 채널 영역과 위의 전도성 전극 사이에 수직으로 배열된다. 강유전체 재료는 채널 영역 내에 축적된 전하 및/또는 전도성 전극에 인가된 바이어스 전압에 따라 데이터 상태(예컨대, 논리 '0' 또는 '1'에 대응함)를 저장할 수 있다.
그러나, 선택하지 않은 1T FeRAM 셀들의 채널 영역에서 원치않는 전류가 흐를 수 있다는 것이 인식되어 왔다. 원치않는 전류는 FeRAM 어레이의 전력 소비를 증가시킬 수 있고 그리고/또는 FeRAM 어레이의 판독 동작에 악영향을 미칠 수 있다. 선택하지 않은 1T FeRAM 셀들의 채널 영역에서의 원치않는 전류는 1T FeRAM 셀의 크기가 감소함에 따라 FeRAM 어레이의 전력 소비 및/또는 판독 동작에 더 큰 영향을 미칠 수 있다는 것이 더 인식되어 왔다.
본 개시는 일부 실시예에서 임베디드 FeRAM 셀을 갖는 집적 칩에 관한 것이다. 임베디드 FeRAM 셀은 기판 내에 배치된 소스 영역 및 드레인 영역을 포함한다. 소스 영역과 드레인 영역 사이의 기판 위에 선택 게이트가 배치되고, FeRAM 디바이스는 선택 게이트와 소스 영역 사이의 기판 위에 배치된다. FeRAM 디바이스는 기판과 전도성 전극 사이에 배열된 강유전체 층을 포함한다. 선택 게이트 및/또는 전도성 전극은 FeRAM 디바이스에 대한 액세스(예컨대, 데이터 판독 및/또는 기록)를 선택적으로 제공하도록 구성된다. FeRAM 디바이스에 대한 액세스를 선택적으로 제공하도록 선택 게이트를 사용함으로써, 메모리 셀은 1.5 트랜지스터 FeRAM 셀(예컨대, 하나보다 많은 전도성 전극에서 수신된 게이트 전압에 기초하여 FeRAM 디바이스에의 액세스 제공을 전환하도록 구성되는 FeRAM 셀)로서 효과적으로 동작하며, 선택하지 않은 FeRAM 셀의 채널 영역에서 비교적 낮은 전류가 달성되게 하며 그에 의해 FeRAM 어레이의 전력 소비 및/또는 판독 동작을 개선한다.
도 1은 강유전체 랜덤 액세스 메모리(FeRAM) 셀을 포함하는 메모리 구조물(100)의 일부 실시예의 단면도를 예시한다.
메모리 구조물(100)은 데이터 상태(예컨대, 논리 '0' 또는 '1')를 각각 저장하도록 구성된 복수의 FeRAM 셀(104a-104b)을 포함한다. 복수의 FeRAM 셀(104a-104b)은 기판(102) 내의 드레인 영역(106a-106b)과 공통 소스 영역(108) 사이의 기판(102) 위에 배열된다. 예를 들어, 일부 실시예에서, 복수의 FeRAM 셀(104a-104b)은 제1 드레인 영역(106a)과 공통 소스 영역(108) 사이에 배열된 제1 FeRAM 셀(104a) 및 제2 드레인 영역(106b)과 공통 소스 영역(108) 사이에 배열된 제2 FeRAM 셀(104b)을 포함한다.
복수의 FeRAM 셀(104a-104b)은 각각 FeRAM 디바이스(110) 및 선택 게이트(112)를 포함한다. FeRAM 디바이스(110)는 기판(102)과 위의 전도성 전극(116) 사이에 배열된 강유전체 재료(114)를 갖는다. 선택 게이트(112)는 FeRAM 디바이스(110)와 드레인 영역(106a-106b) 중의 가장 가까운 드레인 영역 사이에, FeRAM 디바이스(110)의 제1 측부(side)를 따라 배열된다.
일부 실시예에서, 선택 게이트(112)의 제1 측부는 제1 측벽 스페이서(118a)에 의해 FeRAM 디바이스(110)의 제1 측부로부터 측방향으로 분리되어 있다. 일부 실시예에서, 제2 측벽 스페이서(118b)는 FeRAM 디바이스(110)의 제2 측부를 따라 배열되고, 제3 측벽 스페이서(118c)는 선택 게이트(112)의 제2 측부를 따라 배열된다. 일부 실시예에서, 제1 측벽 스페이서(118a), 제2 측벽 스페이서(118b), 및 제3 측벽 스페이서(118c)는 동일 재료 중의 하나 이상을 포함한다. 일부 실시예에서, 제1 측벽 스페이서(118a), 제2 측벽 스페이서(118b), 및 제3 측벽 스페이서(118c)는 하나 이상의 상이한 재료를 포함한다.
일부 실시예에서, 강유전체 재료(114) 및 선택 게이트(112)는 계면 유전체 층(120)에 의해 기판(102)으로부터 분리된다. 일부 실시예에서, 계면 유전체 층(120)은 강유전체 재료(114) 바로 아래로부터 선택 게이트(112) 바로 아래로 연속으로 연장한다. 층간 유전체(ILD; inter-level dielectric) 구조물(122)이 기판(102) 위에 배열되며 복수의 FeRAM 셀(104a-104b)을 측방향으로 둘러싼다. 전도성 컨택(124)은 ILD 구조물(122)을 통해 드레인 영역(106a-106b), 공통 소스 영역(108), 전도성 전극(116) 및 선택 게이트(112)에 접촉하도록 연장한다.
동작 동안, 하나 이상의 바이어스 전압이 전도성 전극(116) 및 선택 게이트(112)에 인가될 수 있다. 하나 이상의 바이어스 전압은 전하 캐리어(예컨대, 전자 및/또는 정공)를 드레인 영역(106a-106b)과 공통 소스 영역(108) 사이의 채널 영역(126) 내에 축적시킨다. 바이어스 전압 및/또는 전하 캐리어는 강유전체 재료(114)를 통해 연장하는 전기장을 생성한다. 전기장은 인가된 바이어스 전압 및/또는 전하 캐리어에 따라 강유전체 재료(114) 내의 전기 쌍극자의 위치를 변경하도록 구성된다. 강유전체 재료(116)의 자기 분극이 제1 분극을 갖는 경우, FeRAM 디바이스(110)는 데이터를 제1 비트 값(예컨대, 논리 "0")으로서 디지털로 저장할 것이다. 대안으로서, 강유전체 재료(114)의 자기 분극이 제2 분극을 갖는 경우, FeRAM 디바이스(110)는 데이터를 제2 비트 값(예컨대, 논리 "1")으로서 디지털로 저장할 것이다.
통상적으로, FeRAM 셀은 선택하지 않은 FeRAM 셀의 채널 영역 내에서 작은 누설 전류를 경험할 수 있다. 그러나, 선택 게이트(112)는 선택하지 않은 FeRAM 셀에 대한 채널 전류를 감소시키도록 구성되며, 그에 의해 FeRAM 어레이의 전력 소비를 감소시킨다. 또한, FeRAM 디바이스(110)의 비교적 단순한 동작으로 FeRAM 디바이스(110)가 (예컨대, 소거 게이트를 이용할 수 있는 임베디드 플래시 메모리와 같은)다른 일반적으로 사용되는 임베디드 메모리 타입에 비교하여 비교적 단순한 제조 프로세스에 의해 형성될 수 있게 하며, 그에 의해 낮은 비용으로 FeRAM 디바이스(110)가 형성될 수 있게 해준다.
도 2a는 FeRAM 셀을 포함하는 메모리 구조물(200)의 일부 추가의 실시예의 단면도를 예시한다.
메모리 구조물(200)은 기판(102) 위에 배열된 복수의 FeRAM 셀(104a-104b)을 포함한다. 일부 실시예에서, 아이솔레이션 구조물(202)이 기판(102) 내에 복수의 FeRAM 셀(104a-104b)의 대향측에 배열될 수 있다. 아이솔레이션 구조물(202)은 기판(102)의 내부 표면에 의해 정의되는 트렌치 내에 배열된 하나 이상의 유전체 재료를 포함할 수 있다. 일부 실시예에서, 아이솔레이션 구조물(202)은 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 구조물을 포함할 수 있다. 일부 이러한 실시예에서, 아이솔레이션 구조물(202)은 복수의 FeRAM 셀(104a-104b)의 둘레 주위에 폐쇄 루프로 연속으로 연장하는 동일한 아이솔레이션 구조물을 포함할 수 있다.
복수의 FeRAM 셀(104a-104b)은 드레인 영역(106a-106b)과 공통 소스 영역(108) 사이에 배열된 FeRAM 디바이스(110) 및 선택 게이트(112)를 각각 포함한다. 일부 실시예에서, 선택 게이트(112)는 도핑된 폴리실리콘, 금속 등과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 드레인 영역(106a-106b) 및 공통 소스 영역(108)은 기판(102)의 제2 도핑 타입과 반대인 제1 도핑 타입을 가질 수 있다. 일부 실시예에서, 공통 소스 영역(108)은 소스 라인을 형성하도록 둘 이상의 FeRAM 셀(도시되지 않음) 사이에 종이 평면에 수직으로(예컨대, 종이 평면의 안쪽으로) 연속으로 연장한다. 일부 실시예에서, 실리사이드 층(204)이 드레인 영역(106a-106b) 및 공통 소스 영역(108) 위에 배열된다. 실리사이드 층(204)은 니켈, 코발트 등을 포함할 수 있다.
일부 실시예에서, 드레인 영역(106a-106b)은 공통 소스 영역(108)과 상이한 도핑 농도 및/또는 형상을 가질 수 있다. 예를 들어, 일부 실시예에서, 드레인 영역(106a-106b)은 공통 소스 영역(108)보다 더 낮은 도핑 농도를 가질 수 있다. 드레인 영역(106a-106b)의 더 낮은 도핑 농도는 FeRAM 셀(104a-104b)에서의 게이트 유도 드레인 누설(GIDL; gate induced drain leakage) 전류를 완화시킨다.
FeRAM 디바이스(110)는 강유전체 재료(114) 및 강유전체 재료(114) 위에 배치된 전도성 전극(116)을 포함한다. 일부 실시예에서, 강유전체 재료(114)는 계면 유전체 층(120)에 의해 기판(102)으로부터 분리되어 있다. 일부 실시예에서, 계면 유전체 층(120)은 제1 FeRAM 셀(104a)과 제2 FeRAM 셀(104b) 사이에 실질적으로 평평한 표면을 갖는다. 일부 실시예에서, 계면 유전체 층(120)은 산화물, 질화물, 탄화물 등을 포함할 수 있다. 일부 실시예에서, 전도성 전극(116)은 에칭 정지 층(208) 및 전도성 재료(210)를 포함할 수 있다. 다양한 실시예에서, 강유전체 재료(114)는 실리콘 도핑된 하프늄 산화물(si 도핑된 HfO2), 티탄산 연, PZT(lead zirconate titanate), PLZT(lead lanthanum zirconate titanate), SBT(strontium bismuth tantalate), BLT(bismuth lanthanum titanate), BNT(bismuth neodymium titanate) 등을 포함할 수 있다. 일부 실시예에서, 에칭 정지 층(208)은 알루미늄, 루테늄, 팔라듐, 하프늄, 지르코늄, 티타늄 등을 포함할 수 있다. 일부 실시예에서, 전도성 재료(210)는 폴리실리콘, 알루미늄, 구리 등을 포함할 수 있다. 일부 실시예에서, 전도성 재료(210)는 선택 게이트(112)와 동일한 재료(예컨대, 폴리실리콘)일 수 있다.
제1 측벽 스페이서 재료(212)가 FeRAM 디바이스(110)의 대향측을 따라 배열된다. 일부 실시예에서, 제1 측벽 스페이서 재료(212)는 전도성 재료(210), 에칭 정지 층(208), 및 강유전체 재료(114)의 측벽과 직접 접촉하도록 연속으로 연장한다. 일부 실시예에서, 제1 측벽 스페이서 재료(212)는 전도성 재료(210), 에칭 정지 층(208) 및 강유전체 재료(114)의 측벽과 직접 접촉하며 완전히 덮도록 연속으로 연장할 수 있다. 제2 측벽 스페이서 재료(214)가 제1 측벽 스페이서 재료(212)에 의해 FeRAM 디바이스(110)의 대향측으로부터 분리된다. 제2 측벽 스페이서 재료(214)는 또한 제1 측벽 스페이서 재료(212)를 선택 게이트(112)로부터 분리한다. 제3 측벽 스페이서 재료(216)가 가장 가까운 선택 게이트(112)로부터 멀어지는 방향을 향하는 FeRAM 디바이스(110)의 면을 따라 그리고 가장 가까운 FeRAM 디바이스(110)로부터 멀어지는 방향을 향한 선택 게이트(112)의 면을 따라 배열된다.
제1 측벽 스페이서 재료(212), 제2 측벽 스페이서 재료(214) 및 제3 측벽 스페이서 재료(216)는 실질적으로 동일한 높이를 갖는다. 일부 실시예에서, 제1 측벽 스페이서 재료(212), 제2 측벽 스페이서 재료(214) 및 제3 측벽 스페이서 재료(216)는 각각 강유전체 재료(114)의 하부를 따라 연장하는 제1 수평 평면으로부터 전도성 재료(210)의 상부를 따라 연장하는 제2 수평 평면으로 연장한다. 일부 실시예에서, 제1 측벽 스페이서 재료(212), 제2 측벽 스페이서 재료(214) 및 제3 측벽 스페이서 재료(216)는 상이한 재료를 포함한다. 예를 들어, 제1 측벽 스페이서 재료(212)는 질화물(예컨대, 실리콘 질화물)을 포함할 수 있고, 제2 스페이서 재료(214)는 산화물(예컨대, 실리콘 산화물)을 포함할 수 있고, 제3 측벽 스페이서 재료(216)는 탄화물(예컨대, 실리콘 탄화물)을 포함할 수 있다.
컨택 에칭 정지 층(CESL; contact etch stop layer)(218)이 기판(102) 위에 그리고 제3 측벽 스페이서 재료(216)의 측벽을 따라 배열된다. CESL(218)은 복수의 FeRAM 셀(104a-104b)을 측방향으로 둘러싸는 제1 층간 유전체(ILD) 층(122a)로부터 제3 측벽 스페이서 재료(216)를 측방향으로 분리한다. 일부 실시예에서, CESL(218)은 전도성 전극(116), 선택 게이트(112), 및 제1 ILD 층(122a)의 상부 표면과 실질적으로 평면을 이루는 최상부 표면을 갖는다. 일부 실시예에서, CESL(218)은 탄화물(예컨대, 실리콘 탄화물), 질화물(예컨대, 실리콘 질화물) 등을 포함할 수 있다. 일부 실시예에서, 제1 ILD 층(122a)은 산화물(예컨대, 실리콘 산화물), BSG(borosilicate glass), PSG(phosphosilicate glass) 등을 포함할 수 있다.
제2 ILD 층(122b)이 제1 ILD 층(122a) 위에 배열되고 IMD(inter-metal dielectric) 층(122c)이 제2 ILD 층(122b) 위에 배열된다. 일부 실시예에서, 제2 ILD 층(122b) 및/또는 IMD 층(122c)은 BPSG(borophosphosilicate glass), BSG, PSG, 불소 도핑된 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물 등을 포함할 수 있다. 전도성 컨택(124)은 제2 ILD 층(122b)의 상부로부터 드레인 영역(106a-106b), 공통 소스 영역(108), 선택 게이트(112)(도시되지 않음), 및 전도성 전극(116)(도시되지 않음)으로 연장한다. 전도성 상호접속 와이어(220)가 IMD 층(122c) 내에 배치된다. 전도성 상호접속 와이어(220)는 전도성 컨택(124)에 전기적으로 연결된다. 일부 실시예에서, 전도성 컨택(124) 및/또는 전도성 상호접속 와이어(220)는 텅스텐, 구리 등과 같은 금속을 포함할 수 있다.
일부 실시예에서, 공통 소스 영역(108) 바로 위에 있는 전도성 컨택(124) 중의 하나는 제1 ILD 층(122a)과 측방향으로 접촉할 수 있다(예컨대, 그리하여 전도성 컨택이 제1 ILD 층(122a)에 의해 CESL(218)로부터 분리됨). 다른 실시예(도시되지 않음)에서, 공통 소스 영역(108) 바로 위에 있는 전도성 컨택(124) 중의 하나와 CESL(218) 사이의 계면은 FeRAM 디바이스(110)의 상부를 따라 연장하는 수평 평면으로 수직으로 연장한다.
도 2b는 FeRAM 셀(222)의 일부 대안의 실시예의 단면도를 예시한다.
FeRAM 셀(222)은 강유전체 재료(114) 및 전도성 전극(116)을 포함한다. 일부 실시예에서, FeRAM 셀(222)은, 강유전체 재료 층 위에 전도성 재료 층을 퇴적하고 그 후에 전도성 및 강유전체 재료 층을 패터닝함으로써 형성될 수 있다. 이러한 패터닝은, FeRAM 셀(222)을 정의하는데 사용되는 선택적 에칭 프로세스로 인해, 기판(102)으로부터의 거리가 증가함에 따라, 강유전체 재료(114) 및 전도성 전극(116)의 폭을 감소시킨다. 일부 실시예에서, 강유전체 재료(114) 및 전도성 전극(116)의 측벽은 기판(102)의 상부 표면에 수직인 선(224)에 관련하여 하나 이상의 비제로(non-zero) 각도로 경사진다(angled). 예를 들어, 일부 실시예에서, 강유전체 재료(114)의 측벽은, 기판(102)의 상부 표면에 수직인 선(224)에 관련하여 각도 α로 경사지고, 전도성 전극(116)의 측벽은 기판(102)의 상부 표면에 수직인 선(224)에 관련하여 각도 β로 경사진다. 일부 실시예에서, α와 β는 실질적으로 동일할 수 있다. 다른 실시예에서, α와 β는 상이할 수 있다. 일부 실시예에서, α와 β는 대략 0 ° 내지 대략 30 °의 범위 내에 있을 수 있다. 일부 실시예에서, α와 β는 0 °와 30 ° 사이의 범위 내에 있을 수 있다.
일부 실시예에서, 전도성 전극(116) 및 강유전체 재료(114)를 에칭하는데 사용되는 에천트의 선택도가 상이할 수 있으며, 그리하여 전도성 전극(116) 및 강유전체 재료(114)는 상이한 속도로 에칭된다. 상이한 에칭 선택도는 에천트가 전도성 전극 및 강유전체 재료를 상이한 측방향 에칭 속도로 에칭하게 할 수 있으며, 전도성 전극(116)의 하부 표면을 강유전체 재료(114)의 상부 표면보다 더 작은 폭을 갖게 할 수 있다. 전도성 전극(116)의 하부 표면의 더 작은 폭으로 인해 강유전체 재료의 상부 표면은 비제로 거리 만큼 전도성 전극(116)의 대향 측을 지나 연속으로 연장한다. 다른 실시예에서, 전도성 전극(116)의 하부 표면은 강유전체 재료(114)의 상부 표면의 폭과 실질적으로 동일한 폭을 가질 수 있다.
일부 실시예에서, 계면 유전체 층(120)이 강유전체 재료(114) 바로 아래의 제1 두께(t 1 ) 및 선택 게이트(112) 바로 아래의 제2 두께(t 2 )를 가질 수 있다. 일부 실시예에서, 제1 두께(tt 1 )는 제2 두께(t 2 )와 상이하다(예컨대, 더 큼). 예를 들어, 일부 실시예에서, 제1 두께(t 1 )는 제2 두께(t 2 )보다 대략 0 nm 내지 대략 5nm 더 큰 범위 내에 있을 수 있다. 이러한 실시예에서, 제1 측벽 스페이서 재료(212), 제2 측벽 스페이서 재료(214) 및 제3 측벽 스페이서 재료(216)는 각각 강유전체 재료(114) 아래로부터 전도성 전극(116)의 상부로 연장한다. 다른 실시예(도시되지 않음)에서, 제1 두께(t 1 )는 제2 두께(t 2 )와 실질적으로 동일하다. 또 다른 실시예(도시되지 않음)에서, 계면 유전체 층(120)은 강유전체 재료(114) 바로 아래의 제1 두께, 선택 게이트(112) 바로 아래의 제2 두께, 및 선택 게이트(112) 및 강유전체 재료(114) 밖의 제3 두께를 가질 수 있다. 이러한 실시예에서, 제1 두께는 제2 두께보다 더 클 수 있고(예컨대, 대략 0 nm와 대략 5 nm 사이 만큼), 제2 두께는 제3 두께보다 더 클 수 있다(예컨대, 대략 0 nm와 대략 5 nm 사이 만큼).
도 3은 임베디드 FeRAM 셀을 포함하는 집적 칩(300)의 일부 추가의 실시예의 단면도를 예시한다.
집적 칩(300)은 경계 영역(302b)에 의해 로직 영역(302b)으로부터 분리된 임베디드 메모리 영역(302a)을 갖는 기판(102)을 포함한다. 일부 실시예에서, 기판(102)은 임베디드 메모리 영역(302a) 내에 리세싱된 표면(101a)을 가질 수 있다. 리세싱된 표면(101a)은 비제로 간격(d) 만큼 기판(102)의 상부 표면(101u) 아래로 리세싱되어 있다. 일부 실시예에서, 아이솔레이션 구조물(202)이 임베디드 메모리 영역(302a) 및 로직 영역(302c) 내에서 기판(102)의 트렌치에 배열될 수 있다.
복수의 FeRAM 셀(104a-104b)이 리세싱된 표면(101a) 위에 배열된다. 복수의 FeRAM 셀(104a-104b)은 각각 FeRAM 디바이스(110) 및 선택 게이트(112)를 포함한다. 일부 실시예에서 FeRAM 디바이스(110)는 대략 500 옹스트롬과 대략 1000 옹스트롬 사이 범위 내에 있는 높이를 갖는다. 다른 실시예에서, FeRAM 디바이스(110)는 대략 600 옹스트롬과 대략 900 옹스트롬 사이 범위 내에 있는 높이를 갖는다. 일부 실시예에서, 비제로 거리(d)는 대략 100 옹스트롬과 대략 200 옹스트롬 사이 범위 내에 있다. FeRAM 디바이스(110)의 높이 및 비제로 거리(d)는 로직 영역(302c) 내의 트랜지스터 디바이스(예컨대, 하이 k 금속 게이트 트랜지스터 디바이스)의 형성 동안 FeRAM 디바이스(110)의 화학 기계적 연마(CMP; chemical mechanical planarization) 윈도우를 증가시킨다.
일부 실시예에서, 경계 영역(302b)은, 기판(102) 위에 배열되며 임베디드 메모리 영역(302a)을 로직 영역(302c)으로부터 분리하는 경계 구조물(304)을 포함한다. 경계 구조물(304)은 경계 아이솔레이션 구조물(306), 더미 메모리 구조물(308), 및 더미 로직 구조물(310)을 포함한다.
경계 아이솔레이션 구조물(306)은 기판(102)의 상부 표면(101u)과 기판(102)의 리세싱된 표면(101a) 사이에 배치된 트렌치 안으로 연장한다. 경계 아이솔레이션 구조물(306)은 트렌치 내에 배치된 하나 이상의 유전체 재료(예컨대, 산화물, 질화물, 탄화물 등)를 포함할 수 있다. 경계 아이솔레이션 구조물(306)은 경계 아이솔레이션 구조물(306)의 상부를 따라 힐록(hillock)(306h)을 정의하는 제1 경사 측벽(306a) 및 제2 경사 측벽(306b)을 포함한다. 일부 실시예에서, 힐록(306h)은 로직 영역(302c)보다 임베디드 메모리 영역(302s)에 더 가까울 수 있다. 일부 실시예에서, 제1 경사 측벽(306a)은 제2 경사 측벽(306b)보다 더 얕은(shallower) 각도로 경사진다.
더미 메모리 구조물(308)은 힐록(306h) 위에 놓인다. 더미 메모리 구조물(308)은 하부 더미 메모리 층(312) 및 하부 더미 메모리 층(312) 위의 상부 더미 메모리 층(314)을 포함한다. 일부 실시예에서, 하부 더미 메모리 층(312)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리실리콘, 알루미늄 구리, 탄탈, 탄탈 질화물, 티타늄 질화물 등을 포함할 수 있다. 하부 더미 메모리 층(312)은 상부 더미 메모리 층(314)와 상이한 재료이고, 예를 들어 실리콘 산화물, 실리콘 질화물 등일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 하부 더미 메모리 층(312)은 실리콘 산화물을 포함하고 상부 더미 메모리 층(314)은 폴리실리콘을 포함한다. 일부 실시예에서, 더미 메모리 구조물(308)은 임베디드 메모리 영역(302a)과 마주하는 실질적으로 수직인 측벽 및 로직 영역(302c)과 마주하는 경사 측벽을 갖는다. 일부 실시예에서, 제3 측벽 스페이서 재료(216)가 실질적으로 수직인 측벽과 CESL(218) 사이에 배열되며, 경사 측벽은 CESL(218)과 직접 접촉한다.
더미 로직 구조물(310)은 더미 메모리 구조물(308)과 로직 영역(302c) 사이에 경계 아이솔레이션 구조물(306) 위에 있다. 더미 로직 구조물(310)은 게이트 유전체 층(316) 및 위의 상부 더미 로직 층(322)을 포함한다. 일부 실시예에서, 에칭 정지 층(320)이 게이트 유전체 층(316)과 상부 더미 로직 층(322) 사이에 배열될 수 있다. 일부 실시예에서, 상부 더미 로직 층(322)은 폴리실리콘 또는 일부 다른 적합한 재료를 포함할 수 있다.
로직 영역(302c)은 트랜지스터 디바이스(324)를 포함한다. 트랜지스터 디바이스(324)는 제2 소스 영역(328a)과 제2 드레인 영역(328b) 사이에 기판(102)의 상부 표면(101u) 위에 배열된다. 일부 실시예에서, 제2 소스 영역(328a) 및 제2 드레인 영역(328b)은, 게이트 전극(326) 아래에 있으며 제2 소스 영역(328a) 및 제2 드레인 영역(328b)과 상이한 도핑 타입을 갖는 웰 영역(330)과 접촉할 수 있다. 일부 실시예에서, 게이트 전극(326)은 게이트 유전체 층(316)에 의해 기판(102)으로부터 분리된다. 일부 실시예에서, 에칭 정지 층(320)이 게이트 유전체 층(316)과 게이트 전극(326) 사이에 배열될 수 있다. 일부 실시예에서, 계면 유전체 층(332)이 게이트 유전체 층(316)과 기판(102) 사이에 배열될 수 있다.
일부 실시예에서, 게이트 전극(326)은 금속 게이트 전극(예컨대, 알루미늄, 루테늄, 팔라듐 등을 포함함)을 포함할 수 있고, 게이트 유전체 층(316)은 하이 k 유전체(예컨대, 알루미늄 산화물, 하프늄 산화물 등을 포함함)를 포함할 수 있다. 일부 실시예에서, 에칭 정지 층(320)은 탄탈 질화물 등을 포함할 수 있다. 일부 실시예에서, 계면 유전체 층(332)은 산화물(예컨대, 실리콘 산화물 등)을 포함할 수 있다. 다른 실시예(도시되지 않음)에서, 게이트 전극(326)은 폴리실리콘을 포함할 수 있고, 게이트 유전체 층(316)은 산화물 또는 하이 k(예컨대, 실리콘 이산화물)를 포함할 수 있다. 이러한 실시예에서, 에칭 정지 층(320)은 생략될 수 있다.
제1 로직 측벽 스페이서 재료(334)가 트랜지스터 디바이스(324)의 대향 측을 따라 배열된다. 일부 실시예에서, 제2 로직 측벽 스페이서 재료(336)가 트랜지스터 디바이스(324)의 대향 측을 따라 배열된다. 일부 실시예에서, 제1 로직 측벽 스페이서 재료(334)는 제2 로직 측벽 스페이서 재료(336)(예컨대, 실리콘 산화물)와 상이한 유전체 재료(예컨대, 실리콘 질화물)를 포함할 수 있다. 일부 실시예에서, 제1 로직 측벽 스페이서 재료(334)는 임베디드 메모리 영역(302a) 내의 제1 측벽 스페이서 재료(도 2a의 212)와 동일한 재료를 포함할 수 있고 제2 로직 측벽 스페이서 재료(336)는 제3 측벽 스페이서 재료(도 2a의 216)와 동일한 재료를 포함할 수 있다.
도 4a는 개시된 FeRAM 셀(400)의 개략도를 예시한다.
FeRAM 셀(400)은 비트 라인(예컨대, 도 1의 제1 드레인 영역(106a)에 대응함)과 소스 라인(예컨대, 도 1의 공통 소스 영역(108)에 대응함) 사이에 배열된 선택 게이트(112) 및 FeRAM 디바이스(110)를 포함한다. FeRAM 디바이스(110)는 채널 영역(126)과 전도성 전극(116) 사이에 배열된 강유전체 재료(114)를 포함한다. 선택 게이트(112)는 워드 라인에 연결되며, 전도성 전극(116)은 워드 라인과는 독립적으로 바이어싱되도록 구성되는 제어 게이트 라인에 연결된다.
도 4b는 도 4a의 개시된 FeRAM 셀(400)의 예시적인 동작 조건의 일부 실시예를 보여주는 그래프(402)를 예시한다. 인가된 전압에 기초하여 FeRAM 셀에 데이터 상태가 기록된다는 것을 알 것이다. 예를 들어, FeRAM 셀에 걸쳐 양의 전압의 인가가 FeRAM 셀에 제1 데이터 상태를 기록하며, FeRAM 셀에 걸쳐 음의 전압의 인가가 FeRAM 셀에 제2 데이터 상태를 기록한다.
그래프(402)의 라인(404)에 도시된 바와 같이, FeRAM 디바이스(도 4a의 110)에 제1 데이터 상태(예컨대, 논리 '1'에 대응함)를 기록하기 위해, 소스 라인(SL) 및 비트 라인(BL)은 대략 0V로 유지되고, 선택 게이트(도 4a의 112)에 연결된 워드 라인(WL)은 대략 0V와 대략 1V 사이로 유지되고, 제어 게이트 라인(CGL)은 비제로 바이어스 전압(V prog )으로 유지된다. 그래프(402)의 라인(406)에 도시된 바와 같이, FeRAM 디바이스(도 4a의 110)에 제2 데이터 상태(예컨대, 논리 '0'에 대응함)를 기록하기 위해, 소스 라인(SL) 및 비트 라인(BL)은 비제로 바이어스 전압(V prog )으로 유지되고, 워드 라인(WL) 및 제어 게이트 라인(CGL)은 대략 0V로 유지된다.
강유전체 재료(도 4a의 114)의 분극은 FeRAM 디바이스(도 4a의 110)의 문턱 전압을 변경할 수 있으며, 그리하여 FeRAM 디바이스(도 4a의 110)의 문턱 전압의 변경을 검출함으로써 FeRAM 디바이스(도 4a의 110)로부터 데이터 상태가 판독될 수 있다. 그래프(402)의 라인(408)에 도시된 바와 같이, FeRAM 디바이스(도 4a의 110)로부터 데이터 상태를 판독하기 위해, 비트 라인(BL)은 대략 0V로 유지되고, 워드 라인(WL)은 대략 0.5V와 1.8V 사이로 유지되고, 소스 라인(SL)은 대략 0.5V와 V dd 사이로 유지되고, 제어 게이트 라인(CGL)은 대략 0V와 V dd 사이로 유지된다.
비제로 바이어스 전압 V prog 의 값은 FeRAM 디바이스(도 4a의 110)의 강유전체 재료에 따라 달라질 수 있다는 것을 알 것이다. 예를 들어, 하프늄 산화물의 강유전체 재료를 갖는 FeRAM 디바이스는, PZT의 강유전체 재료를 갖는 FeRAM 디바이스와는 상이한 비제로 바이어스 전압 V prog (예컨대, V prog 는 대략 6V임)을 사용할 수 있다.
도 4c는 복수의 FeRAM 셀(400a-400d)을 포함하는 메모리 구조물(410)을 예시한다.
복수의 FeRAM 셀(400a-400d)은 행(row) 및/또는 열(column)로 메모리 어레이(412) 내에 배열된다. 행 내의 복수의 FeRAM 셀(400a-400d)은 선택 게이트(112)에 의해 워드 라인(WL 1 -WL 2 )에 그리고 제어 게이트 라인(CGL 1 -CGL 2 )에 동작가능하게 연결된다. 열 내의 복수의 FeRAM 셀(400a-400d)은 비트 라인(BL 1 -BL 2 ) 및 소스 라인(SL 1 -SL 2 )에 동작가능하게 연결된다.
워드 라인(WL 1 -WL 2 ), 비트 라인(BL 1 -BL 2 ), 소스 라인(SL 1 -SL 2 ), 및 제어 게이트 라인(CGL 1 -CGL 2 )은 제어 회로(414)에 연결된다. 일부 실시예에서, 제어 회로(414)는 워드 라인(WL 1 -WL 2 )에 연결된 워드 라인 디코더(416), 비트 라인(BL 1 -BL 2 )에 연결된 비트 라인 디코더(418), 소스 라인(SL 1 -SL 2 )에 연결된 소스 라인 디코더(420), 및 제어 게이트 라인(CGL 1 -CGL 2 )에 연결된 제어 게이트 디코더(422)를 포함한다. 워드 라인 디코더(416)는 워드 라인(WL 1 -WL 2 ) 중의 하나에 바이어스 전압을 선택적으로 인가하도록 구성된다. 동시에, 비트 라인 디코더(418)는 비트 라인(BL 1 -BL 2 ) 중의 하나에 바이어스 전압을 선택적으로 인가하도록 구성되고, 소스 라인 디코더(420)는 소스 라인(SL 1 -SL 2 ) 중의 하나에 바이어스 전압을 선택적으로 인가하도록 구성되고, 제어 게이트 디코더(422)는 제어 게이트 라인(CGL 1 -CGL 2 ) 중의 하나에 바이어스 전압을 선택적으로 인가하도록 구성된다. 워드 라인(WL 1 -WL 2 ), 비트 라인(BL 1 -BL 2 ), 소스 라인(SL 1 -SL 2 ), 및 제어 게이트 라인(CGL 1 -CGL 2 ) 중의 선택 라인에 바이어스 전압을 인가함으로써, 복수의 FeRAM 셀(400a-400d)은 상이한 데이터 상태를 저장하도록 동작될 수 있다.
도 5 내지 도 25는 임베디드 FeRAM 셀을 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도들(500-2500)을 예시한다. 도 5 내지 도 25는 방법에 관련하여 기재되어 있지만, 도 5 내지 도 25에 개시된 구조물은 이러한 방법에 한정되지 않고 대신에 방법과 독립적인 구조물로서 단독으로도 구성될 수 있다는 것을 알 수 있을 것이다.
도 5의 단면도(500)에 도시된 바와 같이, 기판(102)이 제공된다. 다양한 실시예에서, 기판(102)은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예컨대, 실리콘/CMOS 벌크, SiGe, SOI 등) 뿐만 아니라, 임의의 다른 유형의 반도체 및/또는 그 위에 형성되고/되거나 그와 달리 연관된 에피텍셜 층을 포함할 수 있다. 기판(102)은 경계 영역(302b)에 의해 측방향으로 분리된 임베디드 메모리 영역(302a) 및 로직 영역(302c)을 갖는다.
제1 마스킹 구조물(501)이 기판(102) 위에 형성된다. 일부 실시예에서, 제1 마스킹 구조물(501)은 제1 마스킹 층(502) 및 제2 마스킹 층(504)을 포함하는 다층 마스킹 구조물을 포함할 수 있다. 일부 실시예에서, 제1 마스킹 층(502)은 산화물(예컨대, 실리콘 산화물)을 포함할 수 있고, 제2 마스킹 층(504)은 예를 들어 질화물(예컨대, 실리콘 질화물)을 포함할 수 있다.
도 6의 단면도(600)에 도시된 바와 같이, 제1 마스킹 구조물(501)은 제1 마스킹 구조물(501)이 로직 영역(302c)을 덮고 임베디드 메모리 영역(302a)을 노출시키도록 선택적으로 패터닝된다. 일부 실시예에서, 제1 마스킹 구조물(501)은 경계 영역(302b)의 일부를 더 덮는다. 일부 실시예에서, 제1 마스킹 구조물(501)은, 제1 마스킹 구조물(501) 위에 포토레지스트 층(604)을 형성하고 그 후에 포토레지스트 층(604)에 의해 덮이지 않은 영역에서 제1 마스킹 구조물(501)을 제1 에천트(602)에 노출시킴으로써 선택적으로 패터닝된다. 일부 실시예에서, 포토레지스트 층(604)의 형성 전에 레지스트 보호 산화물(606)이 제1 마스킹 구조물(501)의 일부 위에 퇴적될 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 열 산화 프로세스가 기판(102)에 대해 수행된다. 열 산화 프로세스는 제1 마스킹 구조물(501)에 의해 덮이지 않은 기판(102)의 표면 상에 열 산화물(704)을 형성한다. 열 산화물(704)의 형성은 임베디드 메모리 영역(302a) 내의 기판(102)의 일부를 소비하며, 그에 의해 임베디드 메모리 영역(302a) 내에 기판(102)의 리세싱된 표면(101a)을 갖는 함몰(depressed) 영역을 형성한다. 리세싱된 표면(101a)은 기판(102)의 상부 표면(101u) 아래로 비제로 거리(d) 만큼 함몰되어 있다.
도 8의 단면도(800)에 도시된 바와 같이, 열 산화물(도 7의 704)이 제거된다. 열 산화물(도 7의 704)의 제거는 기판(102)의 리세싱된 표면(101a)을 노출시킨다. 도 6 내지 도 8은 열 산화 프로세스를 사용하여 기판의 임베디드 메모리 영역(302a)을 리세싱하지만, 대안의 실시예에서, 제1 마스킹 구조물(501)에 의해 덮이지 않은 영역에서 기판(102)을 선택적으로 에칭함으로써 기판(102)이 임베디드 메모리 영역(302a) 내에서 리세싱될 수 있다는 것을 알 것이다.
도 9의 단면도(900)에 도시된 바와 같이, 패드 유전체 층(902)이 기판(102) 위에 형성되고, 제1 보호 층(904)이 패드 유전체 층(902) 위에 형성된다. 일부 실시예에서, 패드 유전체 층(902)은 열 산화 프로세스에 의해 형성된 산화물을 포함할 수 있다. 일부 실시예에서, 제1 보호 층(904)은 질화물, 탄화물 등을 포함할 수 있다. 일부 실시예에서, 제1 보호 층(904)은 퇴적 프로세스(예컨대, 물리적 기상 증착(PVD; physical vapor deposition) 프로세스, 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스, 플라즈마 강화 화학적 기상 증착(PE-CVD; plasma enhanced chemical vapor deposition) 프로세스, 원자층 증착(ALD; atomic layer deposition) 프로세스 등)에 의해 형성될 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 복수의 아이솔레이션 구조물(202)이 임베디드 메모리 영역(302a) 및 로직 영역(302c) 내에 형성된다. 경계 아이솔레이션 구조물(306)도 또한 경계 영역(302b) 내에 형성된다.
일부 실시예에서, 복수의 아이솔레이션 구조물(202) 및 경계 아이솔레이션 구조물(306)은, 패드 유전체 층(902) 및 제1 보호 층(904)을 통해 연장하는 복수의 개구를 형성하도록 패드 유전체 층(902) 및 제1 보호 층(904)을 선택적으로 패터닝함으로써 형성될 수 있다. 기판(102)은 그 후에 기판(102) 내에 복수의 트렌치(1002)를 형성하도록 복수의 개구에 따라 에칭된다. 복수의 트렌치(1002)는 하나 이상의 유전체 재료로 채워진다. 일부 실시예에서, 하나 이상의 유전체 재료는 복수의 트렌치(1002)를 채우도록 그리고 제1 보호 층(904)의 최상부 표면 위에 연장하도록 퇴적 프로세스에 의해 형성될 수 있다. 그 후에, 제1 보호 층(904)의 최상부 표면 위로부터 하나 이상의 유전체 재료를 제거하도록 그리고 복수의 아이솔레이션 구조물(202) 및 경계 아이솔레이션 구조물(306)을 정의하도록, 제1 평탄화 프로세스(예컨대, 화학 기계적 연마 프로세스)가 수행될 수 있다(라인 1004를 따라). 일부 실시예에서, 하나 이상의 유전체 층은 산화물(예컨대, 실리콘 산화물), 질화물 등을 포함할 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 제3 마스킹 층(1102)이 임베디드 메모리 영역(302a) 및 경계 영역(302b)의 일부 위에 형성된다. 제3 마스킹 층(1102)에 의해 덮이지 않은 아이솔레이션 구조물(202) 및 경계 아이솔레이션 구조물(306)의 일부는 그 후에 제2 에천트(1104)에 노출된다. 제2 에천트(1104)는 제3 마스킹 층(1102)에 의해 덮이지 않은 아이솔레이션 구조물(202) 및 경계 아이솔레이션 구조물(306)의 일부를 리세싱한다. 일부 실시예에서, 제2 에천트(1104)는 경계 아이솔레이션 구조물에 제1 경사 측벽을 부여한다. 제3 마스킹 층(1102)은 로직 영역(302c)에 제1 보호 층(904)을 보유하며, 그리하여 제1 보호 층(904)은 그 후에 로직 영역(302c)에서의 로직 디바이스의 형성 동안 개별 에칭 중에 제거될 수 있다. 이는 로직 디바이스의 형성에 대한 더 많은 제어를 제공하며, 그리하여 임베디드 메모리 영역(302a)과의 로직 디바이스 호환성을 증가시킨다.
도 12의 단면도(1200)에 도시된 바와 같이, 패드 유전체 층(902) 및 제1 보호 층(904)이 임베디드 메모리 영역(302a) 내로부터 제거된다. 일부 실시예에서, 패드 유전체 층(902) 및 제1 보호 층(904)은 제3 마스킹 층(도 11의 1102)에 따라 패드 유전체 층(902) 및 제1 보호 층(904)을 선택적으로 에칭함으로써 제거될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 계면 유전체 층(120)이 기판(102) 위의 임베디드 메모리 영역(302a) 내에 형성된다. 일부 실시예에서, 계면 유전체 층(120)은 열 산화 프로세스에 의해 형성된 산화물을 포함할 수 있다. 다른 실시예에서, 계면 유전체 층(120)은 퇴적 프로세스에 의해 형성된 상이한 유전체 층(예컨대, 질화물 및/또는 탄화물)을 포함할 수 있다.
임베디드 메모리 영역(302a), 경계 영역(302b), 및 로직 영역(302c) 내의 계면 유전체 층(120) 위에 FeRAM 스택(1301)이 형성된다. FeRAM 스택(1301)은 강유전체 층(1302) 및 강유전체 층(1302) 위의 하나 이상의 전도성 층을 포함한다. 일부 실시예에서, 하나 이상의 전도성 층은 에칭 정지 층(1304) 및 전도성 전극 층(1306)을 포함할 수 있다. 일부 실시예에서, 강유전체 층(1302) 및 하나 이상의 전도성 층은 복수의 개별 퇴적 프로세스(예컨대, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다.
다양한 실시예에서, 강유전체 층(1302)은 실리콘 도핑된 하프늄 산화물(si 도핑된 HfO2), 티탄산 연, PZT(lead zirconate titanate), PLZT(lead lanthanum zirconate titanate), SBT(strontium bismuth tantalate), BLT(bismuth lanthanum titanate), BNT(bismuth neodymium titanate) 등을 포함할 수 있다. 일부 실시예에서, 에칭 정지 층(1304)은 알루미늄, 루테늄, 팔라듐, 하프늄, 지르코늄, 티타늄 등을 포함할 수 있다. 일부 실시예에서, 전도성 전극 층(1306)은 폴리실리콘 등을 포함할 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, FeRAM 스택(도 13의 1301)은 임베디드 메모리 영역(302a) 내에 복수의 FeRAM 디바이스 스택(1402a-1402b)을 형성하도록 선택적으로 패터닝된다. 복수의 FeRAM 디바이스 스택(1402a-1402b)은 각각 강유전체 재료(114), 에칭 정지 층(208), 및 전도성 재료(210)를 포함한다. FeRAM 스택(도 13의 1301)은 경계 영역(302b) 및 로직 영역(302c) 내에 희생 더미 스택(1404)을 또한 형성하도록 선택적으로 에칭된다. 희생 더미 스택(1404)은 평탄화 프로세스에 대한 구조적 지지를 제공함으로써 후속 평탄화 프로세스(예컨대, CMP 프로세스)의 프로세스 윈도우를 증가시키도록 구성된다.
일부 실시예에서, FeRAM 스택(도 13의 1301)은 FeRAM 스택 위에 하드 마스크(1405)를 형성함으로써 선택적으로 패터닝될 수 있다. FeRAM 스택은 그 후에, 하드 마스크(1405)에 의해 덮이지 않은 영역에서의 FeRAM 스택을 제거하는 제3 에천트(1410)에 노출될 수 있다. 일부 실시예에서, 하드 마스크(1405)는 제1 하드 마스크 층(1406) 및 제1 하드 마스크 층(1406) 위의 제2 하드 마스크 층(1408)을 갖는 다층 하드 마스크를 포함할 수 있다. 일부 실시예에서, 제1 하드 마스크 층(1460)은 실리콘 질화물, 실리콘 탄화물 등과 같은 유전체를 포함할 수 있다. 일부 실시예에서, 제2 하드 마스크 층(1408)은 실리콘 산화물 등을 포함할 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 제1 측벽 스페이서 재료(212)가 복수의 FeRAM 디바이스 스택(1402a-1402b)의 대향 측벽을 따라 형성된다. 그 후에, 제2 측벽 스페이서 재료(214)가 제1 측벽 스페이서 재료(212)의 대향 측벽을 따라 형성된다. 일부 실시예에서, 제1 측벽 스페이서 재료(212) 및 제2 측벽 스페이서 재료(214)는 복수의 FeRAM 디바이스 스택(1402a-1402b) 위에 개별 스페이서 층을 퇴적함으로써 형성될 수 있다. 개별 스페이서 층은 그 후에, 수평 표면으로부터 개별 스페이서 층을 제거하도록 에칭되며, 복수의 FeRAM 디바이스 스택(1402a-1402b)의 대향 측을 따라 제1 측벽 스페이서 재료(212) 및 제2 측벽 스페이서 재료(214)를 남긴다. 다양한 실시예에서, 개별 스페이서 층은 실리콘 질화물, 실리콘 이산화물(SiO2), 실리콘 산질화물(예컨대, SiON), 또는 유사 재료를 포함할 수 있다.
선택 게이트 층(1502)이 기판(102) 위에 그리고 제2 측벽 스페이서 재료(214)의 측벽을 따라 형성된다. 다양한 실시예에서, 선택 게이트 층(1502)은 도핑된 폴리실리콘, 금속, 또는 또다른 전도성 재료를 포함할 수 있다. 선택 게이트 층(1502)은 복수의 FeRAM 디바이스 스택(1402a-1402b)의 높이보다 작은 높이로 형성될 수 있다. 예를 들어, 일부 실시예에서, 선택 게이트 층(1502)은 복수의 FeRAM 디바이스 스택(1402a-1402b)을 덮는 선택 게이트 재료(예컨대, 도핑된 폴리실리콘)를 퇴적하도록 퇴적 프로세스(예컨대, PVD, CVD, ALD, PE-CVD 등)를 사용하여 형성될 수 있다. 선택 게이트 재료는 그 후에, 선택 게이트 층(1502)보다 작은 높이(예컨대, 대략 50 nm와 대략 150 nm 사이 범위 내에 있는 높이)로 에칭 백된다. 일부 실시예에서, 에칭 백을 수행하기 전에 선택 게이트 재료를 덮도록 평탄화 층(예컨대, 하부 층 반사 방지 코팅(BARC; bottom layer anti-reflective coating))이 형성될 수 있다. 평탄화 층은 복수의 FeRAM 디바이스 스택(1402a-1402b) 위에 평면 상부 표면을 형성하며, 결과적인 선택 게이트 층(1502)이 복수의 FeRAM 디바이스 스택(1402a-1402b)에 인접한 실질적으로 평평한 상부 표면을 갖게 한다. 일부 실시예에서, 에칭 백은 건식 에칭 프로세스를 사용하여 수행될 수 있다.
하드 마스크 층(1504)이 선택 게이트 층(1502) 위에 형성된다. 하드 마스크 층(1504)은 대략 30 nm와 대략 80 nm 사이의 범위에 있는 두께로 퇴적 프로세스(예컨대, PVD, CVD, ALD, PE-CVD 등)에 의해 형성될 수 있다. 일부 실시예에서, 하드 마스크 층(1504)은 복수의 FeRAM 디바이스 스택(1402a-1402b) 바로 위에 돌출부(1506)를 포함한다. 일부 실시예에서, 하드 마스크 층(1504)은 실리콘 질화물, 실리콘 탄화물 등을 포함할 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 하드 마스크 층(1504)은 선택적으로 패터닝되고, 그 후에 선택 게이트 층(도 15의 1502)은, FeRAM 디바이스 스택(1402a-1402b)의 제1 측부를 따라 배열된 선택 게이트(112)를 정의하도록 하드 마스크 층(1504)에 따라 패터닝된다. 일부 실시예에서, 하드 마스크 층(1504) 및 선택 게이트 층(도 15의 1502)은, 하드 마스크 층(1504)의 더 얇은 층에 의해 덮여 있는 영역으로부터 선택 게이트 층(도 15의 1502)을 제거하는 블랭킷(blanket)(예컨대, 마스킹 없는) 에칭에 의해 패터닝될 수 있다. 일부 실시예에서, 선택 게이트(112)는 대략 50 nm와 대략 150 nm 사이 범위에 있는 높이(h 1 ) 및 대략 30 nm와 대략 80 nm 사이 범위에 있는 폭(w 1 )을 가질 수 있다. 선택 게이트(112)의 높이는 선택 게이트(112a)의 전기적 성능(예컨대, 디바이스 누설, 온 전류 등)을 정의한다.
도 17의 단면도(1700)에 도시된 바와 같이, 선택 게이트 층(도 15의 1502)의 나머지가 FeRAM 디바이스 스택(1402a-1402b)의 제2 측부 사이에서 제거된다. 일부 실시예에서, 선택 게이트 층(도 15의 1502)의 나머지는 포토리소그래피 프로세스 다음에 선택적 에칭 프로세스에 의해 제거될 수 있다. 예를 들어, 마스킹 층(예컨대, 포토레지스트 층)이 기판(102) 위에 형성될 수 있고, FeRAM 디바이스 스택(1402a-1402b)의 제2 측부 사이에 선택 게이트 층(도 15의 1502) 바로 위에 있는 개구를 정의하는 측벽을 가질 수 있다. 선택 게이트 층(도 15의 1502)은 그 후에, 선택 게이트 층(도 15의 1502)의 나머지를 제거하도록 마스킹 층의 개구에 따라 에천트에 노출된다. 에칭 프로세스가 완료된 후에 마스킹 층은 제거될 수 있다.
선택 게이트 층(도 15의 1502)의 나머지를 제거한 후에, 공통 소스 영역(108)이 FeRAM 디바이스 스택(1402a-1402b)의 제2 측부 사이에 기판(102) 내에 형성된다. 일부 실시예에서, 공통 소스 영역(108)은 기판(102) 안으로 도펀트 종을 선택적으로 주입함으로써 형성된다.
하부 더미 메모리 층(312)이 기판(102) 위에 형성된다. 하부 더미 메모리 층(312)은 FeRAM 디바이스 스택(1402a-1402b) 및 희생 더미 스택(1404) 위에 연속으로 연장한다. 일부 실시예에서, 하부 더미 메모리 층(312)은 예를 들어 실리콘 이산화물과 같은 산화물을 포함할 수 있다. 다른 실시예에서, 하부 더미 메모리 층(312)은 폴리실리콘을 포함할 수 있다.
제4 마스킹 층(1702)이 기판(102) 위에 형성된다. 제4 마스킹 층(1702)은 임베디드 메모리 영역(302a), 경계 영역(302b), 및 로직 영역(302c)을 덮는다. 일부 실시예에서, 제4 마스킹 층(1702)은 임베디드 메모리 영역(302a) 위의 제1 높이와 로직 영역(302c) 위의 제2 높이 사이에 곡면을 갖는 상부 표면을 가질 수 있다. 일부 실시예에서, 제4 마스킹 층(1702)은 폴리실리콘 층을 포함할 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 평탄화 프로세스가 제4 마스킹 층(1702)에 대해 수행된다. 평탄화 프로세스는, 임베디드 메모리 영역(302a) 위로부터 로직 영역(302c) 위로 연장하는 평면 표면을 형성하도록, 라인(1802)을 따라 수행된다. 일부 실시예에서, 평탄화 프로세스는 CMP 프로세스를 포함할 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 제4 마스킹 층(1702)은 로직 영역(302c) 및 경계 영역(302b)의 일부 내로부터 제4 마스킹 층(1702)을 제거하도록 선택적으로 에칭된다. 경계 아이솔레이션 구조물(306)은 그 후에 제2 경사 측벽(306b)을 형성하도록 에칭된다. 제1 경사 측벽 및 제2 경사 측벽은 경계 아이솔레이션 구조물(306)의 상부를 따라 힐록(306h)을 정의한다.
일부 실시예에서, 제4 마스킹 층(1702) 및 경계 아이솔레이션 구조물(306)은 임베디드 메모리 영역(302a) 및 경계 영역(302b)의 일부 위에 형성된 제5 마스킹 층(1904)에 따라 하나 이상의 에천트(1902)에 선택적으로 노출될 수 있다. 일부 실시예에서, 제4 마스킹 층(1702) 및 경계 아이솔레이션 구조물(306)은 동일한 에천트를 사용하여 선택적으로 에칭될 수 있다. 다른 실시예에서, 제4 마스킹 층(1702)은 제4 에천트를 사용하여 선택적으로 에칭될 수 있고, 경계 아이솔레이션 구조물(306)은 제4 에천트와 상이한 제5 에천트를 사용하여 선택적으로 에칭될 수 있다. 예를 들어, 일부 실시예에서, 제4 마스킹 층(1702)은 인산(HP3O4) 등을 포함하는 에천트를 사용하여 선택적으로 에칭될 수 있다. 그 후에 경계 아이솔레이션 구조물(306)은 불산(HF) 등을 포함하는 습식 에천트를 사용하여 에칭될 수 있다.
일부 실시예에서, 하나 이상의 에천트(1902)는 또한, 희생 더미 스택(도 18의 1404), 제1 마스킹 층(도 18의 502), 및 제2 마스킹 층(도 18의 504)을 제거할 수 있다. 일부 실시예에서, 제1 마스킹 층(502) 및 제2 마스킹 층(504)의 제거 후에 계면 유전체 층(332)이 로직 영역(302c) 내의 기판(102) 위에 형성될 수 있다. 일부 실시예에서, 계면 유전체 층(332)은 산화물(예컨대, 실리콘 산화물 등)을 포함할 수 있다. 일부 실시예에서, 로직 영역(302c) 내의 계면 유전체 층(332)은 임베디드 메모리 영역(302a) 내의 계면 유전체 층(도 13의 120)과 상이한 두께를 가질 수 있다. 일부 실시예에서, 제1 마스킹 층(502) 및 제2 마스킹 층(504)의 제거 후에 웰 영역(330)이 또한 로직 영역(302c)에 기판(102) 내에 형성될 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 희생 게이트 스택(2002)이 기판(102) 위에 형성된다. 희생 게이트 스택(2002)은 로직 영역(302c) 내로부터 임베디드 메모리 영역(302a) 내의 제4 마스킹 층(1702) 위로 연속으로 연장한다. 일부 실시예에서, 희생 게이트 스택(2002)은 게이트 유전체 층(316), 희생 게이트 전극 층(2004), 및 하드 마스크(2006)를 포함할 수 있다. 일부 실시예에서, 에칭 정지 층(320)이 게이트 유전체 층(316)과 희생 게이트 전극 층(2004) 사이에 배열될 수 있다. 일부 실시예에서, 희생 게이트 전극 층(2004)은 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 하드 마스크(2006)는 제1 하드 마스크 층(2008)(예컨대, SiN) 및 제1 하드 마스크 층(2008) 위의 제2 하드 마스크 층(2010)(예컨대, 실리콘 산화물)을 갖는 다층 하드 마스크를 포함할 수 있다.
일부 실시예에서, 게이트 유전체 층(316)은 알루미늄 산화물, 하프늄 산화물 등과 같은 하이 k 유전체를 포함할 수 있다. 일부 실시예에서, 에칭 정지 층(320)은 탄탈 질화물 등을 포함할 수 있다. 일부 실시예에서, 제1 하드 마스크 층(2008)은 실리콘 질화물, 실리콘 탄화물 등과 같은 유전체를 포함할 수 있다. 일부 실시예에서, 제2 하드 마스크 층(2010)은 실리콘 산화물 등을 포함할 수 있다.
도 21의 단면도(2100)에 도시된 바와 같이, 희생 게이트 전극 층(2004)의 두께는 임베디드 메모리 영역(302a) 내에서 그리고 경계 영역(302b)의 일부 내에서 감소된다. 일부 실시예에서, 희생 게이트 전극 층(2004)의 두께는 대략 50%와 대략 75% 사이 만큼 감소될 수 있다. 일부 실시예에서, 희생 게이트 전극 층(2004)의 두께는 로직 영역(302c) 및 경계 영역(302b)의 일부 내의 하드 마스크(2006) 위에 제6 마스킹 층(2102)을 형성함으로써 감소된다. 하드 마스크(2006) 및 희생 게이트 전극 층(2004)은 그 후에, 제6 마스킹 층(2102)에 의해 덮이지 않은 영역에서 제6 에천트(2104)에 노출된다.
도 22의 단면도(2200)에 도시된 바와 같이, 희생 게이트 스택(2002)은, 로직 영역(302c) 내에 더미 게이트 구조물(2202)을 정의하도록 그리고 경계 아이솔레이션 구조물 위에 더미 로직 구조물(310)을 정의하도록 패터닝 프로세스에 따라 패터닝된다. 일부 실시예에서, 패터닝 프로세스는 제2 하드 마스크 층(2010)을 수직으로 그리고 측방향으로 에칭할 것이다. 일부 이러한 실시예에서, 더미 로직 구조물(310)이 제2 하드 마스크 층(210)의 에지에 근접함(proximity)은, (패터닝 프로세스 후에) 더미 로직 구조물(310)의 상부를 따라 남아있는 제2 하드 마스크 층(2010)이, 상이한 각도로 배향된 외측 측벽을 갖게 할 것이다. 제4 마스킹 층(도 21의 1702)도 또한, 경계 아이솔레이션 구조물(306)에서 힐록(306h) 위에 더미 메모리 구조물(308)을 정의하도록 에칭된다.
일부 실시예에서, 제1 로직 측벽 스페이서 재료(334)가 희생 게이트 스택(2002) 및 더미 메모리 구조물(308)의 측벽을 따라 형성될 수 있다. 제3 측벽 스페이서 재료(216)가 또한 FeRAM 디바이스 스택(1402a-1402b)의 측벽을 따라 형성될 수 있고, 제2 로직 측벽 스페이서 재료(336)가 희생 게이트 스택(2002), 더미 메모리 구조물(308), 더미 로직 구조물(310), 및 선택 게이트(112)의 측벽을 따라 형성될 수 있다. 일부 실시예에서, 제1 로직 측벽 스페이서 재료(334), 제2 로직 측벽 스페이서 재료(336), 및 제3 측벽 스페이서 재료(216)는, 기판(102) 위에 하나 이상의 유전체 재료를 퇴적하고 그 후에 수평 표면으로부터 하나 이상의 유전체 재료를 제거하도록 하나 이상의 유전체 재료를 에칭함으로써 형성될 수 있다. 일부 실시예에서, 하나 이상의 유전체 재료를 에칭하는 것은 또한, FeRAM 디바이스 스택(1402a-1402b)과 마주하는 제2 하드 마스크 층(2010)의 측벽으로부터 하나 이상의 유전체 재료를 제거할 수 있다. 일부 이러한 실시예에서, 제1 로직 측벽 스페이서 재료(334) 및/또는 제2 로직 측벽 스페이서 재료(336)는 더미 메모리 구조물(308)의 대향 측벽을 따라 상이한 높이를 갖는다. 일부 실시예에서, 하나 이상의 유전체 재료는 산화물, 질화물, 탄화물 등을 포함할 수 있다.
드레인 영역(106a-106d)이 임베디드 메모리 영역(302a) 내에 형성되고, 제2 소스 영역(328a) 및 제2 드레인 영역(328b)이 로직 영역(302c) 내에 형성된다. 일부 실시예에서, 드레인 영역(106a-106b)은 제1 주입 프로세스에 의해 형성되며, 제2 소스 영역(328a) 및 제2 드레인 영역(328b)은 제2 주입 프로세스에 의해 형성된다. 일부 실시예에서, 제1 및 제2 주입 프로세스는 동일한 주입 프로세스이다. 일부 실시예에서, 드레인 영역(106a-106b)은 공통 소스 영역(108)과 동일한 도핑 타입을 가지며, 제2 소스 영역(328a) 및 제2 드레인 영역(328b)은 웰 영역(330)과 반대의 도핑 타입을 갖는다.
드레인 영역(106a-106b), 공통 소스 영역(108), 제2 소스 영역(328a), 및 제2 드레인 영역(328b)의 상부 표면을 따라 실리사이드 층(204)을 형성하도록 실리사이드화(silicidation) 프로세스가 수행된다. 일부 실시예에서, 실리사이드화 프로세스는 또한, 전도성 전극(116) 및/또는 선택 게이트(112) 상에 실리사이드를 형성할 수 있다. 일부 실시예에서, 실리사이드화 프로세스는, 금속 층(예컨대, 니켈 층)을 퇴적한 다음, 실리사이드 층(204)을 형성하도록 열 어닐링 프로세스(예컨대, 급속 열 어닐)를 수행함으로써 수행될 수 있다.
도 23의 단면도(2300)에 도시된 바와 같이, 제1 층간 유전체(ILD) 층(122a)이 기판(102) 위에 형성된다. 제1 ILD 층(122a)은 복수의 FeRAM 디바이스 스택(도 22의 1402a-1402b), 더미 메모리 구조물(308), 더미 로직 구조물(310) 및 더미 게이트 구조물(2202)을 측방향으로 둘러싼다. 다양한 실시예에서, 제1 ILD 층(122a)은, 높은 종횡비 프로세스(즉, HARP 산화물)를 사용하여 화학적 기상 증착(CVD) 퇴적에 의해 기판(102) 위에 퇴적될 수 있다. 예를 들어, 일부 실시예에서, 제1 ILD 층(122a)은 CVD 프로세스에 의해 퇴적된 산화물 또는 붕소-인-실리케이트 유리를 포함할 수 있다. 제1 ILD 층(122a)의 형성 후에, 로직 영역(302c) 내의 더미 게이트 구조물(2202)의 상부 표면을 노출시키도록 그리고 임베디드 메모리 영역(302a) 내의 FeRAM 셀(104a-104b)을 정의하도록 라인(2302)을 따라 제4 평탄화 프로세스가 수행될 수 있다.
도 24의 단면도(2400)에 도시된 바와 같이, 희생 게이트 전극 층(도 23의 2004)이 게이트 전극 캐비티(2402)를 정의하도록 더미 게이트 구조물(도 23의 2004)로부터 제거된다. 일부 실시예에서, 희생 게이트 전극 층(도 23의 2004)은 희생 게이트 전극 층(도 23의 2004)을 제7 에천트(2404)에 선택적으로 노출시킴으로써 제거될 수 있다.
도 25의 단면도(2500)에 도시된 바와 같이, 게이트 전극(326)이 게이트 전극 캐비티(2402) 내에 형성된다. 일부 실시예에서, 게이트 전극(326)은 게이트 전극 캐비티(2402) 내에 그리고 제1 ILD 층(122a) 위에 하나 이상의 금속 게이트 재료(2502)를 형성함으로써 형성될 수 있다. 일부 실시예에서, 하나 이상의 금속 게이트 재료(2502)는 퇴적 프로세스(예컨대, PVD, CVD, ALD, PE-CVD 등)를 사용하여 형성될 수 있다. 그 후에, 제5 평탄화 프로세스가 라인(2504)을 따라 수행된다. 제5 평탄화 프로세스는 게이트 전극(326)을 정의하도록 제1 ILD 층(122a) 위로부터 하나 이상의 금속 게이트 재료(2502)의 일부를 제거한다. 일부 실시예에서, 하나 이상의 금속 게이트 재료(2502)는 알루미늄, 탄탈, 티타늄, 하프늄, 지르코늄, 티타늄 실리사이드, 탄탈 질화물, 탄탈 실리콘 질화물, 크로뮴, 텅스텐, 구리, 티타늄 알루미늄 등과 같은 n 타입 게이트 금속을 포함할 수 있다. 다른 실시예에서, 하나 이상의 금속 게이트 재료(2502)는 니켈, 코발트, 몰리브덴, 플래티늄, 납, 금, 탄탈 질화물, 몰리브덴 실리사이드, 루테늄, 크로뮴, 텅스텐, 구리 등과 같은 p 타입 게이트 금속을 포함할 수 있다.
도 26의 단면도(2600)에 도시된 바와 같이, 전도성 컨택(124)이 제1 ILD 층(122a) 위의 제2 ILD 층(122b) 내에 형성된다. 전도성 상호접속 와이어도 또한 제2 ILD 층(122b) 위의 IMD 층(122c) 내에 형성된다.
일부 실시예에서, 전도성 컨택(124) 및/또는 전도성 상호접속 와이어(220)는 다마신 프로세스를 사용하여 형성될 수 있다. 예를 들어, 일부 실시예에서, 전도성 컨택(124)은, 제1 ILD 층(122a) 위에 제2 ILD 층(122b)을 형성하고, 비아 홀을 형성하도록 제2 ILD 층(122b)을 선택적으로 에칭하고, 그 후에 비아 홀 내에 제1 전도성 재료를 퇴적함으로써, 형성될 수 있다. 일부 실시예에서, 제1 전도성 재료는 예를 들어 텅스텐(W) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 마찬가지로, 일부 실시예에서, 전도성 상호접속 와이어(220)는, 제2 ILD 층(122b) 위에 제3 ILD 층(122c)을 형성하고, 트렌치를 형성하도록 IMD 층(122c)을 선택적으로 에칭하고, 그 후에 트렌치 내에 제2 전도성 재료를 퇴적함으로써, 형성될 수 있다. 일부 실시예에서, 제2 전도성 재료는 예를 들어 구리(Cu) 및/또는 알루미늄(Al)을 포함할 수 있다.
도 27은 임베디드 FeRAM 셀을 갖는 집적 칩을 형성하는 방법(2700)의 일부 실시예의 흐름도를 예시한다.
방법(2700)은 일련의 동작들 또는 이벤트들로서 아래에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 추가적으로, 예시된 모든 동작들이 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는데 요구되지 않을 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상이 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
2702에서, 기판이 제공된다. 기판은 경계 영역에 의해 로직 영역으로부터 분리된 임베디드 메모리 영역을 갖는다. 도 5은 동작 2702에 대응하는 일부 실시예의 단면도(500)를 예시한다.
2704에서, 기판은 임베디드 메모리 영역 내에서 리세싱된다. 도 6 내지 도 8은 동작 2704에 대응하는 일부 실시예의 단면도(600-800)를 예시한다.
2706에서, 복수의 아이솔레이션 구조물이 임베디드 메모리 영역 및 로직 영역 내에 형성된다. 도 9 내지 도 12는 동작 2706에 대응하는 일부 실시예의 단면도(900-1200)를 예시한다.
2708에서, 경계 아이솔레이션 구조물이 경계 영역 내에 형성된다. 도 9 내지 도 12는 동작 2708에 대응하는 일부 실시예의 단면도(900-1200)를 예시한다.
2710에서, 복수의 메모리 디바이스 스택이 임베디드 메모리 영역 내에 형성된다. 도 13 및 도 14는 동작 2710에 대응하는 일부 실시예의 단면도(1300-1400)를 예시한다.
2712에서, 선택 게이트가 메모리 디바이스 스택의 측벽을 따라 형성된다. 도 15 및 도 16은 동작 2712에 대응하는 일부 실시예의 단면도(1500-1600)를 예시한다.
2714에서, 마스킹 층이 임베디드 메모리 영역 위에 형성된다. 마스킹 층은 로직 영역 및 임베디드 메모리 영역의 일부를 노출시킨다. 도 17 및 도 18은 동작 2714에 대응하는 일부 실시예의 단면도(1700-1800)를 예시한다.
2716에서, 경계 아이솔레이션 구조물이 마스킹 층에 따라 패터닝된다. 도 19는 동작 2716에 대응하는 일부 실시예의 단면도(1900)를 예시한다.
2718에서, 희생 트랜지스터 스택이 마스킹 층 위에 그리고 로직 영역 내에 형성된다. 희생 트랜지스터 스택은 희생 게이트 전극을 포함한다. 도 20 내지 도 22는 동작 2718에 대응하는 일부 실시예의 단면도(2000-2200)를 예시한다.
2720에서, 희생 게이트 스택은 로직 영역 내에 희생 트랜지스터 스택을 그리고 경계 아이솔레이션 구조물 위에 더미 메모리 구조물 및 더미 로직 구조물을 정의하도록 패터닝된다. 도 20 내지 도 22는 동작 2720에 대응하는 일부 실시예의 단면도(2000-2200)를 예시한다.
2722에서, 제1 층간 유전체(ILD) 층이 기판 위에 퇴적된다. 도 23은 동작 2722에 대응하는 일부 실시예의 단면도(2300)를 예시한다.
2724에서, 희생 게이트 스택 내의 희생 게이트 전극의 상부를 노출시키도록 평탄화 프로세스가 수행된다. 도 23은 동작 2724에 대응하는 일부 실시예의 단면도(2300)를 예시한다.
2726에서, 희생 게이트 전극은 금속 게이트로 대체된다. 도 24 및 도 25는 동작 2726에 대응하는 일부 실시예의 단면도(2400-2500)를 예시한다.
2728에서, 기판 위의 제2 ILD 층 내에 전도성 컨택이 형성된다. 도 26은 동작 2728에 대응하는 일부 실시예의 단면도(2600)를 예시한다.
따라서, 일부 실시예에서, 본 개시는 FeRAM 디바이스에의 액세스를 선택적으로 제공하도록 구성된 선택 게이트를 포함하는 임베디드 FeRAM 셀을 갖는 집적 칩에 관한 것이다. 선택 게이트는 선택하지 않은 FeRAM 셀의 채널 영역에 비교적 낮은 전류를 제공하며, 그리하여 FeRAM 어레이의 전력 소비 및/또는 판독 동작을 개선한다.
일부 실시예에서, 본 개시는 메모리 구조물에 관한 것이다. 상기 메모리 구조물은, 기판 내에 배치된 소스 영역 및 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 위에 배치된 선택 게이트; 및 상기 선택 게이트와 상기 소스 영역 사이의 상기 기판 위에 배치된 강유전체 랜덤 액세스 메모리(FeRAM; Ferroelectric random-access memory) 디바이스를 포함하고, 상기 FeRAM 디바이스는 상기 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함한다. 일부 실시예에서, 상기 선택 게이트 및 상기 전도성 전극은 폴리실리콘을 포함한다. 일부 실시예에서, 상기 전도성 전극은 상기 강유전체 재료의 상부 표면과 접촉하는 에칭 정지 층을 갖는다. 일부 실시예에서, 상기 메모리 구조물은 상기 선택 게이트와 상기 FeRAM 디바이스 사이에 배열된 측벽 스페이서를 더 포함한다. 일부 실시예에서, 상기 측벽 스페이서는, 상기 전도성 전극의 측벽 및 상기 강유전체 재료의 측벽과 직접 접촉하며 완전히 덮도록 연속으로 연장하는 유전체 재료를 포함한다. 일부 실시예에서, 상기 메모리 구조물은 상기 선택 게이트와 상기 기판 사이로부터 상기 강유전체 재료와 상기 기판 사이로 연속으로 연장하는 계면 유전체 층을 더 포함한다. 일부 실시예에서, 상기 계면 유전체 층은 상기 강유전체 재료 바로 아래의 제1 두께 및 상기 선택 게이트 바로 아래의 제2 두께를 갖고, 상기 제1 두께는 상기 제2 두께와 상이하다. 일부 실시예에서, 상기 메모리 구조물은, 상기 기판 위에 배열된 층간 유전체(ILD; inter-level dielectric) 층; 상기 ILD 층의 상부로부터 상기 선택 게이트로 연장하는 제1 전도성 컨택; 및 상기 ILD 층의 상부로부터 상기 전도성 전극으로 연장하는 제2 전도성 컨택을 더 포함한다. 일부 실시예에서, 상기 기판은, 상기 기판의 상부 표면 내에 함몰(depressed) 영역을 정의하도록 상기 기판의 제1 측벽과 제2 측벽 사이에 연장하는 리세싱된 표면을 갖고, 상기 FeRAM 디바이스는 상기 리세싱된 표면 위에 그리고 상기 제1 측벽과 상기 제2 측벽 사이에 바로 배열된다. 일부 실시예에서, 상기 메모리 구조물은 워드 라인에 의해 상기 선택 게이트에 연결된(coupled) 워드 라인 디코더; 및 상기 워드 라인에 평행하게 연장하는 제어 게이트 라인에 의해 상기 전도성 전극에 연결되는 제어 게이트 디코더를 더 포함한다.
다른 실시예에서, 본 개시는 집적 칩에 관한 것이다. 상기 집적 칩은, 제1 드레인 영역과 제2 드레인 영역 사이의 기판의 리세싱된 표면 내에 배치된 공통 소스 영역으로서, 상기 리세싱된 표면은 비제로(non-zero) 거리만큼 상기 기판의 상부 표면 아래로 리세싱된 것인, 상기 공통 소스 영역; 측방향으로 상기 리세싱된 표면과 상기 상부 표면 사이에 배열된 경계 아이솔레이션 구조물; 상기 공통 소스 영역과 상기 제1 드레인 영역 사이의 상기 리세싱된 표면 위에 배치된 제1 선택 게이트 및 상기 제1 선택 게이트와 상기 공통 소스 영역 사이의 상기 리세싱된 표면 위에 배치된 제1 강유전체 랜덤 액세스 메모리(FeRAM; Ferroelectric random-access memory) 디바이스를 포함하는 제1 FeRAM 셀; 및 상기 공통 소스 영역과 상기 제2 드레인 영역 사이의 상기 리세싱된 표면 위에 배치된 제2 선택 게이트 및 상기 제2 선택 게이트와 상기 공통 소스 영역 사이의 상기 리세싱된 표면 위에 배치된 제2 FeRAM 디바이스를 포함하는 제2 FeRAM 셀을 포함한다. 일부 실시예에서, 상기 제1 FeRAM 디바이스는 에칭 정지 층에 의해 강유전체 재료로부터 분리된 전도성 재료를 포함한다. 일부 실시예에서, 상기 제1 FeRAM 디바이스 및 상기 제1 선택 게이트는 동일한 재료를 포함한다. 일부 실시예에서, 상기 제1 FeRAM 디바이스는 강유전체 재료 및 상기 강유전체 재료 위에 배치된 전도성 전극을 포함한다. 일부 실시예에서, 상기 제1 선택 게이트는 워드 라인에 연결되고, 상기 전도성 전극은 상기 워드 라인과는 독립적으로 바이어싱되도록 구성되는 제어 게이트 라인에 연결된다. 일부 실시예에서, 상기 집적 칩은 측방향으로 상기 제1 선택 게이트와 상기 제1 FeRAM 디바이스 사이에 배치된 측벽 스페이서를 더 포함한다. 일부 실시예에서, 상기 측벽 스페이서는, 상기 강유전체 재료 및 상기 전도성 전극과 직접 접촉하는 제1 측벽 스페이서 재료와; 상기 제1 선택 게이트와 직접 접촉하는 제2 측벽 스페이서 재료를 포함하고, 상기 제1 측벽 스페이서 재료 및 상기 제2 측벽 스페이서 재료는 실질적으로 동일한 높이를 갖는다. 일부 실시예에서, 상기 측벽 스페이서는, 상기 제1 FeRAM 디바이스의 하부를 따라 연장하는 제1 수평 평면으로부터 상기 제1 FeRAM 디바이스의 상부를 따라 연장하는 제2 수평 평면으로 연장한다.
또 다른 실시예에서, 본 개시는 메모리 구조물을 형성하는 방법에 관한 것이다. 상기 방법은, 기판 위에 계면 유전체 층을 형성하는 단계; 상기 계면 유전체 층 위에 강유전체 랜덤 액세스 메모리(FeRAM; Ferroelectric random-access memory) 스택을 퇴적하는 단계로서, 상기 FeRAM 스택은 강유전체 층 및 상기 강유전체 층 위의 하나 이상의 전도성 층을 포함하는 것인, 상기 퇴적하는 단계; FeRAM 디바이스 스택을 정의하도록 상기 FeRAM 스택을 패터닝하는 단계; 상기 FeRAM 디바이스 스택을 측방향으로 둘러싸는 선택 게이트 층을 형성하는 단계; 상기 FeRAM 디바이스 스택의 제2 측을 따라 선택 게이트를 정의하도록 상기 선택 게이트를 패터닝하는 단계; 상기 FeRAM 디바이스 스택의 제1 측을 따라 상기 기판 내에 공통 소스 영역을 형성하는 단계; 및 상기 기판 내에 드레인 영역을 형성하는 단계를 포함하고, 상기 드레인 영역은 상기 선택 게이트에 의해 상기 FeRAM 디바이스 스택으로부터 분리된다. 일부 실시예에서, 상기 방법은 상기 기판의 상부 표면 아래로 함몰되어 있는 상기 기판의 리세싱된 표면을 형성하도록 상기 기판의 일부를 리세싱하는 단계를 더 포함하고, 상기 FeRAM 디바이스 스택 및 상기 선택 게이트는 상기 리세싱된 표면 바로 위에 형성된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 메모리 구조물에 있어서,
기판 내에 배치된 소스 영역 및 드레인 영역;
상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 위에 배치된 선택 게이트; 및
상기 선택 게이트와 상기 소스 영역 사이의 상기 기판 위에 배치된 강유전체 랜덤 액세스 메모리(FeRAM; Ferroelectric random-access memory) 디바이스를 포함하고,
상기 FeRAM 디바이스는 상기 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함하는 것인 메모리 구조물.
실시예 2. 실시예 1에 있어서, 상기 선택 게이트 및 상기 전도성 전극은 폴리실리콘을 포함하는 것인 메모리 구조물.
실시예 3. 실시예 1에 있어서, 상기 전도성 전극은 상기 강유전체 재료의 상부 표면과 접촉하는 에칭 정지 층을 포함하는 것인 메모리 구조물.
실시예 4. 실시예 1에 있어서,
상기 선택 게이트와 상기 FeRAM 디바이스 사이에 배열된 측벽 스페이서를 더 포함하는 메모리 구조물.
실시예 5. 실시예 4에 있어서, 상기 측벽 스페이서는, 상기 전도성 전극의 측벽 및 상기 강유전체 재료의 측벽과 직접 접촉하며 완전히 덮도록 연속으로 연장하는 유전체 재료를 포함하는 것인 메모리 구조물.
실시예 6. 실시예 1에 있어서,
상기 선택 게이트와 상기 기판 사이로부터 상기 강유전체 재료와 상기 기판 사이로 연속으로 연장하는 계면 유전체 층을 더 포함하는 메모리 구조물.
실시예 7. 실시예 6에 있어서,
상기 계면 유전체 층은 상기 강유전체 재료 바로 아래의 제1 두께 및 상기 선택 게이트 바로 아래의 제2 두께를 갖고,
상기 제1 두께는 상기 제2 두께와 상이한 것인 메모리 구조물.
실시예 8. 실시예 1에 있어서,
상기 기판 위에 배열된 층간 유전체(ILD; inter-level dielectric) 층;
상기 ILD 층의 상부로부터 상기 선택 게이트로 연장하는 제1 전도성 컨택; 및
상기 ILD 층의 상부로부터 상기 전도성 전극으로 연장하는 제2 전도성 컨택을 더 포함하는 메모리 구조물.
실시예 9. 실시예 1에 있어서,
상기 기판은, 상기 기판의 상부 표면 내에 함몰(depressed) 영역을 정의하도록 상기 기판의 제1 측벽과 제2 측벽 사이에 연장하는 리세싱된 표면을 갖고,
상기 FeRAM 디바이스는 상기 리세싱된 표면 위에 그리고 상기 제1 측벽과 상기 제2 측벽 사이에 바로 배열되는 것인 메모리 구조물.
실시예 10. 실시예 1에 있어서,
워드 라인에 의해 상기 선택 게이트에 연결된(coupled) 워드 라인 디코더; 및
상기 워드 라인에 평행하게 연장하는 제어 게이트 라인에 의해 상기 전도성 전극에 연결되는 제어 게이트 디코더를 더 포함하는 메모리 구조물.
실시예 11. 집적 칩에 있어서,
제1 드레인 영역과 제2 드레인 영역 사이의 기판의 리세싱된 표면 내에 배치된 공통 소스 영역으로서, 상기 리세싱된 표면은 비제로(non-zero) 거리만큼 상기 기판의 상부 표면 아래로 리세싱된 것인, 상기 공통 소스 영역;
측방향으로 상기 리세싱된 표면과 상기 상부 표면 사이에 배열된 경계 아이솔레이션 구조물;
상기 공통 소스 영역과 상기 제1 드레인 영역 사이의 상기 리세싱된 표면 위에 배치된 제1 선택 게이트 및 상기 제1 선택 게이트와 상기 공통 소스 영역 사이의 상기 리세싱된 표면 위에 배치된 제1 강유전체 랜덤 액세스 메모리(FeRAM; Ferroelectric random-access memory) 디바이스를 포함하는 제1 FeRAM 셀; 및
상기 공통 소스 영역과 상기 제2 드레인 영역 사이의 상기 리세싱된 표면 위에 배치된 제2 선택 게이트 및 상기 제2 선택 게이트와 상기 공통 소스 영역 사이의 상기 리세싱된 표면 위에 배치된 제2 FeRAM 디바이스를 포함하는 제2 FeRAM 셀을 포함하는 집적 칩.
실시예 12. 실시예 11에 있어서, 상기 제1 FeRAM 디바이스는 에칭 정지 층에 의해 강유전체 재료로부터 분리된 전도성 재료를 포함하는 것인 집적 칩.
실시예 13. 실시예 11에 있어서, 상기 제1 FeRAM 디바이스 및 상기 제1 선택 게이트는 동일한 재료를 포함하는 것인 집적 칩.
실시예 14. 실시예 11에 있어서, 상기 제1 FeRAM 디바이스는 강유전체 재료 및 상기 강유전체 재료 위에 배치된 전도성 전극을 포함하는 것인 집적 칩.
실시예 15. 실시예 14에 있어서, 상기 제1 선택 게이트는 워드 라인에 연결되고, 상기 전도성 전극은 상기 워드 라인과는 독립적으로 바이어싱되도록 구성되는 제어 게이트 라인에 연결되는 것인 집적 칩.
실시예 16. 실시예 11에 있어서,
측방향으로 상기 제1 선택 게이트와 상기 제1 FeRAM 디바이스 사이에 배치된 측벽 스페이서를 더 포함하는 집적 칩.
실시예 17. 실시예 16에 있어서,
상기 측벽 스페이서는,
상기 강유전체 재료 및 상기 전도성 전극과 직접 접촉하는 제1 측벽 스페이서 재료와;
상기 제1 선택 게이트와 직접 접촉하는 제2 측벽 스페이서 재료를 포함하고,
상기 제1 측벽 스페이서 재료 및 상기 제2 측벽 스페이서 재료는 실질적으로 동일한 높이를 갖는 것인 집적 칩.
실시예 18. 실시예 17에 있어서, 상기 측벽 스페이서는, 상기 제1 FeRAM 디바이스의 하부를 따라 연장하는 제1 수평 평면으로부터 상기 제1 FeRAM 디바이스의 상부를 따라 연장하는 제2 수평 평면으로 연장하는 것인 집적 칩.
실시예 19. 메모리 구조물을 형성하는 방법에 있어서,
기판 위에 계면 유전체 층을 형성하는 단계;
상기 계면 유전체 층 위에 강유전체 랜덤 액세스 메모리(FeRAM; Ferroelectric random-access memory) 스택을 퇴적하는 단계로서, 상기 FeRAM 스택은 강유전체 층 및 상기 강유전체 층 위의 하나 이상의 전도성 층을 포함하는 것인, 상기 퇴적하는 단계;
FeRAM 디바이스 스택을 정의하도록 상기 FeRAM 스택을 패터닝하는 단계;
상기 FeRAM 디바이스 스택을 측방향으로 둘러싸는 선택 게이트 층을 형성하는 단계;
상기 FeRAM 디바이스 스택의 제2 측을 따라 선택 게이트를 정의하도록 상기 선택 게이트를 패터닝하는 단계;
상기 FeRAM 디바이스 스택의 제1 측을 따라 상기 기판 내에 공통 소스 영역을 형성하는 단계; 및
상기 기판 내에 드레인 영역을 형성하는 단계를 포함하고,
상기 드레인 영역은 상기 선택 게이트에 의해 상기 FeRAM 디바이스 스택으로부터 분리되는 것인, 메모리 구조물을 형성하는 방법.
실시예 20. 실시예 19에 있어서,
상기 기판의 상부 표면 아래로 함몰되어 있는 상기 기판의 리세싱된 표면을 형성하도록 상기 기판의 일부를 리세싱하는 단계를 더 포함하고, 상기 FeRAM 디바이스 스택 및 상기 선택 게이트는 상기 리세싱된 표면 바로 위에 형성되는 것인, 메모리 구조물을 형성하는 방법.

Claims (10)

  1. 메모리 구조물에 있어서,
    기판 내에 배치된 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 위에 배치된 선택 게이트;
    상기 선택 게이트와 상기 소스 영역 사이의 상기 기판 위에 배치된 강유전체 랜덤 액세스 메모리(FeRAM; ferroelectric random-access memory) 디바이스 - 상기 FeRAM 디바이스는 상기 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함함 - ; 및
    상기 선택 게이트와 상기 FeRAM 디바이스 사이에 배열된 측벽 스페이서를 포함하는 메모리 구조물.
  2. 청구항 1에 있어서, 상기 선택 게이트 및 상기 전도성 전극은 폴리실리콘을 포함하는 것인 메모리 구조물.
  3. 메모리 구조물에 있어서,
    기판 내에 배치된 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 위에 배치된 선택 게이트; 및
    상기 선택 게이트와 상기 소스 영역 사이의 상기 기판 위에 배치된 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스 - 상기 FeRAM 디바이스는 상기 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함함 - 를 포함하고,
    상기 전도성 전극은 상기 강유전체 재료의 상부 표면과 접촉하는 에칭 정지 층을 포함하는 것인 메모리 구조물.
  4. 삭제
  5. 메모리 구조물에 있어서,
    기판 내에 배치된 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 위에 배치된 선택 게이트;
    상기 선택 게이트와 상기 소스 영역 사이의 상기 기판 위에 배치된 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스 - 상기 FeRAM 디바이스는 상기 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함함 - ; 및
    상기 선택 게이트와 상기 기판 사이로부터 상기 강유전체 재료와 상기 기판 사이로 연속으로 연장하는 계면 유전체 층을 포함하는 메모리 구조물.
  6. 메모리 구조물에 있어서,
    기판 내에 배치된 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 위에 배치된 선택 게이트;
    상기 선택 게이트와 상기 소스 영역 사이의 상기 기판 위에 배치된 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스 - 상기 FeRAM 디바이스는 상기 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함함 - ;
    상기 기판 위에 배열된 층간 유전체(ILD; inter-level dielectric) 층;
    상기 ILD 층의 상부로부터 상기 선택 게이트로 연장하는 제1 전도성 컨택; 및
    상기 ILD 층의 상부로부터 상기 전도성 전극으로 연장하는 제2 전도성 컨택을 포함하는 메모리 구조물.
  7. 메모리 구조물에 있어서,
    기판 내에 배치된 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 위에 배치된 선택 게이트; 및
    상기 선택 게이트와 상기 소스 영역 사이의 상기 기판 위에 배치된 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스 - 상기 FeRAM 디바이스는 상기 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함함 - 를 포함하고,
    상기 기판은, 상기 기판의 상부 표면 내에 함몰(depressed) 영역을 정의하도록 상기 기판의 제1 측벽과 제2 측벽 사이에 연장하는 리세싱된 표면을 갖고,
    상기 FeRAM 디바이스는 상기 리세싱된 표면 위에 그리고 상기 제1 측벽과 상기 제2 측벽 사이에 바로 배열되는 것인 메모리 구조물.
  8. 메모리 구조물에 있어서,
    기판 내에 배치된 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 위에 배치된 선택 게이트;
    상기 선택 게이트와 상기 소스 영역 사이의 상기 기판 위에 배치된 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스 - 상기 FeRAM 디바이스는 상기 기판과 전도성 전극 사이에 배열된 강유전체 재료를 포함함 - ;
    워드 라인에 의해 상기 선택 게이트에 연결된(coupled) 워드 라인 디코더; 및
    상기 워드 라인에 평행하게 연장하는 제어 게이트 라인에 의해 상기 전도성 전극에 연결되는 제어 게이트 디코더를 포함하는 메모리 구조물.
  9. 집적 칩에 있어서,
    제1 드레인 영역과 제2 드레인 영역 사이의 기판의 리세싱된 표면 내에 배치된 공통 소스 영역으로서, 상기 리세싱된 표면은 비제로(non-zero) 거리만큼 상기 기판의 상부 표면 아래로 리세싱된 것인, 상기 공통 소스 영역;
    측방향으로 상기 리세싱된 표면과 상기 상부 표면 사이에 배열된 경계 아이솔레이션 구조물;
    상기 공통 소스 영역과 상기 제1 드레인 영역 사이의 상기 리세싱된 표면 위에 배치된 제1 선택 게이트 및 상기 제1 선택 게이트와 상기 공통 소스 영역 사이의 상기 리세싱된 표면 위에 배치된 제1 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 포함하는 제1 FeRAM 셀; 및
    상기 공통 소스 영역과 상기 제2 드레인 영역 사이의 상기 리세싱된 표면 위에 배치된 제2 선택 게이트 및 상기 제2 선택 게이트와 상기 공통 소스 영역 사이의 상기 리세싱된 표면 위에 배치된 제2 FeRAM 디바이스를 포함하는 제2 FeRAM 셀을 포함하는 집적 칩.
  10. 메모리 구조물을 형성하는 방법에 있어서,
    기판 위에 계면 유전체 층을 형성하는 단계;
    상기 계면 유전체 층 위에 강유전체 랜덤 액세스 메모리(FeRAM) 스택을 퇴적하는 단계로서, 상기 FeRAM 스택은 강유전체 층 및 상기 강유전체 층 위의 하나 이상의 전도성 층을 포함하는 것인, 상기 퇴적하는 단계;
    FeRAM 디바이스 스택을 정의하도록 상기 FeRAM 스택을 패터닝하는 단계;
    상기 FeRAM 디바이스 스택을 측방향으로 둘러싸는 선택 게이트 층을 형성하는 단계;
    상기 FeRAM 디바이스 스택의 제2 측을 따라 선택 게이트를 정의하도록 상기 선택 게이트 층을 패터닝하는 단계;
    상기 FeRAM 디바이스 스택의 제1 측을 따라 상기 기판 내에 공통 소스 영역을 형성하는 단계; 및
    상기 기판 내에 드레인 영역을 형성하는 단계를 포함하고,
    상기 드레인 영역은 상기 선택 게이트에 의해 상기 FeRAM 디바이스 스택으로부터 분리되는 것인, 메모리 구조물을 형성하는 방법.
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