KR20190012119A - 메모리 어레이 에지 ｃｍｐ 디싱 효과를 감소시키기 위한 경계 설계 - Google Patents

메모리 어레이 에지 ｃｍｐ 디싱 효과를 감소시키기 위한 경계 설계 Download PDF

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Abstract

일부 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 내에 배치된 복수의 트랜지스터 디바이스를 포함하는 로직 영역, 상기 기판 내에 배치된 복수의 메모리 디바이스를 포함하는 내장 메모리 영역 및 상기 내장 메모리 영역으로부터 상기 로직 영역을 분리하는 경계 영역을 포함한다. 상기 경계 영역은, 제1 상부 표면 및 상기 제1 상부 표면 아래의 제2 상부 표면을 갖는 제1 아이솔레이션 구조물을 포함한다. 상기 제1 및 제2 상부 표면은 상기 제1 아이솔레이션 구조물 위에 있는 내부 측벽에 의해 연결된다. 상기 경계 영역은, 상기 제2 상부 표면 상에 배열되며 상기 내장 메모리 영역을 둘러싸는 메모리 벽 및 상기 제1 상부 표면 상에 배열되며 상기 메모리 벽을 둘러싸는 로직 벽을 포함한다. 상기 로직 벽은 상기 복수의 메모리 디바이스 및 상기 메모리 벽 위에 있는 상부 표면을 갖는다.

Description

메모리 어레이 에지 ＣＭＰ 디싱 효과를 감소시키기 위한 경계 설계{BOUNDARY DESIGN TO REDUCE MEMORY ARRAY EDGE CMP DISHING EFFECT}
본 출원은 2017년 7월 26일 출원된 미국 가출원 번호 제62/537,131호의 우선권을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
오늘날의 전자 디바이스(예컨대, 컴퓨터, 디지털 카메라, 비디오 게임 등)는 일반적으로 데이터(예컨대, 파일, 사진 등)를 저장하는 데에 사용되는 전자 메모리를 포함한다. 전자 메모리는 다양한 상이한 유형으로 나온다. 널리 사용되는 전자 메모리의 한 유형으로는 플래시 메모리가 있다. 플래시 메모리는 쉽고 빠른 데이터 저장을 제공하는 비휘발성 메모리(즉, 전력 공급되지 않을 때 데이터를 보유하는 메모리)이다. 플래시 메모리는 메모리 셀 내의 전하 구속 층 상에 전하를 구속함으로써 정보를 저장한다. 구속된 전하는 메모리 셀에 의해 저장된 데이터 상태를 표시한다.
일부 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 내에 배치된 복수의 트랜지스터 디바이스를 포함하는 로직 영역, 상기 기판 내에 배치된 복수의 메모리 디바이스를 포함하는 내장 메모리 영역 및 상기 내장 메모리 영역으로부터 상기 로직 영역을 분리하는 경계 영역을 포함한다. 상기 경계 영역은, 제1 상부 표면 및 상기 제1 상부 표면 아래의 제2 상부 표면을 갖는 제1 아이솔레이션 구조물을 포함한다. 상기 제1 및 제2 상부 표면은 상기 제1 아이솔레이션 구조물 위에 있는 내부 측벽에 의해 연결된다. 상기 경계 영역은, 상기 제2 상부 표면 상에 배열되며 상기 내장 메모리 영역을 둘러싸는 메모리 벽 및 상기 제1 상부 표면 상에 배열되며 상기 메모리 벽을 둘러싸는 로직 벽을 포함한다. 상기 로직 벽은 상기 복수의 메모리 디바이스 및 상기 메모리 벽 위에 있는 상부 표면을 갖는다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2a 내지 도 2d는 내장 메모리 영역과 로직 영역 사이에 배열된 경계 영역의 단면도의 일부 실시예를 예시한다.
도 3은 내장 메모리 영역과 로직 영역 사이에 배열된 경계 영역의 단면도의 일부 추가의 실시예를 예시한다.
도 4는 내장 메모리 영역과 로직 영역 사이에 배열된 경계 영역의 단면도의 일부 추가의 실시예를 예시한다.
도 5a 및 도 5b는 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩의 일부 추가의 실시예를 예시한다.
도 6은 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩의 일부 추가의 실시예의 단면도를 예시한다.
도 7 내지 도 15는 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 16은 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
수많은 오늘날의 집적 칩은, 로직 디바이스 및 비휘발성 메모리(NVM; non-volatile memory) 디바이스가 동일 반도체 바디 상에 집적되어 있는 내장 메모리 시스템을 포함한다. 동일 반도체 바디 상에의 로직 및 NVM 메모리 디바이스의 집적은, 메모리 및 로직에 대하여 개별 칩을 갖는 시스템보다 개선된 성능 및 더 낮은 비용을 제공한다. 예를 들어, 동일 반도체 바디 상에의 로직 및 NVM 디바이스의 집적은, 2개의 개별 칩을 접속시키는 와이어 및 리드를 통한 바람직하지 못한 지연을 감소시킨다. 일반적으로, 내장 메모리 시스템은 반도체 바디의 상이한 영역 내에 NVM 디바이스(예컨대, 플래시 메모리 디바이스) 및 로직 디바이스(예컨대, 트랜지스터)를 별개로 형성함으로써 제조된다.
가끔은, 성능을 더 개선하기 위해, 내장 메모리 시스템은 금속 게이트 교체 프로세스에 의해 형성된 하이 k(high-k) 금속 게이트 트랜지스터를 포함하는 로직 디바이스를 사용할 수 있다. 통상의 금속 게이트 교체 프로세스 내에서, 기판 위에 더미 게이트 전극이 형성되고 더미 게이트 전극 위에 그리고 그 주변에 유전체 재료가 형성된다. 그 다음, 더미 게이트 전극의 상부를 노출시키도록 제1 평탄화 프로세스가 수행되며, 더미 게이트 전극을 제거하도록 에칭 프로세스가 이어진다. 그 후에 제거된 더미 게이트 전극의 자리에 하나 이상의 게이트 금속이 형성되고, 과도한 게이트 금속을 제거하도록 제2 평탄화 프로세스가 사용된다.
내장 메모리 시스템 내에서, 금속 게이트 교체 프로세스에 사용된 평탄화 프로세스는 NVM 디바이스 및 트랜지스터 디바이스 둘 다에 대해 동작할 것이다. 평탄화 프로세스 동안 NVM 디바이스의 어레이를 둘러싸는 재료가 연성일수록 어레이의 에지를 따라 침식 및/또는 디싱을 허용할 수 있다는 것이 인식되었다. 침식 및/또는 디싱은 에지에 따른 제어 게이트가 어레이 중심에 있는 제어 게이트보다 더 작은 높이를 갖게 할 수 있다. 예를 들어, 디싱은 에지를 따르는 제어 게이트가 어레이 중심에 있는 제어 게이트의 높이보다 대략 35%까지 더 작은 높이를 갖게 할 수 있다. 그 후에 콘택 저항을 감소시키기 위해 어레이의 제어 게이트가 실리사이드화될 때, 더 낮은 제어 게이트 높이는 에지를 따르는 제어 게이트의 완전한 실리사이드화(silicidation)를 초래할 수 있으며, 그 결과 제어 게이트와 반도체 바디 사이의 누설을 증가시킬 수 있다.
본 개시는 일부 실시예에서, 내장 메모리 어레이의 에지를 따르는 침식 및/또는 디싱을 감소시키도록 구성되는 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩 및 관련 제조 방법에 관한 것이다. 집적 칩은 복수의 트랜지스터 디바이스를 갖는 로직 영역 및 복수의 메모리 디바이스를 갖는 내장 메모리 영역을 포함한다. 경계 영역은 내장 메모리 영역을 로직 영역과 분리한다. 경계 영역은 내장 메모리 영역을 둘러싸는 메모리 벽 및 메모리 벽을 둘러싸는 로직 벽을 포함한다. 로직 벽은 메모리 벽 및 복수의 메모리 디바이스 위에 있는 상부 표면을 갖는다. 로직 벽이 메모리 벽 및 복수의 메모리 디바이스 위에 있는 상부 표면을 갖기 때문에, 로직 벽은 메모리 디바이스의 어레이의 에지에 따른 침식 및/또는 디싱에 대해 증가된 내성을 제공할 수 있다.
도 1은 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩(100)의 일부 실시예의 단면도를 예시한다.
집적 칩(100)은 경계 영역(106)에 의해 내장 메모리 영역(108)으로부터 분리된 로직 영역(104)을 포함하는 기판(102)을 포함한다. 로직 영역(104)은 기판(102) 내에 배열된 복수의 트랜지스터 디바이스(110)를 포함하고, 내장 메모리 영역(108)은 기판(102) 내에 배치된 복수의 메모리 디바이스(124)를 포함한다. 일부 실시예에서, 복수의 트랜지스터 디바이스(110)는 하이 k 금속 게이트(HKMG; high-k metal gate) MOSFET 트랜지스터를 포함할 수 있다. 일부 실시예에서, 복수의 메모리 디바이스(124)는 비휘발성 메모리(NVM) 디바이스(예컨대, 플래시 메모리 디바이스)를 포함할 수 있다. 콘택 에칭 정치 층(CESL; contact etch-stop layer)(126)이 기판(102) 위에 있고, 층간 유전체(ILD; inter-level dielectric) 층(128)이 CESL(126) 위에 있다. 전도성 콘택(130)이 ILD 층(128) 내에 배열되고, 하나 이상의 금속 상호접속 층(134)이 ILD 층(128) 위의 금속간 유전체(IMD; inter-metal dielectric) 층(132) 내에 배열된다.
경계 영역(106)은 벽 영역(106a) 및 더미 영역(106b)을 포함한다. 벽 영역(106a) 및 더미 영역(106b)은, 집적 칩(100)의 제조 동안 로직 영역(104) 내에서 그리고/또는 내장 메모리 영역(108) 내에서의 평탄화 제거율의 불균일(예컨대, 화학 기계적 평탄화 프로세스에 의해 야기된 침식 및/또는 디싱)을 완화하도록 구성된 전기적 비활성 구조물을 포함한다. 벽 영역(106a)은 더미 영역(106b)과 내장 메모리 영역(108) 사이에 배치된다. 벽 영역(106a)은 로직 벽(116) 및 메모리 벽(118)을 포함한다. 일부 실시예에서, 로직 벽(116) 및 메모리 벽(118)은 기판(102) 내에 배치된 유전체 재료(예컨대, 산화물)를 포함하는 제1 아이솔레이션 구조물(112) 위에 배열될 수 있다. 더미 영역(106b)은 벽 영역(106a)과 로직 영역(104) 사이에 배열되고 복수의 더미 게이트 스택(122)(즉, 복수의 전기적 비활성 게이트 스택)을 포함한다. 일부 실시예에서, 복수의 더미 게이트 스택(122)은 기판(102)에 의해 제1 아이솔레이션 구조물(112)로부터 분리된 제2 아이솔레이션 구조물(120) 위에 배열될 수 있다.
로직 벽(116) 및 메모리 벽(118)은 CESL(126)에 의해 ILD 층(128)으로부터 측방향으로(laterally) 분리된 측벽을 갖는다. 로직 벽(116) 및 메모리 벽(118)은 또한, ILD 층(128)에 의해 완전히 덮이는, 기판(102)으로부터 멀어지는 방향을 향한 상부 표면을 갖는다. 일부 실시예에서, 로직 벽(116)에 접촉하는 ILD 층(128)의 하부 표면은 또한 CESL(126)에도 접촉할 수 있다.
로직 벽(116)은 제1 아이솔레이션 구조물(112)의 제1 상부 표면(112a) 위에 배열되고, 메모리 벽(118)은 제1 아이솔레이션 구조물(112)의 제2 상부 표면(112b) 위에 배열된다. 제1 상부 표면(112a)은 제2 상부 표면(112b)으로부터 밖으로 연장하는 돌출부(114)를 따라 배치된다. 로직 벽(116)은 0이 아닌(비제로; non-zero) 거리(119)만큼 복수의 메모리 디바이스(124)의 상부 표면 위에 있는 수평 평면(117)을 따라 배열된 상부 표면을 갖는다.
로직 벽(116)이 복수의 메모리 디바이스(124)의 상부 표면보다 더 높은 상부 표면을 갖기 때문에, 로직 벽(116)은, 내장 메모리 영역(108)의 외측 에지를 따라 복수의 메모리 디바이스(124) 상의 침식 및/또는 디싱(예컨대, 교체 금속 게이트 평탄화 프로세스로 인해)을 완화시킬 수 있는 구조를 제공할 수 있다. 내장 메모리 영역(108)의 외측 에지를 따르는 복수의 메모리 디바이스(124) 상의 침식 및/또는 디싱을 완화시킴으로써, 내장 메모리 영역(108) 내의 메모리 디바이스(124)의 성능이 개선된다. 또한, 평탄화 프로세스의 프로세스 윈도우도 또한 개선되며, 그리하여 평탄화 프로세스와 연관된 프로세싱 비용을 감소시킨다.
일부 실시예에서, 비제로 거리(119)는 대략 25 옹스트롬과 대략 100 옹스트롬 사이의 범위 내일 수 있다. 25 옹스트롬보다 더 큰 비제로 거리(119)를 갖는 것은 평탄화(예컨대, CMP) 프로세스로부터의 디싱에 대한 개선된 내성을 제공하며, 100 옹스트롬 미만의 비제로 거리를 갖는 것은 내장 메모리 영역(106a)의 양호한 평탄화를 유지한다. 일부 실시예에서, 수평 평면(117)은 또한 메모리 벽(118), 더미 게이트 스택(122) 및 트랜지스터 디바이스(110) 위에 있을 수 있다. 수평 평면(117)이 또한 메모리 벽(118) 및 복수의 더미 게이트 스택(122) 위에 있는 것은, 로직 벽(116)으로 인해 내장 메모리 영역(106a) 및 로직 영역(106b)의 주변을 따르는 언더폴리싱(under-polishing)을 방지 및/또는 감소시킨다.
도 2a 내지 도 2d는 내장 메모리 영역(예컨대, 도 1의 108)과 로직 영역(예컨대, 도 1의 104) 사이에 배열된 경계 영역(예컨대, 도 1의 106)의 일부 실시예의 단면도를 예시한다. 도 2a 내지 도 2d의 단면도에 도시된 실시예는 로직 벽(예컨대, 도 1의 116)에 그리고 복수의 더미 게이트 스택(예컨대, 도 1의 122)에 사용될 수 있는 재료의 다양한 조합의 일부 예시적인 실시예를 예시한다. 재료의 조합은 도 2a 내지 도 2d에 도시된 바에 한정되지 않는다는 것을 알 수 있을 것이다.
도 2a의 단면도(200)에 도시된 바와 같이, 경계 영역은 제1 아이솔레이션 구조물(112) 및 비제로 거리만큼 제1 아이솔레이션 구조물(112)로부터 측방향으로 분리된 제2 아이솔레이션 구조물(120)을 포함한다. 로직 벽(116) 및 메모리 벽(118)아 제1 아이솔레이션 구조물(112) 위에 배열된다. 복수의 더미 게이트 스택(122)이 제2 아이솔레이션 구조물(120) 위에 배열된다.
로직 벽(116)은 하나 이상의 유전체 재료를 포함하는 유전체 구조물(208)에 의해 제1 아이솔레이션 구조물(112)로부터 분리된 로직 벽 코어(210)를 포함한다. 메모리 벽(118)은 제1 아이솔레이션 구조물(112) 위에 배열된 메모리 벽 코어(212)를 포함한다. 일부 실시예에서, 메모리 벽 코어(212)는 제1 아이솔레이션 구조물(112)과 직접 접촉할 수 있다. 복수의 더미 게이트 스택(122)은 각각, 하나 이상의 유전체 재료를 포함하는 게이트 유전체 구조물(204)에 의해 제2 아이솔레이션 구조물(120)로부터 분리된 더미 게이트(202)를 포함한다. 일부 실시예에서, 게이트 유전체 구조물(204) 및 유전체 구조물(208)은 동일 유전체 재료의 스택을 포함할 수 있다.
일부 실시예에서, 복수의 더미 게이트(202) 및 로직 벽 코어(210)는 하나 이상의 유전체 재료를 포함하는 측벽 스페이서(206)에 의해 둘러싸일 수 있다. 일부 실시예에서, 측벽 스페이서(206)는 질화물(예컨대, 실리콘 질화물), 산화물(예컨대, 실리콘 산화물) 등을 포함할 수 있다. 일부 실시예에서, 메모리 벽 코어(212)는 또한 하나 이상의 유전체 재료를 포함하는 측벽 스페이서(213)에 의해 둘러싸일 수 있다. 일부 실시예에서, 측벽 스페이서(213)는 측벽 스페이서(206)와 동일한 유전체 재료를 포함할 수 있다. 다른 실시예에서, 측벽 스페이서(213)는 측벽 스페이서(206)와 상이한 유전체 재료를 포함할 수 있다. 일부 실시예에서, 복수의 더미 게이트(202)는 각각 측벽 스페이서(206) 사이의 제1 길이(L1)를 갖고, 로직 벽 코어(210)는 측벽 스페이서(206) 사이에 제1 길이(L1)보다 더 큰 제2 길이(L2)를 갖는다. 일부 실시예에서, 메모리 벽 코어(212)는 제1 길이(L1)보다 더 큰, 측벽 스페이서(213) 사이의 제3 길이(L3)를 가질 수 있다. 일부 실시예에서, 제3 길이(L3)는 제1 길이(L1)와 제2 길이(L2) 사이일 수 있다.
일부 실시예에서, 메모리 벽 코어(212)는 폴리실리콘을 포함할 수 있다. 다양한 실시예에서, 더미 게이트(202) 및 로직 벽 코어(210)는 하나 이상의 전도성 재료의 다양한 조합을 포함할 수 있다. 예를 들어, 도 2a의 단면도(200)에 도시된 일부 실시예에서, 더미 게이트(202) 및 로직 벽 코어(210)는 폴리실리콘을 포함할 수 있다. 이러한 실시예에서, 게이트 유전체 구조물(204) 및 유전체 구조물(208)은 동일한 재료(예컨대, 산화물)를 포함할 수 있다. 교체 금속 게이트 프로세스 동안 게이트 금속을 제거하도록 사용되는 평탄화 프로세스는 게이트 금속보다 더 느린 속도로 폴리실리콘을 제거할 수 있다는 것이 인식되었다(예컨대, 화학 기계적 연마 프로세스가 10 옹스트롬의 폴리실리콘 제거 동안 50 옹스트롬의 게이트 금속을 제거할 수 있음). 따라서, 로직 벽 코어(210) 내의 폴리실리콘의 사용은 내장 메모리 영역(예컨대, 도 1의 108) 내의 메모리 디바이스의 디싱을 더 감소시킬 수 있다.
도 2b의 단면도(214)에 도시된 다른 실시예에서, 경계 영역은 더미 게이트(218) 및 하나 이상의 게이트 금속을 포함하는 로직 벽 코어(222)를 포함할 수 있다. 이러한 실시예에서, 더미 게이트(218)는 로직 벽 코어(222)를 기판(102)으로부터 분리하는 유전체 구조물(220)과 동일한 재료(예컨대, 하이 k 유전체 재료)를 포함하는 게이트 유전체 구조물(216)에 의해 기판(102)으로부터 분리될 수 있다. 일부 실시예에서, 하나 이상의 게이트 금속은 알루미늄, 플래티늄, 팔라듐, 니켈, 티타늄, 또는 유사한 금속을 포함할 수 있다.
도 2c의 단면도(224)에 도시된 또 다른 실시예에서, 경계 영역은 폴리실리콘을 포함하는 더미 게이트(202) 및 하나 이상의 게이트 금속을 포함하는 로직 벽 코어(222)를 가질 수 있다. 이러한 실시예에서, 더미 게이트(202)는 로직 벽 코어(222)를 기판(102)으로부터 분리하는 유전체 구조물(220)과 상이한 금속을 포함하는 게이트 유전체 구조물(204)에 의해 기판(102)으로부터 분리될 수 있다. 예를 들어, 게이트 유전체 구조물(204)은 산화물 및/또는 질화물을 포함할 수 있고, 유전체 구조물(220)은 하이 k 유전체 재료(예컨대, 하프늄 산화물)를 포함할 수 있다.
도 2d의 단면도(226)에 도시된 또 다른 실시예에서, 경계 영역은 하나 이상의 게이트 금속을 포함하는 더미 게이트(218) 및 폴리실리콘을 포함하는 로직 벽 코어(210)를 가질 수 있다. 이러한 실시예에서, 더미 게이트(218)는 로직 벽 코어(210)를 기판(102)으로부터 분리하는 유전체 구조물(208)과 상이한 금속을 포함하는 게이트 유전체 구조물(216)에 의해 기판(102)으로부터 분리될 수 있다. 예를 들어, 게이트 유전체 구조물(216)은 하이 k 유전체 재료(예컨대, 하프늄 산화물)를 포함할 수 있고, 유전체 구조물(208)은 산화물 및/또는 질화물을 포함할 수 있다.
도 3은 내장 메모리 영역(예컨대, 도 1의 108)과 로직 영역(예컨대, 도 1의 104) 사이에 배열된 개시된 경계 영역(예컨대, 도 1의 106)의 일부 추가의 실시예의 단면도(300)를 예시한다.
단면도(300)에 도시된 바와 같이, 경계 영역은 벽 영역(106a) 및 더미 영역(106b)을 포함한다. 벽 영역(106a)은 기판(102)에 의해 둘러싸이는 베이스 영역(113) 및 위의 돌출부(114)을 갖는 제1 아이솔레이션 구조물(112)을 포함한다. 돌출부(114)는 베이스 영역(113)의 상부 표면(113a)과 직접 접촉하고 베이스 영역(113)의 상부 표면(113a) 위에 있는 상부 표면을 갖는다. 일부 실시예에서, 돌출부(114)는 베이스 영역(113) 바로 위에서 완전히 구속된다. 로직 벽(116)은 돌출부(114) 위에 배열되고 메모리 벽(118)은 돌출부(114)에 측방향으로 인접한 위치에서 베이스 영역(113)의 상부 표면(113a) 상에 배열된다.
일부 실시예에서, 베이스 영역(113)은 제1 재료를 포함할 수 있고, 돌출부(114)는 제1 재료와 상이하고 그리고/또는 제1 재료와 상이한 특성을 갖는 제2 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 제1 재료는 실리콘 이산화물을 포함할 수 있고 제2 재료는 실리콘 질화물, 실리콘 카바이드 등을 포함할 수 있다. 일부 실시예에서, 베이스 영역(113)은 저온 산화물(LTO; low-temperature oxide)을 포함할 수 있고, 돌출부(114)는 고온 산화물(HTO; high temperature oxide)(예컨대, 대략 600 ℃ 이상의 온도에서 LPCVD 프로세스를 사용하여 형성되는 산화물)을 포함할 수 있다. 돌출부(114)의 HTO는 베이스 영역(113)의 LTO보다 더 높은 밀도 및 더 높은 유전 강도를 갖는다. 다른 실시예에서, 베이스 영역(113)은 유전체 재료(예컨대, 실리콘 이산화물)를 포함할 수 있고, 돌출부(114)는 반도체(예컨대, 실리콘, 폴리실리콘, 게르마늄 등) 또는 금속(예컨대, 알루미늄, 텅스텐, 티타늄 등)을 포함할 수 있다. 또 다른 실시예에서, 베이스 영역(113) 및 돌출부(114)는 동일한 재료(예컨대, 실리콘 이산화물)를 포함할 수 있다.
돌출부(114)는 폭(302) 및 높이(304)를 갖는다. 일부 실시예에서, 높이(304)에 대한 폭(302)의 비는 대략 20과 대략 250 사이의 범위 내에 있을 수 있다. 예를 들어, 일부 실시예에서, 폭(302)은 대략 300 마이크론과 대략 3,750 마이크론 사이 범위 내일 수 있고, 높이(304)는 대략 150 옹스트롬과 대략 500 옹스트롬 사이의 범위 내일 수 있다.
상기 기재된 바와 같이, 돌출부의 높이(304)는 로직 벽(116)이 내장 메모리 영역(예컨대, 도 1의 108) 내의 CMP 디싱에 대항하는 추가의 지지를 제공하는 높이를 갖게 할 수 있다. 돌출부(114)의 높이(304)가 대략 150 옹스트롬보다 작다면, 로직 벽(116)은 내장 메모리 영역(예컨대, 도 1의 108)에의 손상을 피하기 위한 CMP 디싱에 대항하는 충분한 지시를 제공하지 못할 것이다. 대안으로서, 돌출부(114)의 높이(304)가 대략 400 옹스트롬보다 더 크다면, 로직 벽(116)은 CMP 프로세스의 평탄화가 내장 메모리 영역에 대해 악영향을 미치는 높이로 돌출할 것이다(예컨대, NVM 어레이의 중심에서보다 NVM 어레이의 에지 주변에서 더 큰 NVM 게이트 높이가 됨). 또한, 돌출부(114)의 폭(302)이 대략 300 마이크론보다 작은 경우, 로직 벽(116)은 내장 메모리 영역(예컨대, 도 1의 108)에의 손상을 피하기 위해 CMP 디싱에 대항하는 충분한 지지를 제공하지 못할 것이며, 돌출부(114)의 폭(302)이 대략 3,750 마이크론보다 더 큰 경우에는, 돌출부(113)는 집적 칩 상의 많은 비용이 드는 공간을 불필요하게 소비할 것이다.
돌출부(114)의 높이(304)는 로직 벽(116)의 최상부 표면을 제1 거리(306) 만큼 복수의 더미 게이트(202)의 최상부 표면 위로 그리고 제2 거리(308)만큼 메모리 벽(118)의 최상부 표면 위로 연장시킨다. 일부 실시예에서, 제1 거리(306)는 제2 거리(308)보다 더 작을 수 있다. 일부 실시예에서, 제1 거리(306)는 대략 100 옹스트롬과 대략 300 옹스트롬 사이 범위 내일 수 있고, 제2 거리(308)는 대략 100 옹스트롬과 대략 400 옹스트롬 사이의 범위 내일 수 있다. 다른 실시예에서, 제1 거리(306)는 대략 150 옹스트롬과 대략 250 옹스트롬 사이 범위 내일 수 있고, 제2 거리(308)는 대략 200 옹스트롬과 대략 300 옹스트롬 사이의 범위 내일 수 있다. 일부 실시예에서, 로직 벽(116) 및 메모리 벽(118)은 대략 동일한 높이를 가질 수 있으며(예컨대, 대략 600 옹스트롬과 대략 700 옹스트롬 사이), 그리하여 제2 거리(308)가 높이(304)와 대략 동일할 수 있다. 대략 100 옹스트롬과 대략 400 옹스트롬 사이 범위의 제2 거리(308)를 갖는 것은, NVM 어레이의 중심에서보다 NVM 어레이의 에지 주변에서 NVM 게이트 높이가 더 높게 되지 않고 CMP 디싱에 대항하는 지지를 제공한다.
일부 실시예에서, 돌출부(114)는 제1 거리(310)만큼 베이스 영역(113)의 최외측 측벽으로부터 측방향으로 오프셋될 수 있는 최외측 측벽을 갖는다. 일부 실시예에서, 제1 거리(310)는 대략 0 nm와 대략 150 nm 사이의 범위 내일 수 있다. 다른 실시예에서, 제1 거리(310)는 대략 50 nm와 대략 100 nm 사이의 범위 내일 수 있다. 일부 실시예에서, 로직 벽(116)의 최외측 측벽은 제2 거리(312)만큼 돌출부(114)의 최외측 측벽으로부터 측방향으로 오프셋될 수 있다. 다양한 실시예에서, 제2 거리(312)는 대략 100 nm와 대략 200 nm 사이의 범위 내일 수 있다. 제1 거리(310) 및/또는 제2 거리(312)는 오정렬 오차를 고려하고 돌출부(114) 및/또는 로직 벽(116)을 베이스 영역(113) 바로 위에 유지함으로써, 제1 아이솔레이션 구조물(112)과 이웃하는 위치에 전도성 콘택의 형성을 가능하게 한다(예컨대, 도 5a에 도시된 바와 같이, 전도성 콘택(130)이 콘택 영역(544)에 도달할 수 있게 함).
도 4는 내장 메모리 영역(예컨대, 도 1의 108)과 로직 영역(예컨대, 도 1의 104) 사이에 배열된 개시된 경계 영역(예컨대, 도 1의 106)의 일부 추가의 실시예의 단면도(400)를 예시한다.
단면도(400)에 도시된 바와 같이, 경계 영역(106)은 벽 영역(106a) 및 더미 영역(106b)을 포함한다. 벽 영역(106a)은 기판(102)에 의해 둘러싸인 베이스 영역(113)을 갖는 제1 아이솔레이션 구조물(112) 및 베이스 영역(113) 상에 배치된 위의 돌출부(114)를 포함한다. 일부 실시예에서, 돌출부(114)의 측벽은 베이스 영역(113)의 상부 표면(113a)에 수직인 선에 관련하여 측정될 때 0°와 90°사이인 각도로 경사질 수 있다. 다른 실시예에서, 돌출부(114)의 측벽은 베이스 영역(113)의 상부 표면(113a)에 수직인 선에 관련하여 측정될 때 5°와 85°사이인 각도로 경사질 수 있다.
일부 실시예에서, 베이스 영역(113)은 베이스 영역(113)의 상부(113a) 표면 아래에 리세싱된(recessed) 제1 디봇(divot)(402)을 정의하는 하나 이상의 표면을 가질 수 있다. 제1 디봇(402)은 베이스 영역(113)의 에지를 따라 배열될 수 있다. 일부 실시예에서, 돌출부(114)는 제1 디봇(402) 내로 연장하는 하나 이상의 유전체 재료를 포함한다. 일부 실시예에서, 돌출부(114)는 돌출부(114)의 상부 표면을 따라 배열되는 제2 디봇(404)을 정의하는 하나 이상의 표면을 가질 수 있다. 일부 실시예에서, 제2 디봇(404)은 제1 디봇(302) 바로 위에 배열될 수 있다. 다른 실시예에서, 제2 디봇(404)은 측방향으로 제1 디봇(402)과 로직 벽(116) 사이에 배열될 수 있다. 또 다른 실시예에서, 제2 디봇(404)은 돌출부(114)의 제1 상부 표면과, 제1 상부 표면보다 더 높은 돌출부(114)의 제2 상부 표면 사이에 배열될 수 있다. 일부 실시예에서, 제1 디봇은 제2 디봇(404)의 제2 깊이(408)보다 더 큰 제1 깊이(406)를 가질 수 있다.
도 5a 및 도 5b는 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩의 일부 추가의 실시예를 예시한다.
도 5a의 단면도(500)에 도시된 바와 같이, 집적 칩은 로직 영역(104), 내장 메모리 영역(108), 및 내장 메모리 영역(108)으로부터 로직 영역(104)을 분리하는 경계 영역(106)을 갖는 기판을 포함한다. 다양한 실시예에서, 기판(102)은 실리콘, 게르마늄 등과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(102)은 SOI(silicon-on-insulator) 기판을 포함할 수 있다.
로직 영역(104)은 복수의 트랜지스터 디바이스를 포함한다. 일부 실시예에서, 트랜지스터 디바이스는 하이 k 금속 게이트(HKMG) 트랜지스터(502a 및 502b)일 수 있다. HKMG 트랜지스터(502a 및 502b)는 각각, 하나 이상의 유전체 층(506-510)에 의해 기판(102)으로부터 분리된 금속 게이트 전극(504a 및 504b)을 포함한다. 소스/드레인 영역(518)은 금속 게이트 전극(504a 및 504b)의 대향측에 배열된다. 측벽 스페이서(206)는 금속 게이트 전극(504a 및 504b)의 외부 측벽을 따라 연장한다. 일부 실시예에서, 측벽 스페이서(206)는 상이한 유전체 재료를 포함하는 복수의 스페이서 층(512-516)을 포함할 수 있다. 예를 들어, 측벽 스페이서(206)는 제1 산화물을 포함하는 제1 스페이서 층(512), 질화물을 포함하는 제2 스페이서 층(514), 및 제2 산화물을 포함하는 제3 스페이서 층(516)을 포함할 수 있다.
일부 실시예에서, 금속 게이트 전극(504a)은 p 타입 금속(예컨대, 루테늄, 팔라듐 등)을 포함할 수 있고, 금속 게이트 전극(504b)은 n 타입 금속(예컨대, 하프늄, 지르코늄, 티타늄 등)을 포함할 수 있다. 일부 실시예에서, 하나 이상의 유전체 층(506-510)은 베이스 유전체 층(506)(예컨대, 산화물) 위에 하이 k 유전체 층(508)을 포함한다. 일부 추가의 실시예에서, 하나 이상의 유전체 층(506-510)은 하이 k 유전체 층(508) 위에 에칭 정지 층(510)을 더 포함할 수 있다. 일부 실시예에서, 소스/드레인 영역(518)은 기판(102)의 고농도 도핑된 영역을 포함할 수 있다. 다른 실시예에서, 소스/드레인 영역(518)은 기판(102) 내의 리세스 내에 배치된 반도체 재료를 포함하는 에피텍셜 소스/드레인 영역(예컨대, 실리콘 기판 내의 리세스 내에 배치된 실리콘 게르마늄)을 포함할 수 있다.
내장 메모리 영역(108)은 복수의 스플릿-게이트 플래시 메모리 셀(520a 및 520b)을 포함한다. 스플릿-게이트 플래시 메모리 셀(520a 및 520b)은 각각 전하 구속 층(526)에 의해 분리된 선택 게이트(522) 및 제어 게이트(524)를 포함한다. 일부 실시예에서, 선택 게이트(522)는 게이트 유전체(528)(예컨대, 산화물, 질화물 등)에 의해 기판(102)으로부터 분리될 수 있다. 소스/드레인 영역(532)은 스플릿-게이트 플래시 메모리 셀(520a 및 520b)의 대향측을 따라 배열된다. 일부 실시예에서, 실리사이드 층(534)이 선택 게이트(522) 및 제어 게이트(524)의 상부 표면 상에 배치된다.
일부 실시예에서, 선택 게이트(522) 및 제어 게이트(524)는 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 전하 구속층(526)은 2개의 산화물 층 사이에 개재된 전하 구속 질화물 층을 포함한다. 다른 실시예에서, 전하 구속 층(526)은 실리콘 나노입자 도트의 층을 포함할 수 있다. 일부 실시예에서, 측벽 스페이서(530)가 선택 게이트(522) 및 제어 게이트(524)의 외부 측벽을 따라 배치된다. 일부 실시예에서, 측벽 스페이서(530)는 측벽 스페이서(206)와 동일한 것일 수 있다(예컨대, 동일한 순서로 유전체 재료의 동일 스택을 포함함).
전도성 콘택(130)은 ILD 층(128)에 의해 둘러싸이고, 실리사이드 층(534)으로부터 위의 금속 상호접속 층(도시되지 않음)으로 연장한다. 실리사이드 층(534)은 전도성 콘택(130)의 콘택 저항을 감소시키도록 구성된다. 일부 실시예에서, ILD 층(128)은 산화물, 로우 k 유전체 재료, 또는 울트라 로우 k 유전체 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, ILD 층(128)은 BPSG(borophosphosilicate glass), BSG(borosilicate glass), 및 PSG(phosphosilicate glass) 등을 포함할 수 있다. 일부 실시예에서, 콘택 에칭 정지 층(CESL; contact etch-stop layer)(126)은 기판(102)과 ILD 층(128) 사이에 있다.
경계 영역(106)은 벽 영역(106a) 및 더미 영역(106b)을 포함한다. 더미 영역(106b)은 벽 영역(106a)과 로직 영역(104) 사이에 배열되고 복수의 더미 게이트 스택(122)(즉, 복수의 전기적 비활성 게이트 스택)을 포함한다. 다양한 실시예에서, 복수의 더미 게이트 스택(122)은 폴리실리콘 또는 하나 이상의 게이트 금속을 포함하는 더미 게이트 전극(536)을 포함할 수 있다. 벽 영역(106a)은 로직 벽(116) 및 메모리 벽(118)을 포함한다. 다양한 실시예에서, 로직 벽(116)은 폴리실리콘 또는 하나 이상의 게이트 금속을 포함하는 로직 벽 코어(538)를 포함할 수 있다. 일부 실시예에서, 메모리 벽(118)은 폴리실리콘 또는 하나 이상의 게이트 금속을 포함하는 메모리 벽 코어(540)를 포함할 수 있다. 일부 실시예에서, 메모리 벽 코어(540)는 선택 게이트(522) 및/또는 제어 게이트(524)와 동일한 재료(예컨대, 폴리실리콘)일 수 있다.
일부 실시예에서, 로직 벽(116) 및 메모리 벽(118)은 기판(102) 내에 배치된 유전체 재료(예컨대, 산화물)를 포함하는 제1 아이솔레이션 구조물(112) 위에 배열될 수 있다. 제1 아이솔레이션 구조물(112)은 제1 상부 표면(112a)을 갖는 돌출부(114)를 갖는다. 돌출부(114)는 제1 아이솔레이션 구조물(112)의 제2 상부 표면(112b)으로부터 외측으로 돌출한다. 일부 실시예에서, 로직 벽(116)은 제1 상부 표면(112a) 위에 배열되고, 메모리 벽(118)은 제2 상부 표면(112b) 위에 배열된다. 일부 실시예에서, 복수의 더미 게이트 스택(122)은 기판(102)에 의해 제1 아이솔레이션 구조물(112)로부터 분리된 제2 아이솔레이션 구조물(120) 위에 배열될 수 있다.
일부 실시예에서, 복수의 메모리 디바이스(520a 및 520b)는 기판(102) 내의 웰 영역(542)(예컨대, p 타입 기판 내의 n 웰) 내에 배열될 수 있다. 웰 영역(542)은 제1 아이솔레이션 구조물(112)과 제2 아이솔레이션 구조물(120) 사이에 있는 위치로 연장할 수 있다. 이러한 실시예에서, 전도성 콘택(130)은 웰 영역(542) 내의 콘택 영역(544)(예컨대, n+ 영역)을 포함하는 픽업 영역으로 ILD 층(128)을 통해 연장할 수 있다. 전도성 콘택(130)은 복수의 스플릿-게이트 플래시 메모리 셀(520a 및 520b)의 동작의 변경 및 격리를 제공하도록 웰 영역(542)에 바이어스가 인가될 수 있게 한다. 일부 실시예에서, 기판(102)의 상부 표면은 제1 아이솔레이션 구조물(112)과 제2 아이솔레이션 구조물(120) 사이에 리세싱된다.
도 5b는 단면도(500)에 도시된 집적 칩의 상부 평면도(546)를 예시한다. 상부 평면도(546)에 도시된 바와 같이, 메모리 벽(118)은 제1 아이솔레이션 구조물(112) 위에 배열되고 복수의 스플릿 게이트 플래시 메모리 셀(예컨대, 도 5a의 520a 및 520b)을 포함하는 메모리 영역(108) 주변에 끊김없는(unbroken) 구조물로서 연속적으로 연장한다. 로직 벽(116)은 제1 아이솔레이션 구조물(112) 위에 배열되고 메모리 벽(118)으로부터 분리된다. 로직 벽(116)은 메모리 벽(118) 주변에 끊김없는 구조물로서 연속적으로 연장한다. 복수의 더미 게이트 스택(122)이 제2 아이솔레이션 구조물(120) 위에 배열되고 로직 벽(116)을 둘러싼다. 제1 아이솔레이션 구조물(112) 및 제2 아이솔레이션 구조물(120)은 픽업 영역에 의해 분리된다.
도 5a 및 도 5b는 스플릿 게이트 플래시 메모리 셀을 갖는 내장 메모리 영역을 예시하지만, 개시된 경계 영역이 이러한 메모리 셀 구조물과 함께 사용하는 것에 한정되지 않는다는 것을 알 수 있을 것이다. 오히려, 개시된 경계 영역은 다양한 구조를 갖춘 메모리 셀을 갖는 내장 메모리 영역과 함께 사용하는 것에 한정되지 않는다. 예를 들어, 도 6은 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩(600)의 일부 대안의 실시예의 단면도를 예시한다.
집적 칩(600)은 로직 영역(104), 내장 메모리 영역(108) 및 경계 영역(106)을 갖는 기판(102)을 포함한다. 내장 메모리 영역(108)은, 제1 드레인 영역(616a)과 제2 드레인 영역(616b) 사이에 위치된 공통 소스 영역(614)을 포함하는 한 쌍의 플래시 메모리 셀(602a 및 602b)을 포함한다. 공통 소스 영역(614), 제1 드레인 영역(616a) 및 제2 드레인 영역(616b)은 기판(102)의 상부 표면을 따라 배치된다. 제1 채널 영역은 공통 소스 영역(614)과 제1 드레인 영역(616a) 사이에 연장하고, 제2 채널 영역은 공통 소스 영역(614)과 제2 드레인 영역(616b) 사이에 연장한다.
플래시 메모리 셀(602a 및 602b)은 기판(102) 위에 배치된 유전체 층(604)을 더 포함한다. 플로팅 게이트(606a 및 606b)가 유전체 층(604) 위에 위치된다. 플로팅 게이트(606a 및 606b)는 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 실리콘 질화물과 같이 높은 구속 밀도를 갖는 유전체를 포함할 수 있다. 제어 게이트(608a 및 608b)가 플로팅 게이트(606a 및 606b) 위에 배치되며, 선택 게이트(610a 및 610b)가 각각 플로팅 게이트(606a 및 606b)에 이어서 배치된다. 제어 게이트(608a 및 608b), 및 선택 게이트(610a 및 610b)는 인접한 플로팅 게이트(606a 및 606b)에 저장된 데이터 상태를 제어하도록 구성된다. 소거 게이트(612)가 플로팅 게이트(606a 및 606b) 사이에 그리고 공통 소스 영역(614) 위에 배열된다.
일부 실시예에서, 추가의 유전체 재료(618)가 기판(102) 위에 제어 게이트(608a 및 608b), 선택 게이트(610a 및 610b), 공통 소거 게이트(612), 및 플로팅 게이트(606a 및 606b) 사이에 배치된다. 일부 실시예에서, 보호 코팅(620)이 추가의 유전체 재료(618) 위에 배치될 수 있다. 보호 코팅(620)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 층을 포함할 수 있다.
도 7 내지 도 15는 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도(700-1500)를 예시한다. 도 7 내지 15에 도시된 단면도(700-1500)는 방법에 관련하여 기재되어 있지만, 도 7 내지 도 15에 도시된 구조물은 방법에 한정되지 않고 오히려 방법과 별개로 독립적일 수 있다는 것을 알 수 있을 것이다.
도 7의 단면도(700)에 도시된 바와 같이, 기판(102)이 제공된다. 다양한 실시예에서, 기판(102)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 일 수 있으며, 그 뿐만 아니라 이와 연관된 임의의 다른 유형의 반도체, 에피텍셜, 유전체, 또는 금속 층일 수 있다. 기판(102)은 경계 영역(106)에 의해 내장 메모리 영역(108)으로부터 분리된 로직 영역(104)을 포함한다.
제1 아이솔레이션 구조물(112)의 베이스 영역(113) 및 제2 아이솔레이션 구조물(120)이 기판(102)의 경계 영역(106) 내에 형성된다. 일부 실시예에서, 제1 아이솔레이션 구조물(112)의 베이스 영역(113) 및 제2 아이솔레이션 구조물(120)은 기판(102)의 내부 표면에 의해 정의된 리세스를 형성하도록 기판(102)을 선택적으로 에칭함으로써 형성될 수 있다. 그 후에 유전체 재료(예컨대, 산화물, 질화물 등)가 리세스 내에 형성된다. 일부 실시예에서, 유전체 재료는 퇴적 기술(예컨대, 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition), PE-CVD, 원자층 증착(ALD; atomic layer deposition), 스퍼터링 등)에 의해 형성될 수 있다. 다른 실시예에서, 유전체 재료는 저온 산화 프로세스(예컨대, 대략 500 ℃ 이하의 온도에서 수행되는 산화 프로세스)에 의해 형성될 수 있다. 일부 실시예에서, 제1 아이솔레이션 구조물(112)의 베이스 영역(113) 및 제2 아이솔레이션 구조물(120)은 비제로 거리만큼 기판(102)의 둘러싸는 표면으로부터 외측으로 돌출한다.
도 8a 내지 도 8c의 단면도(800)에 도시된 바와 같이, 복수의 메모리 디바이스 구조물(도 8c의 810a-810b)이 내장 메모리 영역(108) 내에 형성되고, 메모리 벽(도 8c의 804)이 경계 영역(106) 내의 제1 아이솔레이션 구조물(112)의 베이스 영역(113) 위에 형성된다. 일부 실시예에서, 복수의 메모리 디바이스 구조물(도 8c의 810a-810b)은 비휘발성 메모리(NVM) 디바이스(예컨대, 플래시 메모리 디바이스)에 대응할 수 있다. 메모리 벽(도 8c의 804)은 복수의 메모리 디바이스 구조물(도 8c의 810a-810b)의 형성과 동시에 형성될 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 게이트 유전체 층이 기판(102) 위에 형성된다. 일부 실시예에서, 게이트 유전체 층은 열 프로세스에 의해 형성된 산화물(예컨대, SiO2)을 포함할 수 있다. 대안의 실시예에서, 게이트 유전체 층은 퇴적 프로세스(예컨대, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD) 등)에 의해 형성될 수 있다. 선택 게이트 층이 게이트 유전체 층 및 제1 아이솔레이션 구조물(112)의 베이스 영역(113) 위에 형성되고, 제1 하드 마스크 층(802)이 선택 게이트 층 위에 선택적으로 형성된다. 그 다음, 게이트 유전체(528) 위에 선택 게이트(522)를 그리고 제1 아이솔레이션 구조물(112)의 베이스 영역(113) 위에 메모리 벽 코어(540)를 갖는 메모리 벽(804)을 정의하도록, 선택 게이트 층 및 게이트 유전체 층이 제1 하드 마스크 층(802)에 따라 에칭된다. 일부 실시예에서, 메모리 벽 코어(540) 위의 제1 하드 마스크 층(802)의 상부 표면은, 선택 게이트(522) 위의 제1 하드 마스크 층(802)의 상부 표면으로부터 비제로 거리(803)만큼 수직으로 오프셋된다.
도 8b의 단면도(806)에 도시된 바와 같이, 전하 구속층이 메모리 벽 코어(540) 및 선택 게이트(522) 위에 형성되고, 제어 게이트 층이 내장 메모리 영역(108) 내의 전하 구속 층 위에 형성된다. 제2 하드 마스크 층(808)이 제어 게이트 층 위에 선택적으로 형성된다. 그 다음, 복수의 메모리 디바이스 구조물(810a-810b) 내에 제어 게이트(524) 및 전하 구속층(526)을 정의하도록, 제어 게이트 층 및 전하 구속 층이 제2 하드 마스크 층(808)에 따라 에칭된다. 일부 실시예에서, 선택 게이트 층 및 제어 게이트 층은 퇴적 프로세스(예컨대, CVD, PVD, ALD 등)에 의해 형성된 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 제1 하드 마스크 층(802) 및 제2 하드 마스크 층(808)은 산화물(예컨대, PE-SiON), 질화물(예컨대, 실리콘 질화물(SiN)), 카바이드(예컨대, SiC) 등을 포함할 수 있다.
도 8c의 단면도(812)에 도시된 바와 같이, 측벽 스페이서(530)가 메모리 벽(804) 및 메모리 디바이스 구조물(810a-810b)의 측벽을 따라 형성된다. 일부 실시예에서, 측벽 스페이서(530)는 퇴적 기술(예컨대, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 사용하여 기판(102) 위에 하나 이상의 스페이서 층을 퇴적함으로써 형성될 수 있다. 다양한 실시예에서, 하나 이상의 스페이서 층은 실리콘 질화물, 실리콘 이산화물(SiO2), 실리콘 산질화물(예컨대, SiON), 또는 유사한 재료를 포함할 수 있다. 그 후에, 수평 표면으로부터 하나 이상의 스페이서 층을 제거하도록 하나 이상의 스페이서 층이 에칭되며, 메모리 벽(804) 및 메모리 디바이스 구조물(810a-810b)의 대향측을 따라 측벽 스페이서(530)를 남긴다.
소스/드레인 영역(532)이 내장 메모리 영역(108) 내에 형성된다. 일부 실시예에서, 소스/드레인 영역(532)은 기판(102) 안으로 도펀트 종을 선택적으로 주입함으로써 형성될 수 있다. 일부 실시예에서, 도펀트 종은 메모리 디바이스 구조물(810a-810b)을 포함하는 마스크에 따라 기판(102) 안으로 선택적으로 주입될 수 있다. 다양한 실시예에서, 도펀트 종은 p 타입 도펀트(예컨대, 붕소, 갈륨 등) 또는 n 타입 도펀트(예컨대, 인, 비소 등)를 포함할 수 있다. 일부 실시예에서, 기판(102) 안으로 도펀트 종을 주입한 후에, 기판(102) 내에서 도펀트 종을 확산시키도록 드라이브인(drive-in) 어닐이 수행될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 제1 아이솔레이션 구조물(112)의 최대 높이가 조정된다. 일부 실시예에서, 최대 높이는 제1 아이솔레이션 구조물(112)의 베이스 영역(113)의 상부 표면으로부터 외측으로 돌출하는 돌출부(114)를 형성함으로써 조정될 수 있다. 일부 실시예에서, 돌출부(114)는 제1 아이솔레이션 구조물(112)의 일부의 높이를 증가시키도록(예컨대, 100 옹스트롬 내지 300 옹스트롬 만큼) 고온 산화물(HTO; high-temperature oxide) 프로세스를 사용하여 형성될 수 있다. 예를 들어, 일부 실시예에서, 마스킹 층(902)이 로직 영역(104) 및 내장 메모리 영역(108) 위에 형성될 수 있고, 그 후에 열 산화 프로세스가 수행될 수 있다. 다른 실시예에서, 돌출부(14)는 퇴적 프로세스 다음에 에칭 프로세스를 사용하여 형성될 수 있다.
일부 실시예에서, 돌출부(114)는 고온 산화물(HTO)(예컨대, 대략 600 ℃ 이상의 온도에서 형성되는 산화물)을 포함하도록 형성될 수 있다. 일부 이러한 실시예에서, 돌출부는 저압 화학적 기상 증착(LPCVD; low pressure chemical vapor deposition) 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, LPCVD 프로세스는 대략 10 mT(milli-Torr)와 대략 1000 mT 사이 범위 내의 압력에서 수행될 수 있다. 다른 실시예에서, LPCVD 프로세스는 다른 압력에서 수행될 수 있다. 일부 실시예에서, HTO를 형성하도록 사용된 LPCVD 프로세스는 대략 800 ℃와 대략 1,300 ℃ 사이 범위 내의 온도에서 수행될 수 있다. 일부 실시예에서, HTO는 프로세싱 챔버 내에서 디클로로실란(SiH2Cl2) 및 아산화질소(2N2O)를 반응시킴으로써 형성된 실리콘 이산화물을 포함할 수 있다(예컨대, SiH2Cl2 + 2 N2O → SiO2 + 2N2 + 2HCl).
도 10a 및 도 10b의 단면도(1000 및 1014)에 도시된 바와 같이, 복수의 트랜지스터 게이트 스택(1008a-1008b)이 로직 영역(104) 내에 형성된다. 경계 영역(106) 내에서, 복수의 더미 게이트 스택(1010a-1010b)이 제2 아이솔레이션 구조물(120) 위에 형성되고, 로직 벽(1012)이 돌출부(114) 위에 형성된다. 일부 실시예에서, 복수의 트랜지스터 게이트 스택(1008a-1008b), 복수의 더미 게이트 스택(1010a-1010b), 및 로직 벽(1012)은 내장 메모리 캡(1002)이 복수의 메모리 디바이스 구조물(810a-810b) 및 메모리 벽(804)을 덮으면서 형성될 수 있다. 일부 실시예에서, 복수의 트랜지스터 게이트 스택(1008a-1008b), 복수의 더미 게이트 스택(1010a-1010b), 및 로직 벽(1012)은 동시에 형성될 수 있다.
도 10a의 단면도(1000)에 도시된 바와 같이, 하나 이상의 게이트 유전체 층이 기판(102) 위에 형성된다. 게이트 전극 층이 하나 이상의 게이트 유전체 층 위에 형성된다. 하나 이상의 게이트 유전체 층 및 게이트 전극 층은, 게이트 유전체(508-510) 위에 배열된 게이트 전극 층(1004)을 각각 포함하는, 복수의 트랜지스터 게이트 스택(1008a-1008b), 복수의 더미 게이트 스택(1010a-1010b), 및 로직 벽(1012)을 정의하도록 선택적으로 패터닝된다. 로직 벽(1012)은 메모리 벽(804) 및 메모리 디바이스 구조물(810a-810b)의 상부 표면 위에 있는 상부 표면을 갖는다. 다양한 실시예에서, 복수의 트랜지스터 게이트 스택(1008a-1008b), 복수의 더미 게이트 스택(1010a-1010b), 및/또는 로직 벽(1012) 내의 게이트 전극 층(1004)은 희생 게이트 전극 층을 포함할 수 있는데, 이는 나중에 금속 게이트 교체 프로세스 동안 제거된다(예컨대, 도 13a 및 도 13b에 도시됨).
일부 실시예에서, 에칭 프로세스 전에, 하드 마스크 층(1006)이 게이트 전극 층(1004) 및 하나 이상의 게이트 유전체 층 위에 선택적으로 형성될 수 있다. 그 후에 하드 마스크 층(1006)은 에칭 프로세스를 위한 마스크로서 사용된다. 일부 실시예에서, 게이트 전극 층은 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 하나 이상의 게이트 유전체 층은 산화물(예컨대, 실리콘 산화물), 질화물(예컨대, 실리콘 산질화물) 등을 포함할 수 있다. 다른 실시예에서, 하나 이상의 게이트 유전체 층은 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 등과 같은 하이 k 유전체 재료를 포함할 수 있다.
도 10b의 단면도(1014)에 도시된 바와 같이, 측벽 스페이서(206)가 복수의 트랜지스터 게이트 스택(1008a-1008b), 복수의 더미 게이트 스택(1010a-1010b), 및 로직 벽(1012)의 대향측을 따라 형성된다. 다양한 실시예에서, 측벽 스페이서(206)는 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물 또는 유사 재료를 포함할 수 있다. 일부 실시예에서, 측벽 스페이서(206)는 기판(102) 위에 하나 이상의 스페이서 층(512-516)을 퇴적함으로써 형성될 수 있다. 일부 실시예에서, 하나 이상의 스페이서 층(512-516)은 퇴적 기술(예컨대, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 사용하여 기판(102) 위에 퇴적된다. 일부 실시예에서, 하나 이상의 스페이서 층(512-516)은 산화물을 포함하는 제1 스페이서 층(512), 질화물을 포함하는 제2 스페이서 층(514), 및 산화물을 포함하는 제3 스페이서 층(516)을 포함할 수 있다. 그 후에, 수평 표면으로부터 하나 이상의 스페이서 층(512-516)을 제거하도록 하나 이상의 스페이서 층(512-516)이 에칭된다.
소스/드레인 영역(518)이 로직 영역(104) 내에 형성된다. 일부 실시예에서, 소스/드레인 영역(518)은 복수의 트랜지스터 게이트 스택(1008a-1008b), 복수의 더미 게이트 스택(1010a-1010b), 로직 벽(1012) 및 측벽 스페이서(206)를 포함하는 마스크에 따라 기판(102) 안으로 도펀트 종을 선택적으로 주입함으로써 형성될 수 있다.
일부 대안의 실시예(도시되지 않음)에서, 측벽 스페이서(206 및 530)는 복수의 트랜지스터 게이트 스택(1008a-1008b), 복수의 더미 게이트 스택(1010a-1010b), 및 로직 벽(1012)의 형성 후에 동시에 형성될 수 있다. 이러한 실시예에서, 내장 메모리 캡(1002)은 복수의 트랜지스터 게이트 스택(1008a-1008b), 복수의 더미 게이트 스택(1010a-1010b), 및 로직 벽(1012)의 형성 후에 제거될 수 있다. 그 후에 로직 영역(104), 경계 영역(106) 및 내장 메모리 영역(108)에 하나 이상의 스페이서 층이 형성된다. 그 다음, 하나 이상의 스페이서 층은 수평 표면으로부터 하나 이상의 스페이서 층(512-516)을 제거함으로써 측벽 스페이서(206 및 530)를 동시에 형성하도록 에칭된다.
도 11의 단면도(1100)에 도시된 바와 같이, 콘택 에칭 정지 층(CESL)(126)이 기판(102) 위에 형성된다. CESL(126)은 퇴적 프로세스(예컨대, CVD, PVD, PE-CVD 등)에 의해 형성될 수 있고, 질화물 층(예컨대, 실리콘 질화물), 카바이드 층(예컨대, 실리콘 카바이드) 등을 포함할 수 있다. CESL(126) 위의 위치에서 기판(102) 위에 제1 층간 유전체(ILD) 층(1102)이 형성된다. 일부 실시예에서, ILD 층(1102)은 산화물, 로우 k 유전체 재료, 또는 울트라 로우 k 유전체 재료를 포함할 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제1 평탄화 프로세스(1201)가 수행된다. 제1 평탄화 프로세스(1201)는 복수의 트랜지스터 게이트 스택(1202a-1202b), 복수의 더미 게이트 스택(122) 및 로직 벽(116)을 형성하도록 CESL(126) 및 제1 ILD 층(1102)의 일부를 제거한다. 일부 실시예에서, 제1 평탄화 프로세스(1201)는 화학 기계적 평탄화(CMP) 프로세스를 포함할 수 있다. 제1 평탄화 프로세스(1201)는 폴리실리콘 게이트까지 CESL(126), 제1 ILD 층(902), 및 하드 마스크 층(도 11의 1006)의 일부를 제거하며 폴리실리콘 게이트를 노출시킨다. 일부 실시예에서, 제1 평탄화 프로세스(1201)는 또한, 메모리 벽(118) 및 복수의 메모리 디바이스(520a-520b)를 정의하도록 제1 하드 마스크 층(도 11의 802) 및 제2 하드 마스크 층(도 11의 808)을 제거할 수 있다. 다른 실시예에서, 제1 하드 마스크 층(도 11의 802) 및 제2 하드 마스크 층(도 11의 808)은 제1 평탄화 프로세스 전에 제거될 수 있다.
CMP 프로세스의 제거율은 CMP 프로세스의 압력, 온도 및 속도와 같은 요인에 기초한다는 것이 인식되었다. 또한 CMP 프로세스의 제거율은 상이한 재료에 대하여 상이하다는 것도 인식되었다(기판 위의 국부적인 비평면성을 초래함). 로직 벽(116)의 제1 높이값(elevation)이 복수의 메모리 디바이스(520a-520b) 및 메모리 벽(118)의 높이값보다 더 높기 때문에, 로직 벽(116)은 제1 평탄화 프로세스(1201)가 메모리 벽(118)에 그리고 내장 메모리 영역(108)의 에지를 따라 가하는 압력을 제한한다. 제한된 압력은 내장 메모리 영역(108)의 에지를 따라 메모리 벽(118) 및 복수의 메모리 디바이스(520a-520b)의 제거율을 감소시킬 것이고 따라서 에지를 따라 디싱을 완화할 것이다.
도 13a 및 도 13b의 단면도(1300 및 1306)에 도시된 바와 같이, 교체 금속 게이트 프로세스가 로직 영역 내의 트랜지스터에 대해 수행된다.
도 13a의 단면도(1300)에 도시된 바와 같이, 교체 금속 게이트 프로세스는 복수의 트랜지스터 게이트 스택(1202a-1202)로부터 게이트 전극 층을 제거한다. 더미 게이트 전극을 제거한 결과, 게이트 캐비티(1302a-1302b)가 측벽 스페이서 사이에 배열되게 된다. 일부 실시예에서, 게이트 전극 층은 에칭 프로세스(1304)에 의해 제거될 수 있다. 예를 들어, 일부 실시예(도시되지 않음)에서, 마스킹 층(예컨대, 포토레지스트)이 기판(102) 위에 선택적으로 형성될 수 있고, 게이트 전극 층을 제거하도록 후속 에칭 프로세스(1304)가 수행될 수 있다. 일부 추가의 실시예(도시되지 않음)에서, 에칭 프로세스(1304)는 또한 더미 게이트 스택(122) 내로부터 그리고/또는 로직 벽(116) 내로부터 게이트 전극 재료를 제거할 수 있다.
도 13b의 단면도(1306)에 도시된 바와 같이, 하나 이상의 게이트 금속(1308)이 게이트 캐비티(1302a-1302b) 내에 그리고 제1 ILD 층(1102) 위에 형성된다. 다양한 실시예에서, 하나 이상의 게이트 금속은 퇴적 프로세스(예컨대, PVD, CVD, PE-CVD 등)에 의해 형성될 수 있다. 일부 추가의 실시예(도시되지 않음)에서, 하나 이상의 게이트 금속(1308)은 더미 게이트 스택 내에 그리고/또는 로직 벽 내에 형성될 수 있다. 일부 실시예에서, 하나 이상의 게이트 금속(1308)은 알루미늄, 탄탈럼, 티타늄 등과 같은 n 타입 금속을 포함할 수 있다. 일부 실시예에서, 하나 이상의 게이트 금속(1308)은 플래티늄, 텅스텐, 니켈 등과 같은 p 타입 금속을 포함할 수 있다. 일부 실시예에서, 유전체 층도 또한 제거되어 하이 k 게이트 유전체로 교체될 수 있다. 다른 실시예에서, 유전체 층(508)이 하이 k 유전체 층을 포함할 때, 유전체 층은 제거되지 않을 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 제2 평탄화 프로세스(1401)가 과도한 하나 이상의 게이트 금속(1308)을 제거하도록 수행된다. 과도한 하나 이상의 게이트 금속(1308)을 제거한 결과, 하이 k 금속 게이트(HKMG) 트랜지스터(502a 및 502b)가 된다. HKMG 트랜지스터(502a 및 502b)는 각각, 하나 이상의 유전체 층(508-510)에 의해 기판(102)으로부터 분리된 금속 게이트 전극(504a 및 504b)을 포함한다. 일부 실시예에서, 제2 평탄화 프로세스(1401)는 CMP 프로세스를 포함할 수 있다. 로직 벽(116)의 제1 높이값이 복수의 메모리 디바이스(520a-520b) 및 메모리 벽(118)의 높이값보다 더 높기 때문에, 로직 벽(116)은 제2 평탄화 프로세스(1401)가 메모리 벽(118)에 그리고 내장 메모리 영역(108)의 에지를 따라 가하는 압력을 제한한다. 제한된 압력은 내장 메모리 영역(108)의 에지를 따라 메모리 벽(118) 및 복수의 메모리 디바이스(520a-520b)의 제거율을 감소시킬 것이고 따라서 에지를 따라 디싱을 완화할 것이다.
도 15의 단면도(1500)에 도시된 바와 같이, 메모리 디바이스(520a-520b) 내의 제어 게이트(524) 및 선택 게이트(522)의 상부 표면을 따라 실리사이드 층(534)을 형성하도록 실리사이드화 프로세스가 수행된다. 일부 실시예에서, 실리사이드화 프로세스는, 금속 층(예컨대, 니켈 층)을 퇴적한 다음, 실리사이드 층(534)을 형성하도록 열 어닐링 프로세스(예컨대, 급속 열 어닐)를 수행함으로써 수행될 수 있다.
전도성 콘택(130)이 제1 ILD 층(1102) 위에 제2 ILD 층(1502) 내에 형성된다. 전도성 콘택(130)은 실리사이드 층(534) 및 금속 게이트 전극(504a 및 504b)에 접촉하도록 제2 ILD 층(1502)을 통해 연장한다. 일부 실시예에서, 전도성 콘택(130)은 다마신 프로세스에 의해 형성될 수 있다. 이러한 실시예에서, 제2 ILD 층(1502)은 제1 ILD 층(1102) 위에 형성된다. 제2 ILD 층(1502)은 콘택 홀을 형성하도록 에칭되고, 콘택 홀은 그 후에 전도성 재료(예컨대, 구리 및/또는 알루미늄)로 채워진다. 그 후에 제2 ILD 층(1502) 위로부터 과도한 전도성 재료를 제거하도록 화학 기계적 평탄화(CMP) 프로세스가 수행된다.
도 16은 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩을 형성하는 방법(1600)의 일부 실시예의 흐름도를 예시한다.
방법(1600)은 일련의 동작들 또는 이벤트들로서 여기에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 추가적으로, 예시된 모든 동작들이 여기에서의 기재의 하나 이상의 양상 또는 실시예를 구현하는 데 요구되지 않을 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
1602에서, 제1 아이솔레이션 구조물의 베이스 영역 및 제2 아이솔레이션 구조물이 기판의 경계 영역 내에 형성된다. 도 7은 동작 1602에 대응하는 일부 실시예의 단면도(700)를 예시한다.
1604에서, 복수의 메모리 디바이스 구조물이 기판의 내장 메모리 영역 내에 형성된다. 일부 실시예에서, 복수의 메모리 디바이스는 비휘발성 메모리(NVM) 디바이스를 포함할 수 있다. 도 8a 내지 도 8c는 동작 1604에 대응하는 일부 실시예의 단면도를 예시한다.
1606에서, 복수의 메모리 디바이스 구조물을 둘러싸는 메모리 벽이 제1 아이솔레이션 구조물의 베이스 영역(113) 위에 형성된다. 도 8a 내지 도 8c는 동작 1606에 대응하는 일부 실시예의 단면도를 예시한다.
1608에서, 내장 메모리 캡이 복수의 메모리 디바이스 구조물 및 메모리 벽 위에 형성된다. 도 8a 내지 도 8c는 동작 1608에 대응하는 일부 실시예의 단면도를 예시한다.
1610에서, 제1 아이솔레이션 구조물의 상부 표면으로부터 외측으로 돌출하는 돌출부를 형성함으로써 제1 아이솔레이션 구조물의 일부의 높이가 조정된다. 일부 실시예에서, 높이는 제1 아이솔레이션 구조물의 일부의 높이(예컨대, 100 옹스트롬과 200 옹스트롬 사이)를 증가시키도록 고온 산화물(HTO) 프로세스를 수행함으로써 조정될 수 있다. 도 9는 동작 1610에 대응하는 일부 실시예의 단면도(900)를 예시한다.
1612에서, 경계 영역에 의해 메모리 영역으로부터 분리되는 기판의 로직 영역 내에 복수의 트랜지스터 디바이스 스택이 형성된다. 일부 실시예에서, 복수의 트랜지스터 디바이스 스택은 희생 게이트 구조물을 포함할 수 있다. 도 10a 및 도 10b는 동작 1612에 대응하는 일부 실시예의 단면도를 예시한다.
1614에서, 경계 영역 내의 제2 아이솔레이션 구조물 위에 복수의 더미 게이트 스택이 형성된다. 도 10a 및 도 10b는 동작 1614에 대응하는 일부 실시예의 단면도를 예시한다.
1616에서, 로직 벽이 돌출부 위에 형성된다. 도 10a 및 도 10b는 동작 1616에 대응하는 일부 실시예의 단면도를 예시한다.
1618에서, 내장 메모리 캡이 복수의 메모리 디바이스 구조물 및 메모리 벽 위로부터 제거된다.
1620에서, 콘택 에칭 정지 층(CESL)이 기판 위에 형성된다. 도 11은 동작 1620에 대응하는 일부 실시예의 단면도(1100)를 예시한다.
1622에서, CESL의 일부를 제거하고 희생 게이트 구조물을 노출시키도록 제1 평탄화 프로세스가 수행된다. 도 12는 동작 1622에 대응하는 일부 실시예의 단면도(1200)를 예시한다.
1624에서, 복수의 트랜지스터 디바이스 스택에 대해 교체 금속 게이트 프로세스가 수행된다. 교체 금속 게이트 프로세스는 복수의 트랜지스터 디바이스 스택으로부터 희생 게이트 전극을 제거하고 제거된 희생 게이트 전극의 위치 내에 하나 이상의 게이트 금속을 형성한다. 도 13a 및 도 13b는 동작 1624에 대응하는 일부 실시예의 단면도를 예시한다.
1626에서, 과도한 하나 이상의 게이트 금속을 제거하도록 제2 평탄화 프로세스가 수행된다. 도 14는 동작 1626에 대응하는 일부 실시예의 단면도(1400)를 예시한다.
1628에서, 실리사이드화 프로세스가 수행된다. 도 15는 동작 1628에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
1630에서, 기판 위의 ILD 층 내에 전도성 콘택이 형성된다. 도 15는 동작 1630에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
따라서, 일부 실시예에서, 본 개시는 내장 메모리 어레이의 에지를 따른 침식 및/또는 디싱을 감소시키도록 구성되는 경계 영역에 의해 로직 영역으로부터 분리된 내장 메모리 영역을 갖는 집적 칩 및 관련 제조 방법에 관한 것이다.
일부 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 내에 배치된 복수의 트랜지스터 디바이스를 포함하는 로직 영역, 상기 기판 내에 배치된 복수의 메모리 디바이스를 포함하는 내장 메모리 영역 및 상기 내장 메모리 영역으로부터 상기 로직 영역을 분리하는 경계 영역을 포함하고, 상기 경계 영역은, 제1 상부 표면 및 상기 제1 상부 표면 아래의 제2 상부 표면을 갖는 제1 아이솔레이션 구조물로서, 상기 제1 상부 표면은 상기 제1 아이솔레이션 구조물 위에 있는 내부 측벽에 의해 상기 제2 상부 표면에 연결되는 것인, 상기 제1 아이솔레이션 구조물, 상기 제2 상부 표면 상에 배열되며 상기 내장 메모리 영역을 둘러싸는 메모리 벽, 및 상기 제1 상부 표면 상에 배열되며 상기 메모리 벽을 둘러싸는 로직 벽을 포함하고, 상기 로직 벽은 상기 복수의 메모리 디바이스 및 상기 메모리 벽 위에 있는 상부 표면을 갖는다. 일부 실시예에서, 상기 복수의 메모리 디바이스는 전하 구속 유전체 층에 의해 선택 게이트로부터 분리된 제어 게이트를 갖는 플래시 메모리 디바이스를 포함하고, 상기 메모리 벽은 상기 제어 게이트 또는 상기 선택 게이트와 동일한 재료를 포함한다. 일부 실시예에서, 상기 내부 측벽은 상기 제2 상부 표면에 수직인 선에 관련하여 0이 아닌 각도로 배향된다. 일부 실시예에서, 상기 제1 상부 표면은 상기 제2 상부 표면 위에 있는 수평 평면을 따라 배치된다. 일부 실시예에서, 상기 집적 칩은, 상기 제1 아이솔레이션 구조물과 상기 로직 영역 사이의 상기 경계 영역에서 상기 기판 내에 배치된 제2 유전체 재료를 포함하는 제2 아이솔레이션 구조물, 및 상기 제2 아이솔레이션 구조물 위에 배열된 복수의 더미 게이트 스택을 더 포함한다. 일부 실시예에서, 상기 복수의 더미 게이트 스택은 상기 로직 벽의 상부 표면 아래에 있는 상부 표면을 갖는다. 일부 실시예에서, 상기 제2 아이솔레이션 구조물의 최상부 표면은 상기 제1 아이솔레이션 구조물의 제1 상부 표면 아래에 배열된다. 일부 실시예에서, 상기 제1 아이솔레이션 구조물 및 상기 제2 아이솔레이션 구조물은 상기 제1 아이솔레이션 구조물과 상기 제2 아이솔레이션 구조물 사이에 위치된 상기 기판의 표면으로부터 외측으로 돌출한다. 일부 실시예에서, 상기 로직 벽 및 상기 복수의 더미 게이트 스택은 폴리실리콘을 포함한다. 일부 실시예에서, 상기 로직 벽은 폴리실리콘을 포함하고 상기 복수의 더미 게이트 스택은 하나 이상의 게이트 금속을 포함한다. 일부 실시예에서, 집적 칩은, 상기 기판 위에 배열된 콘택 에칭 정지 층, 및 상기 콘택 에칭 정지 층에 의해 상기 메모리 벽 및 상기 로직 벽으로부터 측방향으로 분리된 층간 유전체(ILD) 층을 더 포함한다.
다른 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은, 기판의 로직 영역 내에 배치된 복수의 트랜지스터 디바이스, 상기 기판의 내장 메모리 영역 내에 배치된 복수의 메모리 디바이스, 상기 복수의 트랜지스터 디바이스와 상기 복수의 메모리 디바이스 사이에 상기 기판 내에 배치된 제1 유전체 재료를 갖는 제1 아이솔레이션 구조물, 상기 제1 아이솔레이션 구조물과 상기 복수의 트랜지스터 디바이스 사이에 상기 기판 내에 배치된 제2 유전체 재료를 갖는 제2 아이솔레이션 구조물, 상기 제2 아이솔레이션 구조물 위에 배열된 복수의 더미 게이트 스택, 상기 제1 아이솔레이션 구조물의 하부 표면 위에 연속적으로 배열되며 상기 복수의 메모리 디바이스 주변에 제1의 끊김없는 구조물로서 연장하는 메모리 벽, 및 상기 제1 아이솔레이션 구조물의 상부 표면 위에 배열되며 상기 메모리 벽 주변에 제2의 끊김없는 구조물로서 연속적으로 연장하는 로직 벽을 포함하고, 상기 로직 벽은 상기 메모리 벽 및 상기 복수의 더미 게이트 스택으로부터 0이 아닌 거리만큼 분리된 수평 평면을 따라 배열된 최상부 표면을 갖는다. 일부 실시예에서, 상기 제1 아이솔레이션 구조물은 베이스 영역 및 상기 베이스 영역의 상부 표면으로부터 외측으로 연장하며 상기 베이스 영역 위에 완전히 구속되는 돌출부를 가지며, 상기 메모리 벽은 상기 베이스 영역과 접촉하고 상기 로직 벽은 상기 돌출부와 접촉한다. 일부 실시예에서, 상기 베이스 영역은 제1 재료를 포함하고, 상기 돌출부는 상기 제1 재료와 상이한 제2 재료를 포함한다. 일부 실시예에서, 상기 돌출부는 높이 및 폭을 가지며, 상기 폭은 상기 높이의 대략 20배와 대략 250배 사이 범위 내에 있다. 일부 실시예에서, 상기 돌출부는 상기 베이스 영역의 최외측 측벽으로부터 측방향으로 0이 아닌 거리만큼 오프셋되는 최외측 측벽을 갖는다. 일부 실시예에서, 상기 베이스 영역은 상기 베이스 영역의 상부 표면 아래에 리세싱된 디봇을 정의하는 하나 이상의 표면을 갖고, 상기 돌출부는 상기 디봇 내로 연장하는 하나 이상의 유전체 재료를 포함한다. 일부 실시예에서, 상기 최외측 표면은 상기 로직 벽의 대향 측벽을 지나 연장한다.
또 다른 실시예에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 방법은, 기판의 로직 영역 내에 복수의 트랜지스터 디바이스를 형성하는 단계, 상기 기판의 내장 메모리 영역 내에 복수의 메모리 디바이스를 형성하는 단계, 상기 로직 영역과 상기 내장 메모리 영역 사이에 배치된 상기 기판의 경계 영역 내에 제1 아이솔레이션 구조물의 베이스 영역을 형성하도록 상기 기판에서 리세스 내에 제1 유전체를 형성하는 단계로서, 상기 제1 아이솔레이션 구조물은 상기 기판으로부터 멀어지는 방향을 향하는 상부 표면을 갖는 것인, 상기 제1 유전체 형성 단계, 그 후에, 상기 상부 표면으로부터 외측으로 연장하는 돌출부를 형성함으로써 상기 제1 아이솔레이션 구조물의 일부의 높이를 증가시키는 단계로서, 상기 돌출부는 상기 제1 유전체 바로 위에 구속된 제2 유전체를 포함하는 것인, 높이 증가 단계, 및 상기 돌출부 위에 로직 벽을 형성하는 단계를 포함하고, 상기 로직 벽은 상기 내장 메모리 영역을 둘러싸고 상기 복수의 메모리 디바이스의 높이보다 더 큰 높이를 갖는다. 일부 실시예에서, 상기 로직 벽은 상기 복수의 트랜지스터 디바이스와 동시에 형성된다.
또 다른 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 내에 복수의 트랜지스터 디바이스를 갖는 로직 영역, 상기 기판 내에 복수의 비휘발성 메모리(NVM) 디바이스를 갖는 내장 메모리 영역, 및 상기 로직 영역으로부터 상기 내장 메모리 영역을 분리하는 경계 영역을 포함하며, 상기 경계 영역은, 상기 기판 위에 배열되며 상기 내장 메모리 영역 주변에 제1의 끊김없는 구조물로서 연속적으로 연장하는 로직 벽을 포함하고, 상기 로직 벽은 상기 복수의 NVM 디바이스의 높이보다 더 큰 제1 높이를 갖는다. 일부 실시예에서, 집적 칩은, 상기 로직 벽과 상기 복수의 NVM 디바이스 사이에 배열되며 상기 내장 메모리 영역 주변에 제2의 끊김없는 구조물로서 연속적으로 연장하는 메모리 벽을 더 포함한다. 일부 실시예에서, 상기 집적 칩은 상기 경계 영역에서 상기 기판 내에 배치된 제1 유전체 재료를 갖는 제1 아이솔레이션 구조물을 더 포함하며, 상기 로직 벽은 상기 아이솔레이션 구조물의 제1 상부 표면 위에 배열되고 상기 메모리 벽은 상기 아이솔레이션 구조물의 제2 상부 표면 위에 배열된다. 일부 실시예에서, 상기 로직 벽은, 전도성 재료를 포함하는 로직 벽 코어, 및 상기 제1 아이솔레이션 구조물로부터 상기 로직 벽 코어를 분리하는 유전체 구조물을 포함한다. 일부 실시예에서, 집적 칩은, 상기 제1 아이솔레이션 구조물과 상기 로직 영역 사이의 상기 경계 영역에서 상기 기판 내에 배치된 제2 유전체 재료를 갖는 제2 아이솔레이션 구조물, 및 상기 제2 아이솔레이션 구조물 위에 배열된 복수의 더미 게이트 스택을 더 포함한다. 일부 실시예에서, 상기 복수의 더미 게이트 스택은 상기 로직 벽의 제1 높이보다 더 작은 제2 높이를 갖는다.
또 다른 실시예에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 방법은, 기판 위에 복수의 메모리 디바이스 구조물을 형성하는 단계, 상기 기판에서 리세스 내에 제1 아이솔레이션 구조물을 형성하는 단계, 상기 제1 아이솔레이션 구조물의 일부의 높이를 증가시키는 단계, 상기 기판 위에 복수의 트랜지스터 게이트 스택을 형성하는 단계로서, 상기 제1 아이솔레이션 구조물은 상기 복수의 트랜지스터 게이트 스택과 상기 복수의 메모리 디바이스 구조물 사이에 있는 것인, 상기 복수의 트랜지스터 게이트 스택 형성 단계, 및 상기 복수의 트랜지스터 게이트 스택의 형성과 동시에 상기 제1 아이솔레이션 구조물 위에 로직 벽을 형성하는 단계를 포함하고, 상기 로직 벽은 상기 복수의 메모리 디바이스 구조물을 둘러싼다. 일부 실시예에서, 상기 트랜지스터 게이트 스택은 하나 이상의 게이트 금속을 포함하는 금속 게이트 전극을 포함하고, 상기 로직 벽은 폴리실리콘을 포함한다.
또 다른 실시예에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 방법은, 기판에서 리세스 내에 제1 아이솔레이션 구조물을 형성하는 단계, 상기 기판 내에 복수의 메모리 디바이스 구조물을 형성하는 단계, 제1 상부 표면 및 상기 제1 상부 표면 아래에 있는 제2 상부 표면을 갖는 제1 아이솔레이션 구조물을 제공하도록 상기 제1 아이솔레이션 구조물의 일부의 높이를 증가시키는 단계, 상기 제1 아이솔레이션 구조물에 의해 상기 복수의 메모리 디바이스 구조물로부터 분리된 복수의 트랜지스터 게이트 스택을 형성하는 단계로서, 상기 복수의 트랜지스터 게이트 스택은 희생 게이트 전극 층을 포함하는 것인, 상기 복수의 트랜지스터 게이트 스택 형성 단계, 상기 복수의 트랜지스터 게이트 스택의 형성과 동시에 상기 제1 상부 표면 위에 상기 복수의 메모리 디바이스 구조물을 둘러싸는 로직 벽을 형성하는 단계, 및 상기 복수의 트랜지스터 게이트 스택(808a-808b) 내의 희생 게이트 전극 층을 하나 이상의 게이트 금속으로 교체하도록 교체 금속 게이트 프로세스를 수행하는 단계를 포함한다. 일부 실시예에서, 방법은 상기 제2 상부 표면 위에 메모리 벽을 형성하는 단계를 더 포함하며, 상기 메모리 벽은 상기 복수의 메모리 디바이스를 둘러싸고 상기 로직 벽에 의해 둘러싸인다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 칩에 있어서,
기판 내에 배치된 복수의 트랜지스터 디바이스를 포함하는 로직 영역;
상기 기판 내에 배치된 복수의 메모리 디바이스를 포함하는 내장 메모리 영역; 및
상기 내장 메모리 영역으로부터 상기 로직 영역을 분리하는 경계 영역을 포함하고,
상기 경계 영역은,
제1 상부 표면 및 상기 제1 상부 표면 아래의 제2 상부 표면을 갖는 제1 아이솔레이션 구조물(isolation structure)로서, 상기 제1 상부 표면은 상기 제1 아이솔레이션 구조물 위에 있는 내부 측벽에 의해 상기 제2 상부 표면에 연결되는 것인, 상기 제1 아이솔레이션 구조물;
상기 제2 상부 표면 상에 배열되며 상기 내장 메모리 영역을 둘러싸는 메모리 벽; 및
상기 제1 상부 표면 상에 배열되며 상기 메모리 벽을 둘러싸는 로직 벽을 포함하고, 상기 로직 벽은 상기 복수의 메모리 디바이스 및 상기 메모리 벽 위에 있는 상부 표면을 갖는 것인 집적 칩.
실시예 2. 실시예 1에 있어서,
상기 복수의 메모리 디바이스는 전하 구속 유전체 층에 의해 선택 게이트로부터 분리된 제어 게이트를 갖는 플래시 메모리 디바이스를 포함하고,
상기 메모리 벽은 상기 제어 게이트 또는 상기 선택 게이트와 동일한 재료를 포함하는 것인 집적 칩.
실시예 3. 실시예 1에 있어서, 상기 내부 측벽은 상기 제2 상부 표면에 수직인 선에 관련하여 0이 아닌 각도로 배향되는 것인 집적 칩.
실시예 4. 실시예 3에 있어서, 상기 제1 상부 표면은 상기 제2 상부 표면 위에 있는 수평 평면을 따라 배치되는 것인 집적 칩.
실시예 5. 실시예 3에 있어서,
상기 제1 아이솔레이션 구조물과 상기 로직 영역 사이의 상기 경계 영역에서 상기 기판 내에 배치된 제2 유전체 재료를 포함하는 제2 아이솔레이션 구조물; 및
상기 제2 아이솔레이션 구조물 위에 배열된 복수의 더미 게이트 스택
을 더 포함하는 집적 칩.
실시예 6. 실시예 5에 있어서, 상기 복수의 더미 게이트 스택은 상기 로직 벽의 상부 표면 아래에 있는 상부 표면을 갖는 것인 집적 칩.
실시예 7. 실시예 5에 있어서, 상기 제2 아이솔레이션 구조물의 최상부(uppermost) 표면은 상기 제1 아이솔레이션 구조물의 제1 상부 표면 아래에 배열되는 것인 집적 칩.
실시예 8. 실시예 5에 있어서, 상기 제1 아이솔레이션 구조물 및 상기 제2 아이솔레이션 구조물은 상기 제1 아이솔레이션 구조물과 상기 제2 아이솔레이션 구조물 사이에 위치된 상기 기판의 표면으로부터 외측으로 돌출하는 것인 집적 칩.
실시예 9. 실시예 5에 있어서, 상기 로직 벽 및 상기 복수의 더미 게이트 스택은 폴리실리콘을 포함하는 집적 칩.
실시예 10. 실시예 5에 있어서, 상기 로직 벽은 폴리실리콘을 포함하고 상기 복수의 더미 게이트 스택은 하나 이상의 게이트 금속을 포함하는 것인 집적 칩.
실시예 11. 실시예 1에 있어서,
상기 기판 위에 배열된 콘택 에칭 정지 층; 및
상기 콘택 에칭 정지 층에 의해 상기 메모리 벽 및 상기 로직 벽으로부터 측방향으로 분리된 층간 유전체(ILD; inter-level dielectric) 층
을 더 포함하는 집적 칩.
실시예 12. 집적 칩에 있어서,
기판의 로직 영역 내에 배치된 복수의 트랜지스터 디바이스;
상기 기판의 내장 메모리 영역 내에 배치된 복수의 메모리 디바이스;
상기 복수의 트랜지스터 디바이스와 상기 복수의 메모리 디바이스 사이에 상기 기판 내에 배치된 제1 유전체 재료를 포함하는 제1 아이솔레이션 구조물;
상기 제1 아이솔레이션 구조물과 상기 복수의 트랜지스터 디바이스 사이에 상기 기판 내에 배치된 제2 유전체 재료를 포함하는 제2 아이솔레이션 구조물;
상기 제2 아이솔레이션 구조물 위에 배열된 복수의 더미 게이트 스택;
상기 제1 아이솔레이션 구조물의 하부 표면 위에 연속적으로 배열되며 상기 복수의 메모리 디바이스 주변에 제1의 끊김없는 구조물(unbroken structure)로서 연장하는 메모리 벽; 및
상기 제1 아이솔레이션 구조물의 상부 표면 위에 배열되며 상기 메모리 벽 주변에 제2의 끊김없는 구조물로서 연속적으로 연장하는 로직 벽을 포함하고,
상기 로직 벽은 상기 메모리 벽 및 상기 복수의 더미 게이트 스택으로부터 0이 아닌 거리만큼 분리된 수평 평면을 따라 배열된 최상부 표면을 갖는 것인 집적 칩.
실시예 13. 실시예 12에 있어서,
상기 제1 아이솔레이션 구조물은 베이스 영역 및 상기 베이스 영역의 상부 표면으로부터 외측으로 연장하며 상기 베이스 영역 위에 완전히 구속되는 돌출부를 포함하고,
상기 메모리 벽은 상기 베이스 영역과 접촉하고 상기 로직 벽은 상기 돌출부와 접촉하는 것인 집적 칩.
실시예 14. 실시예 13에 있어서, 상기 베이스 영역은 제1 재료를 포함하고, 상기 돌출부는 상기 제1 재료와 상이한 제2 재료를 포함하는 것인 집적 칩.
실시예 15. 실시예 13에 있어서, 상기 돌출부는 높이 및 폭을 가지며, 상기 폭은 상기 높이의 대략 20배와 대략 250배 사이 범위 내에 있는 것인 집적 칩.
실시예 16. 실시예 13에 있어서, 상기 돌출부는 상기 베이스 영역의 최외측 측벽으로부터 측방향으로 0이 아닌 거리만큼 오프셋되는 최외측 측벽을 갖는 것인 집적 칩.
실시예 17. 실시예 13에 있어서,
상기 베이스 영역은 상기 베이스 영역의 상부 표면 아래에 리세싱된 디봇(divot)을 정의하는 하나 이상의 표면을 갖고,
상기 돌출부는 상기 디봇 내로 연장하는 하나 이상의 유전체 재료를 포함하는 것인 집적 칩.
실시예 18. 실시예 12에 있어서, 상기 최외측 표면은 상기 로직 벽의 대향 측벽을 지나 연장하는 것인 집적 칩.
실시예 19. 집적 칩을 형성하는 방법에 있어서,
기판의 로직 영역 내에 복수의 트랜지스터 디바이스를 형성하는 단계;
상기 기판의 내장 메모리 영역 내에 복수의 메모리 디바이스를 형성하는 단계;
상기 로직 영역과 상기 내장 메모리 영역 사이에 배치된 상기 기판의 경계 영역 내에 제1 아이솔레이션 구조물의 베이스 영역을 형성하도록 상기 기판에서 리세스 내에 제1 유전체를 형성하는 단계로서, 상기 제1 아이솔레이션 구조물은 상기 기판으로부터 멀어지는 방향을 향하는 상부 표면을 갖는 것인, 상기 제1 유전체 형성 단계;
그 후에, 상기 상부 표면으로부터 외측으로 연장하는 돌출부를 형성함으로써 상기 제1 아이솔레이션 구조물의 일부의 높이를 증가시키는 단계로서, 상기 돌출부는 상기 제1 유전체 바로 위에 구속된 제2 유전체를 포함하는 것인, 높이 증가 단계; 및
상기 돌출부 위에 로직 벽을 형성하는 단계를 포함하고,
상기 로직 벽은 상기 내장 메모리 영역을 둘러싸고 상기 복수의 메모리 디바이스의 높이보다 더 큰 높이를 갖는 것인 집적 칩의 형성 방법.
실시예 20. 실시예 19에 있어서, 상기 로직 벽은 상기 복수의 트랜지스터 디바이스와 동시에 형성되는 것인 집적 칩의 형성 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판 내에 배치된 복수의 트랜지스터 디바이스를 포함하는 로직 영역;
    상기 기판 내에 배치된 복수의 메모리 디바이스를 포함하는 내장 메모리 영역; 및
    상기 내장 메모리 영역으로부터 상기 로직 영역을 분리하는 경계 영역을 포함하고,
    상기 경계 영역은,
    제1 상부 표면 및 상기 제1 상부 표면 아래의 제2 상부 표면을 갖는 제1 아이솔레이션 구조물(isolation structure)로서, 상기 제1 상부 표면은 상기 제1 아이솔레이션 구조물 위에 있는 내부 측벽에 의해 상기 제2 상부 표면에 연결되는 것인, 상기 제1 아이솔레이션 구조물;
    상기 제2 상부 표면 상에 배열되며 상기 내장 메모리 영역을 둘러싸는 메모리 벽; 및
    상기 제1 상부 표면 상에 배열되며 상기 메모리 벽을 둘러싸는 로직 벽을 포함하고, 상기 로직 벽은 상기 복수의 메모리 디바이스 및 상기 메모리 벽 위에 있는 상부 표면을 갖는 것인 집적 칩.
  2. 청구항 1에 있어서,
    상기 복수의 메모리 디바이스는 전하 구속 유전체 층에 의해 선택 게이트로부터 분리된 제어 게이트를 갖는 플래시 메모리 디바이스를 포함하고,
    상기 메모리 벽은 상기 제어 게이트 또는 상기 선택 게이트와 동일한 재료를 포함하는 것인 집적 칩.
  3. 청구항 1에 있어서, 상기 내부 측벽은 상기 제2 상부 표면에 수직인 선에 관련하여 0이 아닌 각도로 배향되는 것인 집적 칩.
  4. 청구항 3에 있어서, 상기 제1 상부 표면은 상기 제2 상부 표면 위에 있는 수평 평면을 따라 배치되는 것인 집적 칩.
  5. 청구항 3에 있어서,
    상기 제1 아이솔레이션 구조물과 상기 로직 영역 사이의 상기 경계 영역에서 상기 기판 내에 배치된 제2 유전체 재료를 포함하는 제2 아이솔레이션 구조물; 및
    상기 제2 아이솔레이션 구조물 위에 배열된 복수의 더미 게이트 스택
    을 더 포함하는 집적 칩.
  6. 청구항 5에 있어서, 상기 복수의 더미 게이트 스택은 상기 로직 벽의 상부 표면 아래에 있는 상부 표면을 갖는 것인 집적 칩.
  7. 청구항 5에 있어서, 상기 제2 아이솔레이션 구조물의 최상부(uppermost) 표면은 상기 제1 아이솔레이션 구조물의 제1 상부 표면 아래에 배열되는 것인 집적 칩.
  8. 청구항 1에 있어서,
    상기 기판 위에 배열된 콘택 에칭 정지 층; 및
    상기 콘택 에칭 정지 층에 의해 상기 메모리 벽 및 상기 로직 벽으로부터 측방향으로 분리된 층간 유전체(ILD; inter-level dielectric) 층
    을 더 포함하는 집적 칩.
  9. 집적 칩에 있어서,
    기판의 로직 영역 내에 배치된 복수의 트랜지스터 디바이스;
    상기 기판의 내장 메모리 영역 내에 배치된 복수의 메모리 디바이스;
    상기 복수의 트랜지스터 디바이스와 상기 복수의 메모리 디바이스 사이에 상기 기판 내에 배치된 제1 유전체 재료를 포함하는 제1 아이솔레이션 구조물;
    상기 제1 아이솔레이션 구조물과 상기 복수의 트랜지스터 디바이스 사이에 상기 기판 내에 배치된 제2 유전체 재료를 포함하는 제2 아이솔레이션 구조물;
    상기 제2 아이솔레이션 구조물 위에 배열된 복수의 더미 게이트 스택;
    상기 제1 아이솔레이션 구조물의 하부 표면 위에 연속적으로 배열되며 상기 복수의 메모리 디바이스 주변에 제1의 끊김없는 구조물(unbroken structure)로서 연장하는 메모리 벽; 및
    상기 제1 아이솔레이션 구조물의 상부 표면 위에 배열되며 상기 메모리 벽 주변에 제2의 끊김없는 구조물로서 연속적으로 연장하는 로직 벽을 포함하고,
    상기 로직 벽은 상기 메모리 벽 및 상기 복수의 더미 게이트 스택으로부터 0이 아닌 거리만큼 분리된 수평 평면을 따라 배열된 최상부 표면을 갖는 것인 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판의 로직 영역 내에 복수의 트랜지스터 디바이스를 형성하는 단계;
    상기 기판의 내장 메모리 영역 내에 복수의 메모리 디바이스를 형성하는 단계;
    상기 로직 영역과 상기 내장 메모리 영역 사이에 배치된 상기 기판의 경계 영역 내에 제1 아이솔레이션 구조물의 베이스 영역을 형성하도록 상기 기판에서 리세스 내에 제1 유전체를 형성하는 단계로서, 상기 제1 아이솔레이션 구조물은 상기 기판으로부터 멀어지는 방향을 향하는 상부 표면을 갖는 것인, 상기 제1 유전체 형성 단계;
    그 후에, 상기 상부 표면으로부터 외측으로 연장하는 돌출부를 형성함으로써 상기 제1 아이솔레이션 구조물의 일부의 높이를 증가시키는 단계로서, 상기 돌출부는 상기 제1 유전체 바로 위에 구속된 제2 유전체를 포함하는 것인, 높이 증가 단계; 및
    상기 돌출부 위에 로직 벽을 형성하는 단계를 포함하고,
    상기 로직 벽은 상기 내장 메모리 영역을 둘러싸고 상기 복수의 메모리 디바이스의 높이보다 더 큰 높이를 갖는 것인 집적 칩의 형성 방법.
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