KR20150056439A - Hk 내장된 플래시 메모리 및 이의 형성 방법 - Google Patents

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KR20150056439A
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취이 리우 밍
후앙 웨이-항
창 유-싱
유 창-밍
청 유 웨이
리우 쉬-창
해리 학 레이 청
트사이 치아-슝
리 류-리앙
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    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

방법은 메모리 디바이스 영역에 플래시 메모리 셀을 위한 선택 게이트 및 제어 게이트를 형성하는 단계를 포함한다. 선택 게이트 및 제어 게이트는 반도체 기판 위에 있다. 보호층이 선택 게이트 및 제어 게이트를 커버하도록 형성된다. 적층된 층들이 로직 디바이스 영역에 형성되고, 여기서 적층된 층들은 선택 게이트 및 제어 게이트를 오버랩하도록 연장된다. 적층된 층들은 로직 디바이스 영역에 로직 디바이스를 위한 게이트 스택을 형성하도록 패턴화된다. 패턴화 이후에, 에칭 단계가 메모리 디바이스 영역의 경계 영역에서 적층된 층들의 잔여물을 에칭하도록 수행된다. 에칭 단계 이후에, 보호층이 메모리 디바이스 영역에서 제거된다. 소스 및 드레인 영역이 플래시 메모리 셀 및 로직 디바이스 각각을 위해 형성된다.

Description

HK 내장된 플래시 메모리 및 이의 형성 방법{HK EMBODIED FLASH MEMORY AND METHODS OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2013년 11월 15일자 출원되고, 발명의 명칭이 "RPAM/MIM Structure and Methods of Manufacturing Same"인 출원 번호 제61/904,989호의 미국 가출원 특허의 우선권을 주장하며, 상기 출원은 참조에 의해 본 명세서에 통합된다.
플래시 메모리는 최근에 점점 더 인기를 얻고 있다. 통상적인 플래시 메모리는 블록들에 정렬된 다수의 메모리 셀들을 갖는 메모리 어레이를 포함한다. 메모리 셀들 중 일부는 선택 게이트 및 저장층을 갖는 전계 효과 트랜지스터로 제조된다. 저장층은 전하를 유지할 수 있고, 얇은 산화물층에 의해 기판에 포함된 소스 영역 및 드레인 영역으로부터 분리된다. 메모리 셀 각각은 전자를 기판으로부터 산화물층을 통해 저장층 상에 주입함으로써 전기적으로 충전될 수 있다. 전하는 전자를 소스 영역에 터널링함으로써 저장층에서 제거될 수 있다. 따라서, 플래시 메모리 셀의 데이터는 저장층에서 전하의 존재 또는 부재에 의해 결정된다.
본 발명의 목적은 HK 내장된 플래시 메모리 및 이의 형성 방법을 제공하는 것이다.
본 발명개시의 일부 실시예들에 따라, 방법은 메모리 디바이스 영역에 플래시 메모리 셀을 위한 선택 게이트 및 제어 게이트를 형성하는 단계를 포함한다. 선택 게이트 및 제어 게이트는 반도체 기판 위에 있다. 보호층이 선택 게이트 및 제어 게이트를 커버하도록 형성된다. 적층된 층들이 로직 디바이스 영역에 형성되고, 여기서 적층된 층들은 선택 게이트 및 제어 게이트를 오버랩하도록 연장된다. 적층된 층들은 로직 디바이스 영역에 로직 디바이스를 위한 게이트 스택을 형성하도록 패턴화된다. 패턴화 이후에, 에칭 단계가 메모리 디바이스 영역의 경계 영역에서 적층된 층들의 잔여물을 에칭하도록 수행된다. 에칭 단계 이후에, 보호층이 메모리 디바이스 영역에서 제거된다. 소스 및 드레인 영역이 플래시 메모리 셀 및 로직 디바이스 각각을 위해 형성된다.
본 발명개시의 일부 실시예들에 따라, 방법은 메모리 디바이스 영역에 플래시 메모리 셀을 위한 선택 게이트 및 제어 게이트를 형성하는 단계, 선택 게이트 및 제어 게이트를 커버하기 위해 보호층을 형성하는 단계, 로직 디바이스 영역에서 보호층의 일부분을 제거하는 단계, 및 로직 디바이스 영역에 적층된 층들을 형성하는 단계를 포함한다. 적층된 층들은 반도체 기판 위에 있고, 선택 게이트 및 제어 게이트를 오버랩하도록 연장된다. 방법은 로직 디바이스 영역에 로직 디바이스의 게이트 스택을 형성하도록 적층된 층들을 패턴화하는 단계를 더 포함하고, 여기서 게이트 스택은 고유전율(high-k) 유전체층 및 고유전율(high-k) 유전체층 위의 폴리실리콘층을 포함한다. 패턴화 단계 이후에, 포토 레지스트가 로직 디바이스의 게이트 스택, 선택 게이트, 및 제어 게이트를 커버하도록 형성되고, 여기서 메모리 디바이스 영역의 경계 영역은 포토 레지스트에 의해 커버되지 않는다. 에칭 단계가 에칭 마스크로서 포토 레지스트를 이용하여 수행되고, 여기서 에칭 단계 이후에, 경계 영역의 트렌치 분리 영역이 노출된다. 에칭 단계 이후에, 보호층의 잔여 부분들이 제거된다. 그리고 나서, 플래시 메모리 셀 및 로직 디바이스를 위한 소스 영역 및 드레인 영역이 형성된다.
본 발명개시의 일부 실시예들에 따라, 집적 회로 구조물은 반도체 기판을 포함하고, 반도체 기판은 메모리 디바이스 영역의 제 1 부분, 메모리 디바이스 영역의 경계 영역의 제 2 부분, 및 로직 디바이스 영역의 제 3 부분을 포함한다. 플래시 메모리 셀은 반도체 기판의 제 1 부분 위의 선택 게이트 및 제어 게이트를 포함한다. 트렌치 분리 영역은 반도체 기판의 제 2 부분에 있다. ILD가 트렌치 분리 영역으로 연장되는 부분을 포함한다. 금속 잔여물이 ILD 내에 있고, 여기서 금속 잔여물은 트렌치 분리 영역으로 연장되는 ILD의 일부분을 오버랩한다.
본 발명에 따르면, HK 내장된 플래시 메모리 및 이의 형성 방법을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 9는 일부 실시예들에 따라 플래시 메모리 셀 및 로직 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스의 형성에 있어서 중간 단계들의 횡단면도이다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
고유전율(high-k) 금속 스택을 포함하는 로직 금속 산화물 반도체(MOS) 디바이스와 함께 구현된 플래시 메모리 및 이의 형성 방법이 다양한 예시적인 실시예들에 따라 제공된다. 플래시 메모리 및 로직 디바이스를 형성하는 중간 단계들이 나타난다. 본 실시예의 변형이 기술된다. 다양한 도면들 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호는 동일한 요소를 나타내는데 이용된다.
도 1 내지 도 9는 일부 실시예들에 따라 플래시 메모리 셀 및 로직 금속 산화물 반도체(MOS) 디바이스의 형성에 있어서 중간 단계들의 횡단면도를 나타낸다. 본 발명개시의 실시예들에 따라 형성된 디바이스의 최종 구조물은 도 9에 나타난다. 도 9는 디바이스 영역들(100, 200, 300, 및 400)을 나타낸다. 다바이스 영역(100)은 플래시 메모리 디바이스 영역이다. 디바이스 영역(200)은 플래시 메모리 디바이스의 경계 영역이다. 디바이스 영역(200)은 디바이스 영역(100)에 가깝고, 디바이스 영역(100)에 바로 이웃하고 있으며, 디바이스 영역(100)과 디바이스 영역(200) 사이에 어떠한 다른 디바이스 영역도 없다. 디바이스 영역(200)에, 트렌치 분리 영역일 수 있는 분리 영역(226)이 존재한다. 트렌치 분린 영역(226)은 반도체 기판(10)의 상부 표면에서부터 반도체 기판(10)의 중간 레벨로 연장된다.
디바이스 영역들(300 및 400)은 로직 디바이스 영역들이다. 예를 들어, 다바이스 영역(300)은 고전압(High-Voltage; HV) 디바이스 영역이다. 디바이스 영역(400)은 입출력(Input/output; IO) 영역, 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRMA) 영역, 및 범용 로직(코어) 디바이스 영역으로부터 선택될 수 있다. 디바이스 영역(100)은 그 안에 내장된 플래시 메모리 셀(102)을 형성하는데 이용된다. HV 영역(300)은 그 안에 HV 금속 산화물 반도체(MOS) 디바이스(302)(도 9 참조)를 형성하는데 이용된다. 디바이스 영역(400)은 그 안에 MOS 디바이스(402)(도 9 참조)를 형성하는데 이용되고, MOS 디바이스(402)는 IO 디바이스, 코어 디바이스, SRAM MOS 디바이스, 및 이들의 조합을 포함할 수 있다. HV MOS 디바이스(302)는 디바이스(402)의 양의 전원 전압보다 높은 양의 전원 전압으로 공급되고, 이러한 전압을 견디도록 구성된다. 예를 들어, 디바이스(402)는 대략 1 V보다 낮은 양의 전원 전압으로 공급될 수 있고, 디바이스(302)는 대략 1.5 V와 대략 15 V 사이의 양의 전원 전압으로 공급될 수 있다.
도 1을 참조하면, 초기 구조물이 먼저 형성된다. 웨이퍼(2)의 초기 구조물은 반도체 기판(10)을 포함하고, 이러한 초기 구조물에서 메모리 디바이스(102) 및 로직 MOS 디바이스들(302 및 402)(도 9 참조)을 포함하는 복수의 디바이스들이 형성될 것이다.
메모리 디바이스 영역(100)에서, 게이트 스택(126)이 형성된다. 게이트 스택(126) 각각은 게이트 유전체(120), 게이트 유전체(120) 위의 선택 게이트(selection gate; SG)(122), 및 선택 게이트(122) 위의 하드 마스크(124)를 포함한다. 일부 실시예들에서, 게이트 유전체(120)는 실리콘 산화물과 같은 산화물을 포함한다. 질화물, 실리콘 질화물 또는 이들의 다층과 같은 다른 유전체들이 또한 이용될 수 있다. 선택 게이트(122)는 예를 들어 폴리실리콘으로 형성될 수 있지만, 다른 전도성 물질들이 또한 이용될 수 있다. 하드 마스크(124)는 예를 들어 실리콘 질화물을 포함할 수 있다. 대안적으로, 하드 마스크(124)는 예를 들어 질화물-산화물-질화물(Nitride-Oxide-Nitride; NON) 구조물을 포함하는 다층 구조물을 가질 수 있다.
스페이서(128)가 선택 게이트(122)의 측벽 상에 형성된다. L자 형을 가질 수 있는 저장층(130)이 유전체층(120) 위에 그리고 스페이서(128)의 측벽 상에 형성된다. 스페이서(128)는 산화물, 질화물, 또는 다른 유전체 물질로 형성될 수 있다. 저장층(130)은 유전체층(120) 위에 형성되고, 저장층(130)은 L자 형을 갖는다. 일부 실시예들에서, 저장층(130)은 나노 섬을 포함하는 실리콘 질화물 또는 다른 유전체 물질과 같은 전하 트래핑 유전체 물질로 형성된다. 대안적인 실시예들에서, 저장 층(130)은 폴리실리콘과 같은 전도성 물질로 형성된다. 유전체 층(132)이 저장 층(130)의 수평 레그(horizontal legs) 상에 형성된다.
제어 게이트(134)가 각각의 선택 게이트의 측면 상에 형성된다. 일부 실시예들에서, 제어 게이트(134)는 저장 층(130) 바로 옆에 형성되고, 각각의 유전체 층(132)의 수평 레그 위에 있을 수 있다. 제어 게이트(134)는 일부 실시예들에서 폴리실리콘을 포함할 수 있다. 제어 게이트(134)는 일부 실시예들에서 L자 형을 가질 수 있다. 더욱이, 유전체 영역(136)이 형성되어, 제어 게이트(134)의 수평 레그 위에 있을 수 있다.
로직 영역들(300 및 400)에서, 더미 게이트 유전체(220), 더미 게이트(222) 및 하드 마스크(224)가 형성되고, 이들은 게이트 유전체(120), 선택 게이트(122) 및 하드 마스크(124)가 각각 형성될 때 동시에 형성될 수 있다. 에칭 정지층(12)이 하드 마스크(224) 위에 형성되어, 유전체 영역(100)의 메모리 디바이스를 커버한다. 일부 실시예들에서, 에칭 정지층은 블랭킷층(blanket layer)으로 형성되어, 디바이스 영역들(100, 200, 300 및 400)로 연장된다. 에칭 정지층(12)은 예를 들어 실리콘 질화물을 포함할 수 있다. 보호층(14)이 에칭 정지층 위에 형성된다. 보호층은 디바이스 영역들(100, 200, 300, 및 400)로 연장된다. 일부 실시예들에서, 보호층(14)은 비결정질 실리콘으로 형성된다.
다음으로, 하부 반사 방지막(Bottom Anti-Reflective Coating; BARC)(16)이 형성된다. 일부 실시예들에서, BARC(16)는 탄소 함유 물질을 포함한다. 어떠한 게이트 구조물 및 더미 게이트 구조물도 디바이스 영역(200)에 형성되지 않기 때문에, 보호층(14)의 상부 표면은 디바이스 영역(200)에서 낮아져서, 보호층(14)은 디바이스 영역(200)에서 리세스되는 것으로 관찰된다. BARC(16)는 리세스를 채우고, BARC(16)의 상부 표면은 보호층(14)의 상부 표면보다 더욱 평평하다.
다음으로, 도 2를 참조하면, BARC(16)가 제거되고 보호층(14)이 노출될 때까지, BARC(16) 및 보호층(14)은 에칭된다. 에칭 공정 동안에, 유사한 에칭률로 BARC(16) 및 보호층(14)을 에칭할 수 있는 에천트(에천트 용액 또는 에천트 가스)가 이용된다. 유사한 에칭률의 결과로서, 보호층(14)의 상부 표면은 BARC(16)의 형성 및 에칭 전보다 더욱 평평하다.
다음으로, 도 3을 참조하면, 보호층(14) 및 에칭 정지층(12)의 일부분이 디바이스 영역들(300 및 400)에서 제거된다. 또한, 더미 게이트 유전체(220), 더미 게이트(222) 및 하드 마스크(224)가 또한 제거된다. 제거 공정은 예를 들어 리소그래피 공정 및 에칭 공정을 포함할 수 있다. 디바이스 영역들(300 및 400)에서 보호층(14) 및 에칭 정지층(12)의 제거는 디바이스 영역(200)에서의 슬로프(18)의 형성을 야기하고, 슬로프(18)는 디바이스 영역(100)의 경계 영역이 된다. 슬로프(18)의 하부 끝, 및 가능하게는 슬로프(18)의 전체가 트렌치 분리 영역(226) 바로 위에 있다.
또한 도 3에 도시된 바와 같이, 유전체층(304)이 형성된다. 유전체층(304)은 HVMOS 디바이스(302)(도 9 참조)의 게이트 유전체를 형성하는데 이용되므로, 이하에 HV 유전체층(304)로서 언급된다. 유전체층(304)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 단일층 구조물 또는 다층 구조물을 가질 수 있다.
도 4는 디바이스 영역들(300 및 400)에 게이트를 형성하는데 이용되는 적층된 층들의 형성을 나타낸다. 예를 들어, 더미 산화물층(220)(도 3 참조)이 제거되고, 계면 산화물층(20), 계면 산화물층(20) 위의 고유전율(high-k) 유전체층(22), 및 고유전율(high-k) 유전체층(22) 위의 전도성 장벽층(24)의 형성이 이어질 수 있다. 일부 예시적인 실시예들에서, 계면 산화물층(20)은 실리콘 산화물을 포함한다. 고유전율(high-k) 유전체층(22)은 고유전율(high-k) 유전체 물질을 포함하고, 이러한 고유전율(high-k) 유전체 물질은 하프늄 산화물, 알루미늄 산화물, 란타늄 산화물 등으로부터 선택될 수 있다. 전도성 장벽층(24)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
폴리실리콘층(26)이 전도성 장벽층(24) 위에 형성된다. 다음으로, 하드 마스크층(28)이 형성되고, 그리고 나서 패턴화되어, 잔여 부분들은 디바이스 영역들(300 및 400)에 있고, 디바이스 영역(100)으로 연장되지 않는다. 하드 마스크층(28)은 디바이스 영역(200)으로 부분적으로 연장될 수 있다. 하드 마스크층(28)은 TEOS(tetra-ethyl-ortho-silicate) 산화물과 같은 산화물을 포함할 수 있다. ARD(Ashing Removable Dielectric)(30)가 하드 마스크층(28) 위에 형성된다. 일부 실시예들에서, ARD(30)는 비결정질 탄소로 형성된다. 다음으로, 실리콘 산화질화물층(32) 및 BARC(34)가 형성된다. BARC(34)는 탄소 함유 물질을 포함할 수 있다. 그리고 나서, 포토 레지스트(36)가 BARC(34) 위에 형성되고, 패턴화된다.
예시된 층들(34, 32 및 30)은 하부층들(28, 26, 24, 22, 및 20)을 에칭하는데 이용되어, 포토 레지스트(36)의 패턴들은 하부층들로 전달된다. 결과 구조물이 도 5에 도시된다. 게이트 스택들(326 및 426)이 형성되고, 그 각각은 층들(28, 26, 24, 22, 및 20)의 일부분을 포함한다. 폴리실리콘층(26)의 잔여 부분은 더미 게이트를 형성한다. 따라서, 게이트 스택들(326 및 426)이 또한 더미 게이트 스택으로 언급되지만, 층들(20, 22 및 24)의 잔여 부분은 더미 피처가 아니다. 상부층들(34, 32 및 30)이 더미 게이트 스택들(326 및 426)의 형성 동안에 완전히 소모되지 않으면, 나중에 또한 제거된다.
도 5에 도시된 바와 같이, 고유전율(high-k) 유전체층(22), 전도성 장벽층(24)의 일부 잔여 부분들, 및 가능하게는 폴리실리콘층(26)의 일부 잔여물이 슬로프(18) 상에 남아 있다. 이러한 잔여물층들은 웨이퍼 상에 후속적으로 형성되는 디바이스들을 오염시킬 수 있다. 따라서, 도 6 및 도 7에 예시된 바와 같이, 리소그래피 단계 및 에칭 단계가 수행되어 고유전율(high-k) 유전체층(22), 전도성 장벽층(24) 및 폴리실리콘층(26)의 잔여물을 제거한다.
도 6을 참조하면, 실층(seal layer)(39)이 형성되어 도 5의 구조물을 커버할 수 있다. 실층(39)은 예를 들어 실리콘 질화물을 포함할 수 있다. 대안적으로, 산화물, 산화질화물, 실리콘 탄화물 등이 또한 실층(39)을 형성하는데 이용될 수 있다. 포토 레지스트(40)가 형성되어 디바이스 영역들(100, 300 및 400)을 커버하지만, 디바이스 영역(200)의 일부분은 커버되지 않은 상태로 남는다. 따라서, 슬로프(18)는 포토 레지스트(40)에 의해 커버되지 않는다.
도 7은 고유전율(high-k) 유전체층(22), 전도성 장벽층(24) 및 폴리실리콘층(26)의 잔여물을 에칭하는 에칭 단계를 나타낸다. 에칭에 이용되는 에천트는 Cl2, BCl3, Ar, 불소계 화학제, HF계 화학제, NH4OH, NH4OH와 H2O2의 화합물, HCl와 H2O2의 화합물, H2SO4와 H2O2의 화합물 등을 포함할 수 있다. 가스의 순서 및 화합물은 디바이스 영역(200)의 물질에 따라 선택되어, 고유전율(high-k) 유전체층(22), 전도성 장벽층(24) 및 폴리실리콘층(26)의 잔여물이 제거된다. 포토 레지스트(40)에 의해 커버되지 않은 실층(39)의 일부분이 또한 에칭된다. 게다가, 포토 레지스트(40)에 의해 커버되지 않은 게이트 유전체(120)의 일부분이 또한 에칭된다. 일부 실시예들에서, 이러한 에칭은 트렌치 분리 영역(226)이 에칭되도록 야기하여, 리세스(228)가 형성된다. 일부 실시예들에서, 리세스(228)는 대략 10 Å 내지 대략 1,500 Å 사이의 범위에 이르는 깊이(D1)를 갖는다. 트렌치 분리 영역(226)에서 리세스(228)의 일부분은 트렌치 분리 영역(226)에 의해 완전히 둘러 싸여질 수 있다. 더욱이, 트렌치 분리 영역(226)의 적어도 일부분은 리세스(228) 밑에 있으므로, 리세스(228)는 트렌치 분리 영역(226)을 관통하지 않는다.
다음으로, 도 8을 참조하면, 플래시 메모리 셀(102), HVMOS 디바이스(302), 및 MOS 디바이스(402)의 잔여 부분들이 형성된다. 예시적인 공정 흐름이 다음과 같이 간략하게 설명된다. 먼저, 도 7에 도시된 바와 같은 실층(39), 보호층(14) 및 하드 마스크(28)가 제거된다. 다음으로, 게이스 스페이서(46), 소스/드레인 영역(44), 및 소스/드레인 실리사이드 영역(48)이 디바이스 영역들(100, 300 및 400)에 형성되고, 여기서, 게이스 스페이서(46), 소스/드레인 영역(44), 및 소스/드레인 실리사이드 영역(48)은 디바이스 영역들(100, 300 및 400)에서 동시에 형성될 수 있다.
다음으로, 층간 유전체(Inter-Layer Dielectric; ILD)(42)가 형성되고, 이어서 선택 게이트(122), ILD(42) 및 더미 게이트 전극(26)의 상부 표면을 평탄화하기 위해서 평탄화가 이어진다. 평탄화는 화학적 기계적 연마(Chemical Mechanical Polish; CMP)를 포함할 수 있다. 도 7의 리세스(228)로 인해, 또한 가능하게는 CMP의 디싱 효과(dishing effect)로 인해, 리세스(229)가 디바이스 영역(200)에 형성된다. 리세스(229)는 ILD(42)의 상부 표면에서부터 ILD(42)의 중간 레벨로 연장된다.
다음으로, 도 9에 도시된 바와 같이, 디바이스 영역들(300 및 400)의 더미 게이트들(26)이 각각 금속 게이트들(330 및 430)로 교체된다. 예시적인 공정은 더미 게이트(26)를 에칭하는 것, 더미 게이트(26)에 의해 남겨진 리세스 내에 금속 물질을 채우는 것, 및 금속 물질의 과도한 부분을 제거하기 위해 CMP를 수행하는 것을 포함할 수 있다. 금속 물질은 p형 금속(예를 들어, 대략 4.7 eV보다 큰 높은 일함수를 가짐), n형 금속(예를 들어, 대략 4.3 eV보다 작은 낮은 일함수를 가짐), 또는 중간 갭(mid-gap) 금속을 포함할 수 있다. 금속 물질의 예시적인 물질에는 TiN, TaN, TiAl, 또는 이들의 합금을 포함한다.
금속 물질이 제거된 더미 게이트(26)에 의해 남겨진 리세스 내에 채워지는 동시에, 금속 물질은 또한 도 8에 도시된 바와 같은 리세스(229) 내에 채워진다. 그 결과, 도 9에 도시된 바와 같이, 금속 잔여물(230)이 ILD(42)에 형성되고, 금속 게이트들(330 및 430)이 각각 HVMOS 디바이스(302) 및 로직 MOS 디바이스(402)를 위해 형성된다. 후속 단계들에서, 에칭 정지층(50) 및 ILD(52)(때때로, ILD2로 언급됨)가 블랭킷층으로 형성된다. 그리고 나서, 콘택 플러그(54)가 플래시 메모리 셀(102), HVMOS 디바이스(302), 및 로직 MOS 디바이스(402)의 게이트 및 소스/드레인 영역에 접속하도록 에칭 정지층(50) 및 ILD(52)에 형성된다.
결과적 구조물에서, 금속 잔여물(230) 및 금속 게이트들(330 및 430)은 동일한 금속 물질로 형성된다. 금속 잔여물(230)은 불규칙한 평면도 모양 및 비평면의 바닥 모양을 가질 수 있다. 더욱이, 금속 잔여물(230)은 전기적으로 부동일 수 있다. 금속 잔여물(230)의 측벽 및 하부 표면은 ILD(42)와 접촉할 수 있고, 평평한 상부 표면은 에칭 정지층(50)과 같은 상부 유전체 층의 하부 표면과 접촉할 수 있다.
본 발명개시의 실시예들은 일부 유리한 특징을 갖는다. 플래시 메모리 디바이스 영역의 경계 영역에서 다양한 층들의 잔여물을 제거하기 위해 리소그래피 공정 및 에칭 공정을 포함함으로써, 잔여물에 의해 야기되는 다른 디바이스들에 대한 오염이 제거된다.
본 발명개시의 일부 실시예들에 따라, 방법은 메모리 디바이스 영역에 플래시 메모리 셀을 위한 선택 게이트 및 제어 게이트를 형성하는 단계를 포함한다. 선택 게이트 및 제어 게이트는 반도체 기판 위에 있다. 보호층이 선택 게이트 및 제어 게이트를 커버하도록 형성된다. 적층된 층들이 로직 디바이스 영역에 형성되고, 여기서 적층된 층들은 선택 게이트 및 제어 게이트를 오버랩하도록 연장된다. 적층된 층들은 로직 디바이스 영역에 로직 디바이스를 위한 게이트 스택을 형성하도록 패턴화된다. 패턴화 이후에, 에칭 단계가 메모리 디바이스 영역의 경계 영역에서 적층된 층들의 잔여물을 에칭하도록 수행된다. 에칭 단계 이후에, 보호층이 메모리 디바이스 영역에서 제거된다. 소스 및 드레인 영역이 플래시 메모리 셀 및 로직 디바이스 각각을 위해 형성된다.
본 발명개시의 일부 실시예들에 따라, 방법은 메모리 디바이스 영역에 플래시 메모리 셀을 위한 선택 게이트 및 제어 게이트를 형성하는 단계, 선택 게이트 및 제어 게이트를 커버하기 위해 보호층을 형성하는 단계, 로직 디바이스 영역에서 보호층의 일부분을 제거하는 단계, 및 로직 디바이스 영역에 적층된 층들을 형성하는 단계를 포함한다. 적층된 층들은 반도체 기판 위에 있고, 선택 게이트 및 제어 게이트를 오버랩하도록 연장된다. 방법은 로직 디바이스 영역에 로직 디바이스의 게이트 스택을 형성하도록 적층된 층들을 패턴화하는 단계를 더 포함하고, 여기서 게이트 스택은 고유전율(high-k) 유전체층 및 고유전율(high-k) 유전체층 위의 폴리실리콘층을 포함한다. 패턴화 단계 이후에, 포토 레지스트가 로직 디바이스의 게이트 스택, 선택 게이트, 및 제어 게이트를 커버하도록 형성되고, 여기서 메모리 디바이스 영역의 경계 영역은 포토 레지스트에 의해 커버되지 않는다. 에칭 단계가 에칭 마스크로서 포토 레지스트를 이용하여 수행되고, 여기서 에칭 단계 이후에, 경계 영역의 트렌치 분리 영역이 노출된다. 에칭 단계 이후에, 보호층의 잔여 부분들이 제거된다. 그리고 나서, 플래시 메모리 셀 및 로직 디바이스를 위한 소스 영역 및 드레인 영역이 형성된다.
본 발명개시의 일부 실시예들에 따라, 집적 회로 구조물은 반도체 기판을 포함하고, 반도체 기판은 메모리 디바이스 영역의 제 1 부분, 메모리 디바이스 영역의 경계 영역의 제 2 부분, 및 로직 디바이스 영역의 제 3 부분을 포함한다. 플래시 메모리 셀은 반도체 기판의 제 1 부분 위의 선택 게이트 및 제어 게이트를 포함한다. 트렌치 분리 영역은 반도체 기판의 제 2 부분에 있다. ILD가 트렌치 분리 영역으로 연장되는 부분을 포함한다. 금속 잔여물이 ILD 내에 있고, 여기서 금속 잔여물은 트렌치 분리 영역으로 연장되는 ILD의 일부분을 오버랩한다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 벌명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 방법에 있어서,
    메모리 디바이스 영역에 플래시 메모리 셀을 위한 선택 게이트 및 제어 게이트를 형성하는 단계로서, 상기 선택 게이트 및 상기 제어 게이트는 반도체 기판 위에 있는 것인, 선택 게이트 및 제어 게이트 형성 단계;
    상기 선택 게이트 및 상기 제어 게이트를 커버하도록 보호층을 형성하는 단계;
    로직 디바이스 영역에 적층된 층들을 형성하는 단계로서, 상기 적층된 층들은 상기 반도체 기판 위에 있고, 상기 선택 게이트 및 상기 제어 게이트를 오버랩하도록 연장되는 것인, 적층된 층들 형성 단계;
    상기 로직 디바이스 영역에 로직 디바이스를 위한 게이트 스택을 형성하도록 상기 적층된 층들을 패턴화하는 단계;
    상기 패턴화 단계 이후에, 상기 메모리 디바이스 영역의 경계 영역에서 상기 적층된 층들의 잔여물을 에칭하도록 에칭을 수행하는 단계;
    상기 에칭 단계 이후에, 상기 메모리 디바이스 영역에서 상기 보호층을 제거하는 단계; 및
    상기 플래시 메모리 셀 및 상기 로직 디바이스 각각을 위해 소스 및 드레인 영역을 형성하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 적층된 층들을 패턴화하는 단계 이후에, 상기 보호층은 슬로프를 포함하고, 상기 슬로프 및 상기 보호층의 하부 끝은 상기 반도체 기판의 트렌치 분리 영역을 오버랩하는 것인, 방법.
  3. 제 1 항에 있어서,
    상기 소스 및 상기 드레인 영역을 형성하는 단계 이후에, 층간 유전체(Inter-Layer Dielectric; ILD)를 형성하는 단계;
    상기 선택 게이트의 상부 표면과 상기 ILD의 상부 표면을 평탄화하는 단계로서, 상기 ILD에 리세스가 생성되는 것인, 평탄화 단계; 및
    상기 로직 디바이스의 게이트 스택의 더미 게이트를 금속 물질로 교체하는 단계로서, 동시에 상기 금속 물질은 상기 ILD의 상기 리세스 내에 채워지는 것인, 교체 단계
    를 더 포함하는 방법.
  4. 방법에 있어서,
    메모리 디바이스 영역에 플래시 메모리 셀을 위한 선택 게이트 및 제어 게이트를 형성하는 단계;
    상기 선택 게이트 및 상기 제어 게이트를 커버하기 위해 보호층을 형성하는 단계;
    로직 디바이스 영역에서 상기 보호층의 일부분을 제거하는 단계;
    상기 로직 디바이스 영역에 적층된 층들을 형성하는 단계로서, 상기 적층된 층들은 반도체 기판 위에 있고, 상기 선택 게이트 및 상기 제어 게이트를 오버랩하도록 연장되는 것인, 적층된 층들 형성 단계;
    상기 로직 디바이스 영역에 로직 디바이스의 게이트 스택을 형성하도록 상기 적층된 층들을 패턴화하는 단계로서, 상기 게이트 스택은 고유전율(high-k) 유전체층 및 상기 고유전율(high-k) 유전체층 위의 폴리실리콘층을 포함하는 것인, 패턴화 단계;
    상기 패턴화 단계 이후에, 상기 로직 디바이스의 상기 게이트 스택, 상기 선택 게이트, 및 상기 제어 게이트를 커버하도록 포토 레지스트를 형성하는 단계로서, 상기 메모리 디바이스 영역의 경계 영역은 상기 포토 레지스트에 의해 커버되지 않는 것인, 포토 레지스트 형성 단계;
    에칭 마스크로서 상기 포토 레지스트를 이용하여 에칭을 수행하는 단계로서, 상기 에칭 단계 이후에, 상기 경계 영역의 트렌치 분리 영역이 노출되는 것인, 에칭 단계를 수행하는 단계;
    상기 에칭 단계 이후에, 상기 보호층의 잔여 부분들을 제거하는 단계; 및
    상기 플래시 메모리 셀 및 상기 로직 디바이스를 위한 소스 영역 및 드레인 영역을 형성하는 단계
    를 포함하는 방법.
  5. 제 4 항에 있어서, 상기 에칭 단계에 의해 상기 트렌치 분리 영역에 리세스가 형성되는 것인, 방법.
  6. 제 4 항에 있어서, 상기 에칭 단계에서, 상기 고유전율(high-k) 유전체층의 잔여물 및 상기 폴리실리콘층의 잔여물은 상기 경계 영역에서 에칭되는 것인, 방법.
  7. 제 4 항에 있어서,
    상기 소스 및 상기 드레인 영역을 형성하는 단계 이후에, 층간 유전체(ILD)를 형성하는 단계;
    상기 선택 게이트의 상부 표면과 상기 ILD의 상부 표면을 평탄화하는 단계로서, 상기 ILD에 추가의 리세스가 생성되는 것인, 평탄화 단계; 및
    상기 로직 디바이스의 게이트 스택의 상기 폴리실리콘층을 금속 물질로 교체하는 단계로서, 동시에 상기 금속 물질은 상기 ILD의 상기 추가 리세스 내에 채워져 금속 잔여물을 형성하고, 상기 금속 잔여물은 상기 트렌치 분리 영역을 오버랩하는 것인, 교체 단계
    를 더 포함하는 방법.
  8. 제 7 항에 있어서, 상기 금속 잔여물 위에서 상기 금속 잔여물과 접촉하는 에칭 정지층을 형성하는 단계를 더 포함하는 방법.
  9. 집적 회로 구조물에 있어서,
    반도체 기판으로서, 상기 반도체 기판은
    메모리 디바이스 영역의 제 1 부분;
    상기 메모리 디바이스 영역의 경계 영역의 제 2 부분; 및
    상기 로직 디바이스 영역의 제 3 부분을 포함하는 것인, 반도체 기판;
    상기 반도체 기판의 상기 제 1 부분 위의 선택 게이트 및 제어 게이트를 포함하는 플래시 메모리 셀;
    상기 반도체 기판의 제 2 부분에 있는 트렌치 분리 영역;
    상기 트렌치 분리 영역으로 연장되는 부분을 포함하는 층간 유전체(ILD); 및
    상기 ILD 내의 금속 잔여물로서, 상기 금속 잔여물은 상기 트렌치 분리 영역으로 연장되는 상기 ILD의 일부분을 오버랩하는 것인, 금속 잔여물
    을 포함하는 집적 회로 구조물.
  10. 제 9 항에 있어서, 상기 금속 잔여물은 상기 선택 게이트의 상부 표면과 같은 레벨의 평면 상부 표면을 포함하는 것인, 집적 회로 구조물.
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