KR20100031854A - 셀 영역과 코아/페리 영역간에 서로 다른 게이트 스택들을 갖는 집적 회로 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 집적 회로 반도체 소자는 셀 영역과 코아/페리 영역으로 한정된 반도체 기판을 포함한다. 셀 영역의 반도체 기판 상에 실리콘 산화막으로 이루어진 제1 게이트 절연막과 불순물이 도핑된 폴리실리콘막으로 이루어진 제1 게이트 전극으로 구성된 제1 게이트 스택이 형성되어 있다. 코아/페리 영역의 반도체 기판의 일부분 상에 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막을 포함하는 제2 게이트 절연막과, 금속막을 포함하는 제2 게이트 전극으로 구성된 제2 게이트 스택이 형성되어 있다.

Description

셀 영역과 코아/페리 영역간에 서로 다른 게이트 스택들을 갖는 집적 회로 반도체 소자 및 그 제조방법{Integrated circuit semiconductor device having different gate stacks between cell region and core/peripheral region and fabrication method thereof}
본 발명은 집적 회로 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 셀 영역과 코아/페리 영역간에 서로 다른 게이트 스택들을 갖는 집적 회로 반도체 소자 및 그 제조 방법에 관한 것이다.
집적 회로 반도체 소자는 고성능화 및 고집적화가 이루어지고 있는 동시에 저전력에서도 구동시킬 수 있도록 요구되고 있다. 집적 회로 반도체 소자를 구성하는 요소중 하나인 모스 트랜지스터도 고성능화 및 고집적화가 진행되고 있다. 집적 회로 반도체 소자 내의 모스 트랜지스터들은 크게 셀 영역과 코아(Core)/페리(peripheral) 영역에 각각 형성된다. 셀 영역은 메모리나 비메모리 모스 트랜지스터가 형성되는 영역이고, 코아/페리 영역의 모스 트랜지스터들은 셀 영역의 모스 트랜지스터들을 구동하기 위하여 형성된다. 페리 영역은 주변 회로 영역으로 불리기도 한다.
그런데, 집적회로 반도체 소자가 고집적화됨에 따라 그 내부에 포함되어 있는 모스 트랜지스터들의 성능 저하가 나타난다. 예를 들면, 집적 회로 반도체 소자가 고집적화되어 게이트 절연막이 얇아짐에 따라 숏 채널 효과(short channel effect)가 발생하거나 누설 전류가 증가하거나, 게이트 전극의 공핍(depletion) 현상에 의해 구동 전류가 낮아지는 등의 성능 저하가 발생한다. 따라서, 집적 회로 반도체 소자에 형성되는 모스 트랜지스터들의 성능 저하를 억제 내지 개선할 필요가 있고, 필요에 따라 셀 영역과 코아/페리 영역에 형성되는 모스 트랜지스터들의 성능을 별도로 제어할 필요가 있다.
본 발명이 해결하고자 하는 과제는 셀 영역과 코아/페리 영역간의 성능을 제어하기 위해 셀 영역과 코아/페리 영역간에 서로 다른 게이트 스택들을 갖는 집적 회로 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는 반도체 기판의 셀 영역과 코아/페리 영역에 서로 다른 게이트 스택들을 용이하게 구현할 수 있는 집적 회로 반도체 소자의 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 집적 회로 반도체 소자는 셀 영역과 코아/페리 영역으로 한정된 반도체 기판을 포함한다. 셀 영역의 반도체 기판 상에 실리콘 산화막으로 이루어진 제1 게이트 절연막과 불순물이 도핑된 폴리실리콘막으로 이루어진 제1 게이트 전극으로 구성된 제1 게이트 스택이 형성되어 있다. 코아/페리 영역의 반도체 기판의 일부분 상에 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막을 포함하는 제2 게이트 절연막과, 금속막을 포함하는 제2 게이트 전극으로 구성된 제2 게이트 스택이 형성되어 있다.
집적 회로 반도체 소자는 디램(DRAM, dynamic random access memory) 소자일 수 있다. 코아/페리 영역의 반도체 기판의 일부분 상에 실리콘 산화막으로 이루어진 제3 게이트 절연막과 불순물이 도핑된 폴리실리콘막으로 이루어진 제3 게이트 전극으로 구성된 제3 게이트 스택이 더 형성되어 있을 수 있다. 제2 게이트 절연막 은 반도체 기판 상에 실리콘 산화막이 더 형성되어 실리콘 산화막과 고유전막으로 구성될 수 있다. 제2 게이트 전극은 금속막 상에 불순물이 도핑된 폴리실리콘막이 더 형성되어 금속막 및 불순물이 도핑된 폴리실리콘막으로 구성될 수 있다.
또한, 본 발명의 다른 예에 의한 집적 회로 반도체 소자는 셀 영역과 코아/페리 영역이 한정된 반도체 기판과, 셀 영역의 반도체 기판에 형성된 트랜치와, 셀 영역의 트랜치 내벽 및 바닥에 형성되고 실리콘 산화막, 실리콘 산화막 상의 트랜치를 매립하면서 반도체 기판 상부로 돌출되어 있고 불순물이 도핑된 폴리실리콘막으로 이루어진 제1 게이트 스택과, 코아/페리 영역의 반도체 기판의 일부분 상에 실리콘 산화막, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막, 금속막 및 폴리실리콘막이 순차적으로 구성된 제2 게이트 스택을 포함하여 이루어질 수 있다. 코아/페리 영역의 반도체 기판의 일부분 상에 실리콘 산화막 및 불순물이 도핑된 폴리실리콘막으로 구성된 제3 게이트 스택이 더 형성되어 있을 수 있다.
상술한 다른 기술적 과제를 해결하기 위해, 본 발명의 집적 회로 반도체 소자의 제조방법은 반도체 기판에 셀 영역과 코아/페리 영역을 한정하고, 셀 영역의 반도체 기판 상에 제1 실리콘 산화막 및 불순물이 도핑된 제1 폴리실리콘막 패턴을 순차적으로 형성하는 것을 포함한다. 코아/페리 영역의 반도체 기판의 일부분 상에 제2 실리콘 산화막, 실리콘 산화막보다 유전상수가 큰 고유전막, 금속막 및 제2 폴리실리콘막 패턴을 순차적으로 형성한다. 셀 영역의 제1 실리콘 산화막 및 제1 폴리실리콘막 패턴을 패터닝하여 실리콘 산화막으로 이루어진 제1 게이트 절연막과, 폴리실리콘막으로 이루어진 제1 게이트 전극으로 구성된 제1 게이트 스택을 형성한 다. 코아/페리 영역의 제2 실리콘 산화막, 고유전막, 금속막 및 제2 폴리실리콘막 패턴을 패터닝하여 실리콘 산화막 및 고유전막으로 이루어진 제2 게이트 절연막과, 금속막 및 폴리실리콘막으로 이루어진 제2 게이트 전극으로 구성된 제2 게이트 스택을 형성한다.
셀 영역의 제1 폴리실리콘막 패턴은, 셀 영역의 제1 실리콘 산화막 상에 불순물이 도핑된 제1 폴리실리콘막을 형성하고, 제1 폴리실리콘막을 패터닝하여 셀 영역과 코아/페리 영역과 단차부를 갖게 될 수 있다. 셀 영역의 제1 폴리실리콘막 패턴을 형성한 후에, 셀 영역의 제1 폴리실리콘막 패턴의 표면 및 측벽에 제1 폴리실리콘막에 포함된 불순물의 확산을 방지하기 위한 보호막을 더 형성할 수 있다.
코아/페리 영역의 반도체 기판의 일부분 상에 실리콘 산화막으로 이루어진 제3 게이트 절연막과, 폴리실리콘막으로 이루어진 제3 게이트 전극으로 구성된 제3 게이트 스택을 더 형성할 수 있다. 제3 게이트 절연막은 제1 게이트 절연막과 동일한 두께로 형성할 수 있다. 셀 영역의 반도체 기판에 트랜치를 형성하고, 제1 게이트 절연막은 트랜치 내벽 및 바닥에 실리콘 산화막으로 형성하고, 제1 게이트 전극은 제1 게이트 절연막 상의 트랜치를 매립하면서 반도체 기판 상부로 돌출되어 형성할 수 있다. 제1 게이트 스택과 제2 게이트 스택은 하나의 사진식각공정을 통하여 동시에 형성할 수 있다.
본 발명의 집적 회로 반도체 소자는 각 영역별로, 즉 셀 영역 및 코아/페리 영역별로 모스 트랜지스터의 게이트 스택을 구성하는 게이트 절연막 및 게이트 전 극을 다르게 구성한다. 이에 따라, 본 발명의 집적 회로 반도체 소자는 셀 영역의 모스 트랜지스터의 성능 저하를 방지하면서도 코아/페리 영역의 모스 트랜지스터의 성능 향상을 이룰 수 있다.
본 발명의 집적 회로 반도체 소자에서, 셀 영역의 게이트 스택을 구성하는 게이트 절연막 및 게이트 전극은 각각 실리콘 산화막 및 불순물이 도핑된 폴리실리콘막을 채용한다. 이에 따라, 셀 영역은 고유전막 및 금속막을 게이트 스택으로 채용하는 경우에 비하여 금속 오염 문제, 금속막 식각 문제를 해결할 수 있다.
본 발명의 집적 회로 반도체 소자에서, 코아/페리 영역은 게이트 스택을 구성하는 게이트 절연막 및 게이트 전극을 각각 실리콘 산화막보다 유전 상수가 큰 고유전막 및 금속 게이트 전극을 채용한다. 이에 따라, 코아/페리 영역은 폴리 게이트 공핍 현상을 감소시켜 모스 트랜지스터의 성능을 향상시킬 수 있다.
집적 회로 반도체 소자에 이용되는 모스 트랜지스터의 게이트 절연막은 공정상 두께 조절이 쉽고 실리콘과의 계면 특성이 좋은 실리콘 산화막이 주로 사용되고 있다. 게이트 절연막으로 이용되는 실리콘 산화막은 집적 회로 반도체 소자의 고집적화 및 숏 채널 효과를 감소시키기 위해 두께가 점점 얇아지고 있다. 그러나, 게이트 절연막으로 이용되는 실리콘 산화막의 두께가 얇아지게 되면 모스 트랜지스터의 누설 전류가 증가할 가능성이 높아지게 된다. 이에 따라, 본 발명의 모스 트랜지스터는 게이트 스택을 구성하는 게이트 절연막을 실리콘 산화막보다 유전 상수가 높은 고유전막을 이용한다.
또한, 집적 회로 반도체 소자에서 게이트 절연막의 두께가 감소함에 따라, 모스 트랜지스터에서 게이트 전극용 폴리실리콘막에서 폴리 게이트 공핍 현상이 발생한다. 폴리 게이트 공핍 현상에 의하여 발생되는 폴리 실리콘 공핍층은 게이트 절연막의 전기적인 등가 산화막 두께를 증가시켜 모스 트랜지스터의 구동 전류를 감소시킨다. 이에 따라, 본 발명의 모스 트랜지스터는 게이트 스택을 구성하는 게이트 전극으로 금속 게이트 전극을 이용한다.
그런데, 본 발명의 집적 회로 반도체 소자는 아래와 같은 이유에 따라 각 영역별로, 즉 셀 영역 및 코아/페리 영역별로 모스 트랜지스터의 게이트 절연막 및 게이트 전극을 포함하는 게이트 스택들을 다르게 구성한다.
집적 회로 반도체 소자에서 셀 영역은 집적도가 높고 패턴 밀도가 높다. 또한, 집적 회로 반도체 소자, 예컨대 디램(DRAM, dynamic random access memory) 반도체 소자에서는 셀 영역에 리세스 채널 어레이 트랜지스터를 채용한다. 이와 같은 집적 회로 소자의 셀 영역에 고유전막 및 금속 게이트 전극을 채용할 경우, 고유전막이나 금속 게이트 전극을 구성하는 금속 원소가 제조 공정중 열처리 공정에서 반도체 기판, 즉 실리콘 기판으로 확산되어 실리콘 기판이 오염될 수 있다. 이렇게 반도체 기판이 금속 원소로 요염될 경우 누설 전류가 증가되고, 집적 회로 반도체 소자, 예컨대 디램 반도체 소자와 같은 경우에는 리프레쉬(refresh) 특성이 나빠지게 된다.
또한, 집적 회로 반도체 소자, 예컨대 디램 반도체 소자의 리세스 채널 어레이 트랜지스터의 게이트 전극으로 금속 게이트 전극을 채용하기 위하여는 금속막을 패터닝하여야 한다. 그런데, 리세스 채널 어레이 트랜지스터의 트랜치의 내벽 및 바닥에만 금속막 패턴이 형성되도록 금속막을 사진식각하기가 어렵고, 이에 따라 금속 게이트 전극과 소오스/드레인 콘택간에 전기적인 쇼트를 유발할 가능성이 높게 된다. 따라서, 본 발명의 집적 회로 반도체 소자에서 셀 영역의 게이트 스택을 구성하는 게이트 절연막 및 게이트 전극은 각각 실리콘 산화막 및 불순물이 도핑된 폴리실리콘막을 채용한다.
집적 회로 반도체 소자의 코아/페리 영역은 셀 영역에 비하여 집적도도 낮고 패턴 밀도도 낮다. 또한, 디램 반도체 소자에서는 코아/페리 영역은 리세스 채널 어레이 트랜지스터를 채용하지 않는다. 이에 따라, 본 발명의 집적회로 반도체 소자의 코아/페리 영역의 게이트 스택을 구성하는 게이트 절연막은 실리콘 산화막보다 유전 상수가 큰 고유전막을 채용하고, 게이트 전극은 폴리실리콘 공핍 현상을 방지할 수 있는 금속 게이트 전극을 채용하여 모스 트랜지스터의 성능을 개선한다.
여하튼, 본 발명의 집적 회로 반도체 소자는 각 영역별로, 즉 셀 영역 및 코아/페리 영역별로 모스 트랜지스터의 게이트 스택을 구성하는 게이트 절연막 및 게이트 전극을 다르게 구성하여 셀 영역의 모스 트랜지스터의 성능 저하를 방지하면서도 코아/페리 영역의 모스 트랜지스터의 성능 향상을 도모한다.
이하, 첨부도면을 참조하여 집적 회로 반도체 소자 및 그 제조방법에 대한 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명의 집적 회로 반도체 소자는 디램 반도체 소자를 예로 들어 설명한다. 특히, 본 발명의 집적 회로 반도체 소자는 셀 영역이 리세스 채널 어레이 트랜지스터를 포함하는 디램 반도체 소자를 예로 들어 설명한다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 예에 따른 집적 회로 반도체 소자의 개략적인 레이아웃도이다.
구체적으로, 반도체 기판(반도체 웨이퍼), 예컨대 실리콘 기판 상에 복수개의 단위셀들(도시 안함)이 형성된 복수개의 셀 영역들(C), 코어 영역(CR) 및 페리 영역들(PR)을 포함하는 칩 영역(CHR)을 갖는다. 칩 영역(CHR)은 스크라이브 라인(Scribe Line : S/L) 영역으로 구획되어 있다. 셀 영역들(C)은 가로 방향으로 복수개 형성되어 있고, 셀 영역들(C) 사이는 코어 영역들(CR)이 형성되어 있다. 그리고, 세로 방향으로 셀 영역들(C)의 위쪽 또는 아래쪽으로 각각 테스트 엘리먼트 그룹(TEG) 영역이 형성되어 있고, 세로 방향으로 셀 영역들(C) 사이에 페리 영역(PR)이 형성되어 있다.
도 1의 레이아웃도는 본 발명의 집적 회로 소자의 개략적인 레이아웃도로써 필요에 따라 다양하게 변경될 수 있는 것이다. 여하튼, 집적 회로 반도체 소자는 셀 영역(C)과 이들을 구동하는 코아/페리 영역(CR, PR)으로 구성된다. 이하에서 코아/페리 영역(CR, PR)은 참조부호 NC로 통칭한다.
실시예 1
도 2는 본 발명의 제1 실시예에 의한 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제1 실시예에 의한 집적 회로 반도체 소자는 반도체 기판(10)이 셀 영역(C) 및 코아/페리 영역(NC)으로 한정되어 있다. 반도체 기판(10)은 실리콘 기판을 이용한다. 셀 영역(C) 및 코아/페리 영역(NC)은 트랜치 절연막(12)으로 소자분리(절연)되어 있다. 셀 영역(C)의 반도체 기판(10)에는 트랜치들(14)이 형성되어 있고, 트랜치들(14)의 내벽 및 바닥에 실리콘 산화막으로 구성되는 제1 게이트 절연막(16)이 형성되어 있다.
셀 영역(C)의 트랜치들(14)의 내부의 제1 게이트 절연막(16) 상에는 트랜치들(14)을 매립하면서 반도체 기판(10) 위로 돌출되게 불순물이 도핑된 폴리실리콘막(폴리실리콘막 패턴)으로 제1 게이트 전극(34)이 형성되어 있다. 제1 게이트 전극(34)은 N형 불순물, 예컨대 비소나 인이 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 셀 영역(C)은 실리콘 산화막으로 구성된 제1 게이트 절연막(16) 및 불순물이 도핑된 폴리실리콘막으로 구성된 제1 게이트 전극(34)으로 제1 게이트 스택(35)을 구성한다. 제1 게이트 스택(35)의 양측의 반도체 기판(10)에는 제1 소오스/드레인 영역(46)이 형성되어 있다. 참조부호 D는 드레인 영역을 의미하며, S는 소오스 영역을 의미한다.
이에 따라, 셀 영역(C)의 반도체 기판(10)에는 제1 게이트 절연막(16), 제1 게이트 전극(34), 제1 소오스/드레인 영역(46)을 포함하는 제1 모스 트랜지스터가 형성되어 있다. 이와 같이 셀 영역(C)의 제1 모스 트랜지스터는 실리콘 산화막으로 구성된 제1 게이트 절연막(16)과 불순물이 도핑된 폴리실리콘막으로 구성된 제1 게이트 전극(34)을 채용함으로써 앞서 설명한 바와 같은 고유전막 채용에 따른 금속 원소 오염 문제 및 금속 게이트 형성을 위한 금속막 식각 문제를 일으키지 않는다.
코아/페리 영역(NC)의 반도체 기판(10)에는 실리콘 산화막(26) 및 실리콘 산화막(26)보다 유전 상수가 큰 고유전막 패턴(36), 금속막 패턴(38) 및 불순물이 도핑된 폴리실리콘막 패턴(40)으로 구성된 제2 게이트 스택(42)이 형성되어 있다. 고유전막 패턴(36)은 다양한 막질로 형성할 수 있다. 고유전막 패턴(36)은 HfO2막, ZrO2막, TiO2막, Al2O3막, Ta2O3막, Nb2O3막, Pr2O3막, Ce2O3막, Dy2O3막, Er2O3막, Y2O3막, ZrSiO4막, ZrSiON막, HfSiO막, HfSiON막, HfAlON막, AlSiON막, BaSiO4막, PbSiO4막, BST(BaSrTiO3)막 및 PZT(Pb(ZrxTi1 -x)O3)막중에서 선택된 적어도 하나의 막으로 형성할 수 있다.
금속막 패턴(38)은 다양한 막질로 형성할 수 있다. 금속막 패턴(38)은 Ta막, Ti막, Al막, Ag막, Cu막, Hf막, Zr막, Mn막, Ni막, Pd막, Pt막, Be막, Ir막, Te막, Re막, Ru막, RuO2막, TiN막, TaN막, WN막, HfN막, ZrN막, TaSiN막, TiSiN막, NiSi막 및 금속 실리사이드막중에서 선택된 적어도 하나의 막으로 형성할 수 있다.
코아/페리 영역(NC)에서, 실리콘 산화막(26) 및 고유전막 패턴(36)은 제2 게이트 절연막(37)을 구성한다. 제2 게이트 절연막(37)은 필요에 따라 실리콘 산화막(26)을 포함하지 않고 구성할 수도 있다. 금속막 패턴(38) 및 폴리실리콘막 패 턴(40)은 제2 게이트 전극(41)을 구성한다. 제2 게이트 전극(41)은 필요에 따라 폴리실리콘막 패턴(40)을 포함하지 않고 구성할 수도 있다. 제2 게이트 스택(42)의 양측의 반도체 기판(10)에는 제2 소오스/드레인 영역(48)이 형성되어 있다. 참조부호 D는 드레인 영역을 의미하며, S는 소오스 영역을 의미한다.
이에 따라, 코아/페리 영역(NC)의 반도체 기판(10)에는 제2 게이트 절연막(26), 제2 게이트 전극(41), 제2 소오스/드레인 영역(48)을 포함하는 제2 모스 트랜지스터가 형성되어 있다. 이와 같이 본 발명의 코아/페리 영역(NC)의 제2 모스 트랜지스터는 고유전막 패턴(36)을 제2 게이트 절연막(37)으로 구성하여 누설 전류 증가를 방지하고, 금속막 패턴(38)을 제2 게이트 전극(금속 게이트 전극, 41)으로 구성하여 폴리 게이트 공핍 현상을 개선하여 트랜지스터 성능을 개선할 수 있다.
실시예 2
도 3은 본 발명의 제2 실시예에 의한 집적 회로 반도체 소자의 단면도이다.
구체적으로, 본 발명의 제2 실시예에 의한 집적 회로 반도체 소자는 제1 실시예와 비교하여 코아/페리 영역(NC)을 제1 코아/페리 영역(1NC) 및 제2 코아/페리 영역(2NC)으로 나누어진 것을 제외하고는 동일하다.
제1 코아/페리 영역(1NC)은 제1 실시예의 코아/페리 영역(NC)과 동일하게 반도체 기판(10)의 일부분 상에 실리콘 산화막(26) 및 고유전막 패턴(36)으로 이루어진 제2 게이트 절연막(37)과, 금속막 패턴(38) 및 폴리실리콘막 패턴(40)으로 이루어진 제2 게이트 전극(41)을 포함하여 제2 게이트 스택(42)을 구성한다. 제2 코아/ 페리 영역(2NC)은 반도체 기판(10)의 일부분 상에 실리콘 산화막으로 이루어진 제3 게이트 절연막(27)과 불순물, N형 불순물이 도핑된 폴리실리콘막 패턴으로 이루어진 제3 게이트 전극(43)을 포함하여 제3 게이트 스택(44)을 구성한다. 제3 게이트 절연막(27)은 제1 게이트 절연막(16)과 동일한 두께로 형성할 수 있다. 제3 게이트 스택(44)의 양측의 반도체 기판(10)에는 제3 소오스/드레인 영역(49)이 형성되어 있다.
본 발명의 제2 실시예에서는, 제1 코아/페리 영역(1NC)에 더하여 실리콘 산화막으로 이루어지고 제1 게이트 절연막(16)과 동일한 두께의 제3 게이트 절연막(27)과, 불순물이 도핑된 폴리실리콘막 패턴으로 이루어진 제3 게이트 전극(43)을 갖는 제2 코아/페리 영역(2NC)을 포함한다. 이에 따라, 본 발명의 제2 실시예는 제1 코아/페리 영역(1NC), 제2 코아/페리 영역(2NC)을 포함하고, 게이트 스택(42, 44)의 구조 및 게이트 절연막들(37, 27)의 두께들 다양하게 할 수 있어 코아/페리 영역(NC)에서 요구하는 다양한 모스 트랜지스터를 구현할 수도 있다.
제2 코아/페리 영역(2NC)은 셀 영역(C)과 동일한 공정으로 반도체 기판(10)의 일부분 상에 실리콘 산화막으로 이루어진 제3 게이트 절연막(27)과, 불순물이 도핑된 폴리실리콘막으로 이루어진 제3 게이트 전극(43)으로 구성된 제3 게이트 스택을 더 형성하여 제조할 수 있다.
도 4 내지 도 12는 도 2에 도시한 집적 회로 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(10), 예컨대 실리콘 기판에 셀 영역(C)과 코 아/페리 영역(NC)을 한정한다. 셀 영역(C)과 코아/페리 영역(NC)은 트랜치 절연막(12)으로 소자분리한다. 셀 영역(C)에 트랜치(14)를 형성하고, 트랜치(14)의 내벽 및 바닥에 제1 실리콘 산화막(15)을 형성한다. 제1 실리콘 산화막(15)은 코아/페리 영역(NC)의 반도체 기판(10) 상에도 형성된다.
도 5 및 도 6을 참조하면, 셀 영역(C)과 코아/페리 영역(NC)의 제1 실리콘 산화막(15) 상에 트랜치(14)를 매립하도록 불순물, 바람직하게는 N형 불순물이 도핑된 제1 폴리실리콘막(18)을 형성한다. 제1 폴리실리콘막(18) 상에 마스크층(20)을 형성한다. 마스크층(20)은 실리콘 산화막을 이용하여 형성한다. 마스크층(20) 상에 포토레지스트 패턴(22)을 형성한다. 포토레지스트 패턴(22)은 셀 영역(NC) 상에만 형성된다.
이어서, 도 6에 도시한 바와 같이 포토레지스트 패턴(22)을 마스크로 마스크층(20)을 건식식각하여 마스크 패턴(23)을 형성한다. 마스크 패턴(23)도 셀 영역(C) 상에만 형성된다.
도 7 및 도 8을 참조하면, 포토레지스트 패턴(22)을 제거한 후, 마스크 패턴(23)을 마스크로 제1 폴리실리콘막(18)을 식각하여 제1 폴리실리콘막 패턴(24)을 형성한다. 제1 폴리실리콘막 패턴(24)은 셀 영역에만 형성되어 셀 영역(C)과 코아/페리 영역(NC)간에 단차부(19)가 발생한다.
이어서, 마스크 패턴(27)을 제거한 후, 도 8에 도시한 바와 같이 제1 폴리실리콘막 패턴(45)의 표면 및 측벽에 보호막(25)을 형성한다. 보호막(25)은 제1 폴리실리콘막 패턴(24)이 형성된 반도체 기판(10)의 전면에 절연막을 형성한 후 식각하 여 형성한다. 보호막(25)으로 인하여 제1 폴리실리콘막 패턴(24)에 포함된 불순물이 외부로 확산하는 것을 방지한다. 보호막(25)은 실리콘 산화막을 이용하여 형성한다.
보호막(25) 형성시 코아/페리 영역(NC)에 형성된 제1 실리콘 산화막(15)은 제거되고 셀 영역(C)에는 제1 실리콘 산화막(15)이 남게된다. 도 7에서는 마스크 패턴(23)을 제거한 후 보호막(27)을 형성하였으나, 마스크 패턴(23)을 제거하지 않고 보호막(27)을 형성할 수 있다.
도 9를 참조하면, 코아/페리 영역(NC)에 제2 실리콘 산화막(26)을 형성한다. 이어서, 셀 영역(C) 및 코아/페리 영역(NC)의 전면에 실리콘 산화막보다 유전상수가 큰 고유전막(28), 금속막(30), 불순물이 도핑된 제2 폴리실리콘막(32)을 순차적으로 형성한다. 즉, 셀 영역(C)의 보호층(24)의 상부와 코아/페리 영역(NC)의 제2 실리콘 산화막(26) 상에 고유전막(28), 금속막(30), 제2 폴리실리콘막(32)을 순차적으로 형성한다. 제2 폴리실리콘막(32)에 의하여 코아/페리 영역(NC)의 단차부(19)가 메워진다.
도 10 및 도 11을 참조하면, 셀 영역(C) 및 코아/페리 영역(NC)의 제2 폴리실리콘막(32)을 평탄화시켜 셀 영역(C)의 금속막(30)을 노출시킨다. 이어서, 도 10에 도시한 바와 같이 셀 영역의 금속막(30), 고유전막(28) 및 보호층(25)을 습식식각이나 건식식각을 통하여 제거한다. 이렇게 되면, 셀 영역(C)은 제1 실리콘 산화막(15) 및 제1 폴리실리콘막 패턴(25)이 남게된다. 그리고, 코아/페리 영역(NC)은 제2 실리콘 산화막(26), 고유전막(28), 금속막(30), 및 제2 폴리실리콘막(32)이 남 게된다.
도 12를 참조하면, 셀 영역(C)의 제1 폴리실리콘막 패턴(25)을 사진식각공정으로 패터닝하여 제1 게이트 전극(34)을 형성한다. 셀 영역(C)은 제1 실리콘 산화막(15)이 제1 게이트 절연막(16)이 된다. 셀 영역(C)은 앞서 설명한 바와 같이 실리콘 산화막으로 구성된 제1 게이트 절연막(16) 및 불순물이 도핑된 폴리실리콘막으로 구성된 제1 게이트 전극(34)으로 제1 게이트 스택(35)을 구성한다.
그리고, 코아/페리 영역(NC)의 제2 폴리실리콘막(32), 금속막(30), 고유전막(28)을 사진식각공정으로 패터닝하여 실리콘 산화막(26)보다 유전 상수가 큰 고유전막 패턴(36), 금속막 패턴(38) 및 불순물이 도핑된 폴리실리콘막 패턴(40)이 형성된다. 실리콘 산화막(26) 및 고유전막 패턴(36)은 제2 게이트 절연막(37)을 구성한다. 금속막 패턴(38) 및 폴리실리콘막 패턴(40)은 제2 게이트 전극(41)을 구성한다. 그리고, 제2 게이트 절연막(37)과 제2 게이트 전극(41)은 제2 게이트 스택(42)을 구성한다.
셀 영역(C)의 제1 게이트 절연막(16) 및 제1 게이트 전극(34), 즉 제1 게이트 스택(35)과 코아/페리 영역(NC)의 고유전막 패턴(36), 금속막 패턴(38) 및 불순물이 도핑된 폴리실리콘막 패턴(40), 즉 제2 게이트 스택(42)은 한번의 사진식각 공정을 통하여 동시에 형성할 수 있다.
계속하여, 도 2에 도시한 바와 같이 셀 영역(C)의 제1 게이트 스택(35)의 양측의 반도체 기판(10)에 제1 소오스/드레인 영역(46)을 형성한다. 그리고, 코아/페리 영역(NC)의 제2 게이트 스택(42)의 양측의 반도체 기판(10)에 제2 소오스/드레 인 영역(48)을 형성한다.
이하에서는, 본 발명에 의한 집적 회로 반도체 소자를 이용한 다양한 응용예를 설명한다. 집적 회로 반도체 소자를 패키지할 경우 칩(반도체 칩)이 된다. 칩의 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 13은 본 발명에 의한 칩을 이용한 메모리 모듈의 평면도이다.
구체적으로, 본 발명에 의한 집적 회로 반도체 소자들을 각각 패키지할 경우 칩들(50-58)이 된다. 집적 회로 반도체 소자가 디램 소자일 경우 패키지하면 디램 칩들이 된다. 이러한 칩들(50-58), 예컨대 디램 칩들은 메모리 모듈(500, memory module)에 응용될 수 있다. 메모리 모듈(500)은 모듈 기판(501)에 칩들(50-58)이 부착되어 있다. 메모리 모듈(500)은 모듈 기판(501)의 일측에 마더 보드의 소켓에 끼워질 수 있는 접속부(502)가 위치하고, 모듈 기판(501) 상에는 세라믹 디커플링 커패시터(59)가 위치한다. 본 발명에 의한 메모리 모듈(500)은 도 12에 한정되지 않고 다양한 형태로 제작될 수 있다.
도 14는 본 발명에 의한 칩을 이용한 전자 시스템의 블록도이다.
체적으로, 본 발명에 의한 전자 시스템(600)은 컴퓨터를 의미한다. 본 발명에 의한 전자 시스템(600)은 CPU(중앙처리장치, 505), 플로피 디스크 드라이드(507), CD 롬(ROM) 드라이브(509)와 같은 주변 장치, 입출력 장치(508, 510), 램(RAM, random access memory) 칩(512), 롬(ROM, read only memory) 칩(514) 등을 포함한다. 위의 각 부품들간에는 통신 채널(511, communication channel)을 이용하여 제어신호나 데이터를 주고받는다.
도 14와 같은 전자 시스템(600)에서 본 발명에 의한 집적 회로 반도체 소자를 패키징하여 램 칩(512)이 채용된다. 램칩(512)은 디램 칩일 수 있다. 도 13의 램 칩(512)은 도 13에 설명한 바와 같은 칩(50-58)을 포함하는 메모리 모듈(500)로 대체할 수도 있다.
도 1은 본 발명의 일 예에 따른 집적 회로 반도체 소자의 개략적인 레이아웃도이다.
도 2는 본 발명의 제1 실시예에 의한 집적 회로 반도체 소자의 단면도이다.
도 3은 본 발명의 제2 실시예에 의한 집적 회로 반도체 소자의 단면도이다.
도 4 내지 도 12는 도 2에 도시한 집적 회로 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13은 본 발명에 의한 칩을 이용한 메모리 모듈의 평면도이다.
도 14는 본 발명에 의한 칩을 이용한 전자 시스템의 블록도이다.

Claims (20)

  1. 셀 영역과 코아/페리 영역으로 한정된 반도체 기판;
    상기 셀 영역의 상기 반도체 기판 상에 실리콘 산화막으로 이루어진 제1 게이트 절연막과 불순물이 도핑된 폴리실리콘막으로 이루어진 제1 게이트 전극으로 구성된 제1 게이트 스택; 및
    상기 코아/페리 영역의 상기 반도체 기판의 일부분 상에 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막을 포함하는 제2 게이트 절연막과, 금속막을 포함하는 제2 게이트 전극으로 구성된 제2 게이트 스택을 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자.
  2. 제1항에 있어서, 상기 집적 회로 반도체 소자는 디램 소자인 것을 특징으로 하는 집적 회로 반도체 소자.
  3. 제1항에 있어서, 상기 코아/페리 영역의 상기 반도체 기판의 일부분 상에 실리콘 산화막으로 이루어진 제3 게이트 절연막과 불순물이 도핑된 폴리실리콘막으로 이루어진 제3 게이트 전극으로 구성된 제3 게이트 스택이 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  4. 제3항에 있어서, 상기 제1 게이트 절연막의 두께는 상기 제3 게이트 절연막 의 두께와 동일한 것을 특징으로 하는 집적 회로 반도체 소자.
  5. 제1항에 있어서, 상기 제2 게이트 절연막은 상기 반도체 기판 상에 실리콘 산화막이 더 형성되어 실리콘 산화막과 상기 고유전막으로 구성되는 것을 특징으로 하는 집적 회로 반도체 소자.
  6. 제1항에 있어서, 상기 제2 게이트 전극은 상기 금속막 상에 불순물이 도핑된 폴리실리콘막이 더 형성되어 상기 금속막 및 상기 불순물이 도핑된 폴리실리콘막으로 구성되는 것을 특징으로 하는 집적 회로 반도체 소자.
  7. 셀 영역과 코아/페리 영역이 한정된 반도체 기판;
    상기 셀 영역의 상기 반도체 기판에 형성된 트랜치;
    상기 셀 영역의 상기 트랜치 내벽 및 바닥에 형성되고 실리콘 산화막, 상기 실리콘 산화막 상의 상기 트랜치를 매립하면서 상기 반도체 기판 상부로 돌출되어 있고 불순물이 도핑된 폴리실리콘막으로 이루어진 제1 게이트 스택; 및
    상기 코아/페리 영역의 반도체 기판의 일부분 상에 실리콘 산화막, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막, 금속막 및 폴리실리콘막이 순차적으로 구성된 제2 게이트 스택을 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자.
  8. 제7항에 있어서, 상기 코아/페리 영역의 상기 반도체 기판의 일부분 상에 실리콘 산화막 및 불순물이 도핑된 폴리실리콘막으로 구성된 제3 게이트 스택이 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  9. 제8항에 있어서, 상기 제1 게이트 스택의 실리콘 산화막의 두께는 제3 게이트 스택의 실리콘 산화막의 두께와 동일한 것을 특징으로 집적 회로 반도체 소자.
  10. 반도체 기판에 셀 영역과 코아/페리 영역을 한정하고;
    상기 셀 영역의 상기 반도체 기판 상에 제1 실리콘 산화막 및 불순물이 도핑된 제1 폴리실리콘막 패턴을 순차적으로 형성하고;
    상기 코아/페리 영역의 상기 반도체 기판의 일부분 상에 제2 실리콘 산화막, 상기 실리콘 산화막보다 유전상수가 큰 고유전막, 금속막 및 제2 폴리실리콘막 패턴을 순차적으로 형성하고;
    상기 셀 영역의 제1 실리콘 산화막 및 제1 폴리실리콘막 패턴을 패터닝하여 실리콘 산화막으로 이루어진 제1 게이트 절연막과, 폴리실리콘막으로 이루어진 제1 게이트 전극으로 구성된 제1 게이트 스택을 형성하고; 및
    상기 코아/페리 영역의 제2 실리콘 산화막, 고유전막, 금속막 및 제2 폴리실리콘막 패턴을 패터닝하여 실리콘 산화막 및 고유전막으로 이루어진 제2 게이트 절연막과, 금속막 및 폴리실리콘막으로 이루어진 제2 게이트 전극으로 구성된 제2 게이트 스택을 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 셀 영역의 제1 폴리실리콘막 패턴은,
    상기 셀 영역의 상기 제1 실리콘 산화막 상에 불순물이 도핑된 상기 제1 폴리실리콘막을 형성하고;
    상기 제1 폴리실리콘막을 패터닝하여 상기 셀 영역과 상기 코아/페리 영역과 단차부를 갖게 되는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  12. 제12항에 있어서, 상기 셀 영역의 제1 폴리실리콘막 패턴을 형성한 후에, 상기 셀 영역의 상기 제1 폴리실리콘막 패턴의 표면 및 측벽에 상기 제1 폴리실리콘막에 포함된 불순물의 확산을 방지하기 위한 보호막을 더 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 코아/페리 영역의 상기 제2 실리콘 산화막, 상기 고유전막, 상기 금속막, 및 상기 제2 폴리실리콘막 패턴은,
    상기 셀 영역의 보호막 및 상기 코아/페리 영역의 상기 제2 실리콘 산화막 상에 상기 고유전막, 상기 금속막 및 제2 폴리실리콘막을 순차적으로 형성하고;
    상기 제2 폴리실리콘막을 평탄화하여 상기 셀 영역의 상기 금속막을 노출시키고;
    상기 셀 영역의 상기 제1 폴리실리콘막 패턴 상의 상기 보호막, 상기 고유전막, 상기 금속막을 식각하여 상기 코아/페리 영역에 제2 폴리실리콘막을 남기는 것 을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  14. 제11항에 있어서, 상기 코아/페리 영역의 상기 반도체 기판의 일부분 상에 실리콘 산화막으로 이루어진 제3 게이트 절연막과, 폴리실리콘막으로 이루어진 제3 게이트 전극으로 구성된 제3 게이트 스택을 더 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 제3 게이트 절연막은 상기 제1 게이트 절연막과 동일한 두께로 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  16. 제11항에 있어서, 상기 셀 영역의 상기 반도체 기판에 트랜치를 형성하고, 상기 제1 게이트 절연막은 상기 트랜치 내벽 및 바닥에 실리콘 산화막으로 형성하고, 상기 제1 게이트 전극은 상기 제1 게이트 절연막 상의 상기 트랜치를 매립하면서 상기 반도체 기판 상부로 돌출되어 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  17. 제11항에 있어서, 상기 고유전막은 HfO2막, ZrO2막, TiO2막, Al2O3막, Ta2O3막, Nb2O3막, Pr2O3막, Ce2O3막, Dy2O3막, Er2O3막, Y2O3막, ZrSiO4막, ZrSiON막, HfSiO막, HfSiON막, HfAlON막, AlSiON막, BaSiO4막, PbSiO4막, BST막 및 PZT막중에서 선 택된 적어도 하나의 막으로 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  18. 제11항에 있어서, 상기 금속막은 Ta막, Ti막, Al막, Ag막, Cu막, Hf막, Zr막, Mn막, Ni막, Pd막, Pt막, Be막, Ir막, Te막, Re막, Ru막, RuO2막, TiN막, TaN막, WN막, HfN막, ZrN막, TaSiN막, TiSiN막, NiSi막 및 금속 실리사이드막중에서 선택된 적어도 하나의 막으로 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  19. 제11항에 있어서, 상기 집적 회로 반도체 소자는 디램 소자인 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  20. 제11항에 있어서, 상기 제1 게이트 스택과 제2 게이트 스택은 하나의 사진식각공정을 통하여 동시에 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
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