JP2003332463A

JP2003332463A - 半導体メモリ装置及びその製造方法

Info

Publication number: JP2003332463A
Application number: JP2002132958A
Authority: JP
Inventors: Keiichi Ono; 圭一大野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-05-08
Filing date: 2002-05-08
Publication date: 2003-11-21

Abstract

(57)【要約】【課題】低いコストで集積度を高くすることが可能と
なる半導体メモリ装置及びその製造方法を提供する。【解決手段】ＭＩＳトランジスタＴｍ及び容量素子Ｃ
を有して成るメモリセルが多数形成されて成るメモリ部
１と、ＭＩＳトランジスタＴｌが形成されて成るロジッ
ク回路部２とを有し、容量素子Ｃの下部電極２１がワー
ド線ＷＬ上に延在して形成され、容量素子Ｃの絶縁膜が
ロジック回路部２のＭＩＳトランジスタＴｌのゲート絶
縁膜と同一の膜２２を含んで成る半導体メモリ装置を構
成する。また、この半導体メモリ装置を製造する際に、
メモリ部１のＭＩＳトランジスタＴｍの各部を形成した
後に、表面を覆って層間絶縁膜２０を形成し、ロジック
回路部２の層間絶縁膜２０を除去して半導体基体１１を
露出させ、表面に絶縁膜２２を形成して、この絶縁膜２
２から容量素子Ｃの絶縁膜とロジック回路部２のＭＩＳ
トランジスタＴｌのゲート絶縁膜とを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルが形成
されたメモリ部とロジック回路部とを有して成る半導体
メモリ装置に係わる。

【０００２】

【従来の技術】混載メモリロジックＬＳＩ、即ちメモリ
部とロジック回路部とを混載したＬＳＩ（大規模集積回
路）において、メモリセルの内部がＤＲＡＭと同様の構
造を有し、ＳＲＡＭと同等の外部インターフェースを有
する構成、即ちいわゆる１Ｔ−ＳＲＡＭ（Ｍｏｓｙｓ社
がライセンスを保有する商標）が、高いコストパフォー
マンスを有することにより、０．１８μｍ（１８０ｎ
ｍ）世代から採用され始めている。

【０００３】上述の構成（１Ｔ−ＳＲＡＭ）の特徴は、
標準混載メモリである６Ｔ−ＳＲＡＭ（メモリセルに６
個のトランジスタを有する一般的なＳＲＡＭ）と比較し
て、セルサイズが小さく、かつ６Ｔ−ＳＲＡＭと同様に
ロジックプロセス（ロジック回路部側の工程をベースと
した工程）で製造することができることから、低コスト
を実現できる点が魅力である。

【０００４】０．１８μｍ世代で採用された従来の半導
体メモリ装置（上述の１Ｔ−ＳＲＡＭの構成）の概略構
成図を図８に示す。図８に示すように、最も初期型のＤ
ＲＡＭセルと同様に、ゲートＭＯＳ構造の容量素子（キ
ャパシタ）Ｃを蓄積容量として使用している。このキャ
パシタＣのプレート電極（上部電極）１０９は、ワード
線ＷＬを兼ねるＭＯＳトランジスタＴのゲート電極１０
８と同じ膜構成となっている。また、ＭＯＳトランジス
タＴ及びキャパシタＣにおいて、ゲート絶縁膜１０５を
共用している。

【０００５】このゲートＭＯＳ構造を、同じ１Ｔ１Ｃ
（メモリセルに１つのトランジスタと１つのキャパシタ
を有する）のスタック型構造と比較すると、キャパシタ
Ｃが横に広がっているためにセルサイズが大きくなる。
その一方で、蓄積容量を犠牲にすることにより、即ちキ
ャパシタＣの面積を縮小することにより、６Ｔ−ＳＲＡ
Ｍ以下のセル面積を実現して製造プロセスのコストを低
減しており、これにより６Ｔ−ＳＲＡＭやＤＲＡＭに対
するコストメリットを有している。

【０００６】一方、蓄積容量を小さくした場合に発生す
る弊害は、読み出しマージンの低下や低電圧特性の劣化
とリテンション（電荷の保持性）の悪化である。これら
の弊害に対しては、ビット線辺りのセル数をＤＲＡＭに
比べて１／４〜１／５に低減して、読み出しの際にビッ
ト線の寄生容量Ｃｂとキャパシタ（容量素子）の容量Ｃ
ｓとの比Ｃｂ／Ｃｓを確保することと、内部で自動的に
リフレッシュを頻繁に繰り返す（即ち外部からリフレッ
シュを意識せずに使える）こととによって、各々対応し
ている。

【０００７】これらの対応により、当然のことながら、
周辺回路の面積が増加したり、消費電力が増加したりす
る欠点があるが、これらの欠点と前述した利点とをうま
く折り合いを付けることにより、市場を獲得することに
成功したものである。

【０００８】

【発明が解決しようとする課題】ここで、ＳｉＯ₂，Ｓ
ｉＯＮ系絶縁膜、Ａｌ₂Ｏ₃、ＺｒＯ，ＨｆＯ系絶縁膜
の３種の絶縁膜材料を、それぞれゲート絶縁膜の材料と
して使用した場合における、等価酸化物膜厚ＥＯＴ（Eq
uivalent Oxide Thickness；Ｔｅｑ又はＴｏｘｅｑとも
称する）とゲートのリーク電流の電流密度Ｉｇとの関係
を図９に示す。

【０００９】図９に示すように、世代進行によるゲート
絶縁膜の薄膜化により、同一絶縁膜材料ではゲートリー
ク電流が増加していくことがわかる。

【００１０】例えば容量素子（キャパシタ）Ｃの容量Ｃ
ｓ＝６ｆＦ／セルとするとき、容量素子（キャパシタ）
Ｃの面積を０．５μｍ²とすると、ゲートリーク電流は
５ｆＡ／セル程度が限界である。

【００１１】ロジック回路部は、しきい値電圧Ｖｔｈの
低下やＶｃｃの低下（又は電流Ｉｄｓの増加）によっ
て、多少のゲートリーク電流を許容して微細化を進める
ことが可能であるが、電荷を蓄積する容量素子（キャパ
シタ）Ｃの絶縁膜に大きなリークがあってはならない。

【００１２】ＤＲＡＭにおける一般的なリーク電流の標
準値は、１×１０^-7Ａ／ｃｍ²程度（図９の矢印Ａ）で
あるが、図８に示した構成においても少なくとも１×１
０^-5Ａ／ｃｍ²（図９の矢印Ｂ）以下にする必要がある
と考えられる。従って、図８に示した構成をロジックプ
ロセスで製造する場合には、容量素子のリーク電流を抑
制するために、ゲート絶縁膜の薄膜化には限界があるこ
とにより、容量素子の蓄積容量を確保するために容量素
子の面積をある程度必要とすることから、メモリセルの
サイズの縮小化に限界がある。このため、図８に示した
構成等、ゲートＭＯＳ構造を有するメモリセルは、１３
０ｎｍ世代を過ぎるとコスト的にほとんど有利でなくな
ってしまう。

【００１３】ここで、メモリセルの構成によるレイアウ
ト限界を比較して図１０に示す。図１０に示す線Ａは、
図８に示した構成のように、従来のゲートＭＯＳ構造の
キャパシタにおいて、メモリセルのレイアウト限界を示
す曲線である。

【００１４】その他の構成として、例えばキャパシタ部
分に溝や孔を形成してトレンチ構造を形成することも考
えられる。これにより、図１０中鎖線Ｂに示すように、
従来のゲートＭＯＳ構造の線Ｂと比較してセルサイズを
縮小することができるため、ある程度の延命も可能であ
る。しかし、Ｔｅｑ（＝ＥＯＴ）＜０．５ｎｍとなる
と、従来のゲートＭＯＳ構造とレイアウト限界が同程度
となってしまう。これらのことから、トレンチ構造のキ
ャパシタは、１００ｎｍ世代までが適用の限界であると
推測される。

【００１５】一方、ロジック回路部においても、５０ｎ
ｍ世代くらいからゲートリーク電流の増加が無視できな
くなり問題となる可能性が高いと考えられる。また、特
にモバイル用途のように消費電力を重視するＬＳＩで
は、７０ｎｍ世代くらいからゲートリークが問題になる
と予想される。

【００１６】この解決策として、従来のシリコン酸化膜
やシリコン窒化膜系の絶縁膜から、例えば図９に示した
ＺｒＯ，ＨｆＯ系のような、Ｈｉｇｈ−ｋと称される比
誘電率ｋの大きい新材料に移行することが考えられてい
る。図９に示すように、例えば上述のＺｒＯ，ＨｆＯ系
で、等価酸化物膜厚ＥＯＴ＝１．５ｎｍも実現可能であ
る。

【００１７】そして、上述のＨｉｇｈ−ｋ材料を採用し
てＥＯＴ＝１．５ｎｍ程度とすることにより、ゲートＭ
ＯＳ構造のキャパシタを採用した構成のメモリセルにお
いて、図１０に示す線Ｂのレイアウトの限界から、０．
６μｍ²程度のサイズのメモリセルが実現可能となるこ
とがわかる。ところが、７０ｎｍ世代くらいになると、
６Ｔ−ＳＲＡＭのメモリセルのサイズもちょうどその程
度になる。

【００１８】このため、ゲートＭＯＳ構造のキャパシタ
を採用している図８に示した構成は、６Ｔ−ＳＲＡＭと
比較して、メモリセルのサイズが同程度にしかならず、
しかも周辺回路が大きくなることから、６Ｔ−ＳＲＡＭ
に対してコスト的に全く勝ち目がなくなる。つまり、Ｈ
ｉｇｈ−ｋ材料を導入しても、ロジックプロセスで製造
するＭＯＳ構造のキャパシタを有する構成の半導体メモ
リ装置は、コストが割高になって製品の価値がなくなっ
てしまう。従って、世代進行によってさらなるメモリセ
ルの微細化が求められることにより、ＤＲＡＭと同じス
タック型キャパシタを有する構成へと移行していく。こ
れは、スタック型キャパシタが、ワード線上に電極を延
在することができる分だけ電極面積を稼げるため、ゲー
トＭＯＳ構造のキャパシタに比べてメモリセルを縮小化
できるためである。

【００１９】このように、スタック型キャパシタを有す
る構成を採用することにより、半導体メモリ装置をいわ
ゆるＤＲＡＭプロセス（ＤＲＡＭの工程即ちメモリ部の
工程をベースとした工程）で製造することになる。

【００２０】しかしながら、ＤＲＡＭプロセスで製造す
ることにより、ＤＲＡＭ並みの高集積度でＳＲＡＭ並み
のパフォーマンスを実現することが可能になるが、その
一方でコストが高くなってしまう。従って、モバイル用
途等の低コストの半導体メモリ装置が求められている場
合には、ＤＲＡＭプロセスで製造される構成を採用する
ことができない。即ち、モバイル用途等の低コストの半
導体メモリ装置が求められている場合においては、低い
コストと高い集積度とを共に実現する構成が要望され
る。

【００２１】上述した問題の解決のために、本発明にお
いては、低いコストで集積度を高くすることが可能とな
る半導体メモリ装置及びその製造方法を提供するもので
ある。

【００２２】

【課題を解決するための手段】本発明の半導体メモリ装
置は、ＭＩＳトランジスタ及び容量素子を有して成るメ
モリセルが多数形成されて成るメモリ部と、ＭＩＳトラ
ンジスタが形成されて成るロジック回路部とを有する半
導体メモリ装置であって、メモリ部において容量素子の
下部電極がワード線上に延在して形成され、容量素子の
絶縁膜がロジック回路部のＭＩＳトランジスタのゲート
絶縁膜と同一の膜を含んで成るものである。

【００２３】上記本発明の半導体メモリ装置において、
容量素子の上部電極が、ロジック回路部のＭＩＳトラン
ジスタのゲート電極と同一の膜から成る構成を可とす
る。

【００２４】上記本発明の半導体メモリ装置において、
メモリセルが、１つのＭＩＳトランジスタと１つの容量
素子とを有して構成されている構成を可とする。

【００２５】上記本発明の半導体メモリ装置において、
メモリ部のＭＩＳトランジスタのゲート電極の側壁にサ
イドウォール絶縁膜が形成され、複数のゲート電極のサ
イドウォール絶縁膜の間を埋めるように容量素子の下部
電極が形成されている構成を可とする。

【００２６】本発明の半導体メモリ装置の製造方法は、
ＭＩＳトランジスタ及び容量素子を有して成るメモリセ
ルが多数形成されて成るメモリ部と、ＭＩＳトランジス
タが形成されて成るロジック回路部とを有する半導体メ
モリ装置を製造する際に、半導体基体に形成された素子
分離層により分離された複数の半導体領域のうち、一の
半導体領域にメモリ部を構成する半導体ウエル領域を形
成し、他の半導体領域にロジック回路部を構成する半導
体ウエル領域を形成する工程と、メモリ部の半導体基体
表面にゲート絶縁膜を形成する工程と、このゲート絶縁
膜上にメモリ部のＭＩＳトランジスタのゲート電極を形
成する工程と、半導体ウエル領域内に、メモリ部のＭＩ
Ｓトランジスタの拡散層を形成する工程と、表面を覆っ
て全面的に層間絶縁膜を形成する工程と、ロジック回路
部の層間絶縁膜を除去してロジック回路部の半導体基体
を露出する工程と、表面を覆って全面的に絶縁膜を形成
する工程と、この絶縁膜からロジック回路部のＭＩＳト
ランジスタのゲート絶縁膜とメモリ部の容量素子の絶縁
膜とを形成する工程とを少なくとも有するものである。

【００２７】上記本発明の半導体メモリ装置の製造方法
において、絶縁膜上に導電膜を形成した後、この導電膜
をパターニングしてメモリ部の容量素子の上部電極とロ
ジック回路部のＭＩＳトランジスタのゲート電極とを形
成する工程を有するを可とする。

【００２８】上記本発明の半導体メモリ装置の製造方法
において、メモリ部のＭＩＳトランジスタのゲート電極
を形成する工程の後に、表面を覆って全面的に第１の絶
縁膜を形成する工程と、ロジック回路部の第１の絶縁膜
を残した状態でメモリ部の第１の絶縁膜に対して加工を
行って、ゲート電極にサイドウォール絶縁膜を形成する
工程とを行うを可とする。

【００２９】上記本発明の半導体メモリ装置の製造方法
において、メモリ部の層間絶縁膜に半導体基体に達する
開口を形成し、その後この開口内を導電膜で埋めてメモ
リ部の容量素子の下部電極を形成する工程を有し、この
下部電極が複数のＭＩＳトランジスタのゲート電極のサ
イドウォール絶縁膜の間を埋めるように開口を形成する
を可とする。

【００３０】上述の本発明の半導体メモリ装置の構成に
よれば、メモリ部において容量素子の下部電極がワード
線上に延在して形成されていることにより、容量素子と
ワード線とが上下に立体的に配置され、これらを平面的
に配置した場合（例えば図８の構成）よりもメモリセル
のサイズを縮小することが可能になる。また、容量素子
の絶縁膜がロジック回路部のＭＩＳトランジスタのゲー
ト絶縁膜と同一の膜を含んで成ることにより、この構成
の半導体メモリ装置を製造する際に、この同一の膜によ
り、容量素子の絶縁膜を形成する工程とロジック回路部
のＭＩＳトランジスタのゲート絶縁膜を形成する工程と
をまとめて、工程数の低減を図ることが可能になる。

【００３１】特に、上記本発明の半導体メモリ装置にお
いて、容量素子の上部電極がロジック回路部のＭＩＳト
ランジスタのゲート電極と同一の膜から成る構成とした
ときには、半導体メモリ装置を製造する際に、容量素子
の上部電極を形成する工程とロジック回路部のＭＩＳト
ランジスタのゲート電極を形成する工程とをまとめて、
工程数の低減を図ることが可能になる。また、通常低抵
抗の膜が使用されるゲート電極と同一の膜から成るた
め、容量素子の上部電極も低抵抗にすることができる。

【００３２】特に、上記本発明の半導体メモリ装置にお
いて、メモリセルが１つのＭＩＳトランジスタと１つの
容量素子とを有して構成されている構成としたときに
は、メモリセルが１つずつのＭＩＳトランジスタ及び容
量素子とを有する構成であり、メモリセルの構成が単純
になるため、容易にメモリセルのサイズの縮小化を図る
ことが可能になる。

【００３３】特に、上記本発明の半導体メモリ装置にお
いて、メモリ部のＭＩＳトランジスタのゲート電極の側
壁にサイドウォール絶縁膜が形成され、複数のゲート電
極のサイドウォール絶縁膜の間を埋めるように容量素子
の下部電極が形成されている構成としたときには、下部
電極の半導体基体とのコンタクト部となる部分が、サイ
ドウォール絶縁膜の間に自己整合して形成されている
（いわゆるＳＡＣ構造を有する）ことになる。このた
め、下部電極のコンタクト部とＭＩＳトランジスタのゲ
ート電極とのマージンを確保する必要がなくなり、その
分容易にメモリセルのサイズの縮小化を図ることが可能
になる。

【００３４】上述の本発明の半導体メモリ装置の製造方
法によれば、ゲート絶縁膜上にメモリ部のＭＩＳトラン
ジスタのゲート電極を形成する工程と、半導体ウエル領
域内に、メモリ部のＭＩＳトランジスタの拡散層を形成
する工程と、表面を覆って全面的に層間絶縁膜を形成す
る工程とにより、メモリ部のＭＩＳトランジスタの各部
（ゲート電極、ゲート絶縁膜、拡散層）が形成された状
態で、このＭＩＳトランジスタを覆って層間絶縁膜が形
成される。そして、ロジック回路部の層間絶縁膜を除去
してロジック回路部の半導体基体を露出する工程と、表
面を覆って全面的に絶縁膜を形成する工程とにより、メ
モリセル部では層間絶縁膜上に絶縁膜が形成され、ロジ
ック回路部では半導体基体上に絶縁膜が形成される。さ
らに、この絶縁膜からロジック回路部のＭＩＳトランジ
スタのゲート絶縁膜とメモリ部の容量素子の絶縁膜とを
形成する工程により、同一の膜（絶縁膜）からロジック
回路部のＭＩＳトランジスタのゲート絶縁膜とメモリ部
の容量素子の絶縁膜とが形成されるので、これらの形成
工程をまとめて工程数を低減することが可能になる。

【００３５】特に、上記本発明の半導体メモリ装置の製
造方法において、絶縁膜上に導電膜を形成した後、この
導電膜をパターニングしてメモリ部の容量素子の上部電
極とロジック回路部のＭＩＳトランジスタのゲート電極
とを形成する工程を有するとしたときには、同一の膜
（導電膜）からメモリ部の容量素子の上部電極とロジッ
ク回路部のＭＩＳトランジスタのゲート電極とが形成さ
れるので、これらの形成工程をまとめて工程数を低減す
ることが可能になる。また、導電膜に、ゲート電極に一
般的に用いられる低抵抗の導電膜を使用すれば、容量素
子の上部電極も低抵抗とすることができる。

【００３６】特に、上記本発明の半導体メモリ装置の製
造方法において、メモリ部のＭＩＳトランジスタのゲー
ト電極を形成する工程の後に、表面を覆って全面的に第
１の絶縁膜を形成する工程と、ロジック回路部の第１の
絶縁膜を残した状態でメモリ部の第１の絶縁膜に対して
加工を行って、ゲート電極にサイドウォール絶縁膜を形
成する工程とを行うとしたときには、ロジック回路部に
残した第１の絶縁膜によって、メモリ部の第１の絶縁膜
に対する加工等メモリ部の加工工程において、ロジック
回路部を保護することが可能になる。

【００３７】特に、上記本発明の半導体メモリ装置の製
造方法において、メモリ部の層間絶縁膜に半導体基体に
達する開口を形成し、その後この開口内を導電膜で埋め
てメモリ部の容量素子の下部電極を形成する工程を有
し、この下部電極が複数のＭＩＳトランジスタのゲート
電極のサイドウォール絶縁膜の間を埋めるように開口を
形成するとしたときには、下部電極の半導体基体と接続
されるコンタクト部となる部分が、サイドウォール絶縁
膜の間に自己整合した構造（いわゆるＳＡＣ構造）とし
て形成される。これにより、下部電極のコンタクト部と
ＭＩＳトランジスタのゲート電極とのマージンを確保す
る必要がなくなるため、その分容易にメモリセルのサイ
ズの縮小化を図ることが可能になる。

【００３８】

【発明の実施の形態】まず、本発明の具体的な実施の形
態の説明に先立ち、本発明の概要を説明する。本発明
は、例えばモバイル用途等低コストの半導体メモリ装置
に適用して好適なものである。

【００３９】メモリ部とロジック回路とを混載した半導
体メモリ装置のうち、モバイル用途等低コストの半導体
メモリ装置においては、メモリ部の搭載規模が２０〜６
４Ｍｂ程度とロジック回路部の規模と比較して大きくな
い。このため、低コスト化を図るためのポイントは、
（１）製造工程数を少なくすること、並びに（２）工程
数を殆ど変えずにメモリセルのサイズを縮小すること、
の２点である。

【００４０】ここで、スタック型セルの中で、最も工程
数の少ないＣＵＢ（Capacitor under Bit Line）構造の
プレーナ型キャパシタにおいて、いわゆるＳＡＣ（Self
Aligned Contact）を使用しない場合のメモリセルのレ
イアウト限界を、図１０に線Ｃとして示す。この線Ｃ
は、７０ｎｎ世代を想定したレイアウト限界である。一
般的に、ＣＵＢ構造のプレーナ型キャパシタを付加する
場合は、ロジックプロセスに対して、１０％程度の工程
数増加によって製造することができる。そして、図１０
の線Ａと線Ｃとを比較してわかるように、ＣＵＢ構造の
プレーナ型キャパシタを採用することにより、従来のＭ
ＯＳ構造のキャパシタよりもセルサイズを小さくするこ
とができる。この線Ｃから、例えばＥＯＴ＝１．５ｎｍ
の絶縁膜を適用すると、０．４μｍ ²のセルサイズが実
現できることがわかるので、プレーナ型キャパシタの構
造を採用すれば、６Ｔ−ＳＲＡＭよりも低コストにでき
る可能性が大きい。

【００４１】そこで、低コスト化を図るために、プレー
ナ型キャパシタの構造をメモリ部のキャパシタに採用
し、さらにロジック回路部のゲート絶縁膜と、メモリ部
のキャパシタの誘電体膜となる絶縁膜とを兼用して、そ
の分製造工程数を減らすことが考えられる。

【００４２】一方、メモリセルのサイズを縮小するに
は、いわゆるＳＡＣ（Self Aligned Contact）を用いる
ことが一般的に行われているが、混載メモリロジックＬ
ＳＩにとってメモリ部にのみＳＡＣを採用することは相
当なコスト増につながる。

【００４３】そこで、本発明では、メモリ部だけを加工
する工程を追加する代わりに、本来ロジック回路部だけ
の工程をメモリ部にも適用することにより、工程数の増
加を抑える。これにより、結果的には必要となるマスク
の数も低減されるため、素子の微細化によりマスクによ
るコストが増大することを抑えることが可能となる。

【００４４】従って、メモリセルのサイズを縮小するた
めに、例えばメモリ部にのみＳＡＣを採用した構成とし
たときでも、ロジック回路部の製造工程との整合性が良
好となるため、ＳＡＣによる工程数の増加を防ぐことが
可能になる。

【００４５】即ち本発明においては、半導体メモリ装置
の低コスト化を図るために、メモリ部の容量素子の誘電
体膜とロジック回路部のトランジスタのゲート絶縁膜を
同じ絶縁膜で兼用して工程数を減らすと共に、従来の製
造工程に対してメモリ部だけを加工する工程を追加して
メモリセルのサイズを縮小する一方で、本来ロジック回
路部だけの工程をメモリ部にも適用して工程数の増加を
抑制すると共にマスクを使用する工程を減らしてマスク
の数を低減するものである。

【００４６】本発明は、ＭＩＳトランジスタ及び容量素
子を有して成るメモリセルが多数形成されて成るメモリ
部と、ＭＩＳトランジスタが形成されて成るロジック回
路部とを有する半導体メモリ装置であって、メモリ部に
おいて容量素子の下部電極がワード線上に延在して形成
され、容量素子の絶縁膜がロジック回路部のＭＩＳトラ
ンジスタのゲート絶縁膜と同一の膜を含んで成る半導体
メモリ装置である。

【００４７】また本発明は、上記半導体メモリ装置にお
いて、容量素子の上部電極が、ロジック回路部のＭＩＳ
トランジスタのゲート電極と同一の膜から成る構成を可
とする。また本発明は、この半導体メモリ装置の構成に
おいて、さらにロジック回路部のＭＩＳトランジスタの
ゲート電極の側壁と、容量素子の上部電極の側壁とに、
同一の絶縁膜から成るサイドウォール絶縁膜が形成され
ている構成を可とする。また本発明は、この半導体メモ
リ装置の構成において、さらにロジック回路部のＭＩＳ
トランジスタのゲート電極の側壁のサイドウォール絶縁
膜に接するように、ロジック回路部に接続される配線層
のコンタクト部が形成され、かつメモリ部の容量素子の
上部電極の側壁のサイドウォール絶縁膜に接するよう
に、メモリ部に接続される配線層のコンタクト部が形成
されている構成を可とする。

【００４８】本発明は、ＭＩＳトランジスタ及び容量素
子を有して成るメモリセルが多数形成されて成るメモリ
部と、ＭＩＳトランジスタが形成されて成るロジック回
路部とを有する半導体メモリ装置を製造する方法であっ
て、半導体基体に形成された素子分離層により分離され
た複数の半導体領域のうち、一の上記半導体領域にメモ
リ部を構成する半導体ウエル領域を形成し、他の半導体
領域にロジック回路部を構成する半導体ウエル領域を形
成する工程と、メモリ部の半導体基体表面にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上にメモリ部の
ＭＩＳトランジスタのゲート電極を形成する工程と、半
導体ウエル領域内にメモリ部のＭＩＳトランジスタの拡
散層を形成する工程と、表面を覆って全面的に層間絶縁
膜を形成する工程と、ロジック回路部の層間絶縁膜を除
去してロジック回路部の半導体基体を露出する工程と、
表面を覆って全面的に絶縁膜を形成する工程と、この絶
縁膜からロジック回路部のＭＩＳトランジスタのゲート
絶縁膜とメモリ部の容量素子の絶縁膜とを形成する工程
とを少なくとも有する半導体メモリ装置の製造方法であ
る。

【００４９】続いて、本発明の具体的な実施の形態を説
明する。図１に本発明の一実施の形態の半導体メモリ装
置の概略構成図を示す。この半導体メモリ装置は、例え
ばＤＲＡＭ構造のメモリ部１とロジック回路部２とを有
して成る。メモリ部１は、１つのＭＩＳトランジスタＴ
ｍと１つの容量素子Ｃとを有する（前述の１Ｔ１Ｃの構
成）メモリセルにより構成されている。

【００５０】メモリ部１は、半導体基体１１の素子分離
層１４により分離された領域に、所要の不純物濃度の半
導体ウエル領域１２が形成されて成る。半導体基体１１
は、半導体基板例えばシリコン基板、或いは半導体基板
及びその上に形成された半導体層例えばシリコンエピタ
キシャル層から構成される。そして、メモリ部１では、
ワード線ＷＬを兼ねるゲート電極１８、ゲート絶縁膜１
７、並びに半導体基体１１のウエル領域１２に形成され
た拡散層１５から構成されるＭＩＳトランジスタＴｍ
と、下部電極（ノード電極）２１、絶縁膜２２、及び上
部電極（プレート電極）２７から構成される容量素子
（キャパシタ）Ｃとを少なくとも有してメモリセルが構
成されている。容量素子Ｃは、ワード線ＷＬ上に延在し
た構成となっている。

【００５１】メモリ部１のゲート電極１８の周囲には、
第１の絶縁膜１９によるサイドウォール絶縁膜が形成さ
れ、さらにこれらゲート電極１８及び第１の絶縁膜１９
を覆って第１の層間絶縁膜２０が形成されている。

【００５２】ロジック回路部２は、半導体基体１１の素
子分離層１４により分離された領域に、所要の不純物濃
度の半導体ウエル領域１３が形成されて成る。そして、
ロジック回路部２では、ゲート電極２６、ゲート絶縁膜
２２、並びに基体１１のウエル領域１３に形成された拡
散層１６から構成されるＭＩＳトランジスタＴｌが形成
されている。

【００５３】また、メモリ部１及びロジック回路部２の
表面は、厚い第２の層間絶縁膜３０で覆われ、その上に
第１層の配線層３２が形成されている。第１層の配線層
３２は、下地膜３２Ａと主体の配線膜３２Ｂとにより構
成されている。第１層の配線層３２は、メモリ部１のウ
エル領域１２の拡散層１５、メモリ部１の容量素子Ｃの
上部電極２７、ロジック回路部２のサリサイド２３に、
それぞれコンタクト部３１を介して電気的に接続されて
いる。コンタクト部３１は、側壁の薄い膜３１Ａと主体
となる導電膜３１Ｂとの積層膜となっている。

【００５４】そして、第１層の配線層３２のうち、コン
タクト部３１により拡散層１５に接続された図１中左端
のものがビット線ＢＬとなる。容量素子Ｃがこのビット
線ＢＬより下方にあるため、いわゆるＣＵＢ（Capacito
r under Bit Line）構造となっている。

【００５５】そして、メモリ部１及びロジック回路部２
の他に、必要に応じてさらに図示しない回路部、例えば
Ｉ／Ｏ部等を有して半導体メモリ装置が構成される。

【００５６】本実施の形態の半導体メモリ装置では、特
にロジック回路部２のＭＩＳトランジスタＴｌのゲート
絶縁膜２２と、メモリ部１の容量素子Ｃの絶縁膜２２と
を、同一の絶縁膜即ち材料・膜厚が同じ絶縁膜で兼用し
ている。このように同一の絶縁膜で兼用する構成は、７
０ｎｍ世代〜５０ｎｍ世代に特に適している。このよう
に同一の絶縁膜２２で形成されていることにより、同一
工程で同時に形成することができる。

【００５７】また、本実施の形態の半導体メモリ装置で
は、ロジック回路部２のＭＩＳトランジスタＴｌのゲー
ト電極２６と、メモリ部１の容量素子Ｃの上部電極（プ
レート電極）２７とを、同一の電極層、即ち例えば多結
晶シリコン膜２４と金属シリサイド膜２５との積層膜に
より構成している。このように同一の電極層２４，２５
で形成されていることにより、同一工程で同時に形成す
ることができる。

【００５８】さらに、本実施の形態では、メモリ部１の
容量素子Ｃの下部電極（ノード電極）２１が、第１の第
１の層間絶縁膜２０に形成された開口と、２つのゲート
電極１８のそれぞれ側面にあるサイドウォール絶縁膜１
９の間とを埋めて、かつ拡散層１５に接続されるように
形成されている。即ち容量素子Ｃの下部電極２１が、２
つのゲート電極１８のサイドウォール絶縁膜１９により
セルフアラインして拡散層１５にコンタクトする、いわ
ゆる前述したＳＡＣの構成を採っている。これにより、
サイドウォール絶縁膜１９の間をそのまま下部電極２１
のコンタクト部として利用することができ、ゲート電極
１８と下部電極２１のコンタクト部との間に余裕を確保
する必要がなく、低コストでセルサイズを縮小すること
が可能である。

【００５９】尚、メモリ部１の容量素子Ｃの下部電極２
１をＳＡＣにしない構成も可能である。即ちサイドウォ
ール絶縁膜１９の側面より内側の位置で第１の層間絶縁
膜２０に開口を形成し、この開口を埋めてかつ拡散層１
５に接続されるように導電膜から成る下部電極２１を形
成する構成も可能である。

【００６０】また、本実施の形態では、メモリ部１の容
量素子Ｃの絶縁膜と、ロジック回路部２のＭＩＳトラン
ジスタＴｌのゲート絶縁膜を、共に同一の第２の絶縁膜
２２により兼用しているが、これらは必ずしも全く同一
ではなくてもよい。例えば、ロジック回路部２のＭＩＳ
トランジスタＴｌのゲート絶縁膜を例えばＨｉｇｈ−ｋ
材料から成る第２の絶縁膜とし、メモリ部１の容量素子
Ｃの絶縁膜を例えば熱酸化膜（又は窒化膜）とＨｉｇｈ
−ｋ材料から成る第２の絶縁膜との積層膜とすることも
可能である。少なくとも、メモリ部１の容量素子Ｃの絶
縁膜と、ロジック回路部２のＭＩＳトランジスタＴｌの
ゲート絶縁膜とが、同時に形成された同一の絶縁膜を含
むように構成すればよい。

【００６１】そして、好ましくは、この同時に形成され
る同一の絶縁膜（図１の実施の形態では第２の絶縁膜２
２）の比誘電率ｋを３．９以上とする。即ち比較的高い
比誘電率を有する絶縁膜を形成する。

【００６２】続いて、本実施の形態の半導体メモリ装置
の製造方法を説明する。図２に製造工程のフローを示
し、図３及び図４に製造工程図を示す。尚、図２のフロ
ーにおいて、破線で囲ったステップ（工程）は、マスク
を必要とする工程を示す。

【００６３】まず、ステップＳ１（図２参照。以下同様
とする）において、半導体基体１１に素子分離層１４を
形成する。さらに、ステップＳ２及びＳ３において、素
子分離層１４により分離された半導体基体１１の各領域
にメモリ部の半導体ウエル領域１２及びロジック回路部
の半導体ウエル領域１３を順次形成する。

【００６４】その後、ステップＳ４において、メモリ部
やＩ／Ｏ回路部（図示せず）等のロジック回路部よりも
高電圧が印加される領域に所望のゲート絶縁膜１７を一
般的な方法によって形成する（以上図３Ａ参照）。例え
ば、一般的な熱酸化工程により、７ｎｍ程度の膜厚にゲ
ート絶縁膜１７を形成する。その後、窒化物ガスや塩化
水素ガス、又は窒素ガス雰囲気で、アニール処理を行っ
てもよい。

【００６５】次に、ステップＳ５において、不純物を含
むポリシリコン膜１８Ａと、Ｗ，Ｔｉ等の金属膜又はＷ
Ｓｉ，ＴｉＳｉ等の金属シリサイド膜１８Ｂとを順次堆
積した後、これらの積層膜１８Ａ，１８Ｂをパターニン
グして、メモリ部に所望の形状のゲート電極１８（１８
Ａ，１８Ｂ）を形成する。このときのパターニングの加
工条件は、主としてメモリ部に最適化して行うことがで
きる。

【００６６】さらに、ゲート電極１８を覆って表面に全
面的に、例えばシリコン窒化膜から成る第１の絶縁膜１
９を堆積する。続いて、ステップＳ６において、メモリ
部の所望の特性に応じて、図示しないがゲート電極１８
の側壁部の酸化や半導体ウエル領域１２の表面付近への
拡散層（いわゆるＬＤＤ又はＥｘｔｅｎｔｉｏｎ）の形
成を行う。その後、ステップＳ７において、ロジック回
路部に第１の絶縁膜１９を残した状態で、メモリ部の第
１の絶縁膜１９を加工する。これにより、ゲート電極１
８の側面に第１の絶縁膜１９から成るサイドウォール絶
縁膜が形成されると共に、ゲート電極１８の間のゲート
絶縁膜１７が露出する。さらに、ステップＳ８におい
て、メモリ部にＭＩＳトランジスタのソース・ドレイン
等の所望の拡散層１５を形成する（以上図３Ｂ参照）。

【００６７】尚、ロジック回路部以外にも、例えばサリ
サイドを形成したくない箇所に、第１の絶縁膜（例えば
シリコン窒化膜）１９を残すようにしても良い。

【００６８】次に、ステップＳ９において、表面を覆っ
て全面的に、例えばＢＰＳＧ（ボロン・リン・シリケー
トガラス）やＳＯＧ（Spin On Glass ）等のシリコンを
含む絶縁膜から成る第１の層間絶縁膜２０を堆積する。
そして、この第１の層間絶縁膜２０の表面を、ＣＭＰ
（化学的機械的研磨）法等によって平坦化する。

【００６９】続いて、ステップＳ１０において、容量素
子Ｃの下部電極２１に相当する領域の第１の層間絶縁膜
２０に開口を形成した後、この開口を埋めるように例え
ば不純物を含むシリコン膜から成る導電膜を堆積する。
そして、この導電膜を研磨又はエッチバックして、容量
素子Ｃの下部電極２１を形成する。このとき、２つのゲ
ート電極１８の側面のサイドウォール絶縁膜１９の表面
が露出し、かつサイドウォール絶縁膜１９の間でゲート
絶縁膜１７が除去されて半導体基体１１が露出するよう
に開口を形成しておくことにより、下部電極２１がＳＡ
Ｃ構造となるようにする。これにより、下部電極２１が
直接拡散層１５に接続されるため、別途にコンタクト部
を形成する工程が不要となる（以上図３Ｃ参照）。

【００７０】尚、下部電極２１をＳＡＣ構造にしない場
合は、第１の層間絶縁膜２０に拡散層１５に達する開口
を形成した後、この開口を埋めて例えば不純物を含むシ
リコン膜から成る導電膜を堆積した後、この導電膜を下
部電極（記憶ノード電極）２１の形状にパターン加工す
ればよい。ただし、この場合は、ＳＡＣ構造にした場合
と比較して、マスクが１つ追加になり、さらにゲート電
極１８の間隔を広くする必要があるためにセルサイズが
大きくなるので、通常は下部電極２１をＳＡＣ構造にし
た方がよい。

【００７１】次に、ステップＳ１１において、メモリ部
等を図示しないレジスト等によりマスクしながら、図３
Ｂで残した第１の絶縁膜１９をエッチングストッパとし
て、ロジック回路部２の第１の層間絶縁膜２０を除去す
る。続いて、ロジック回路部２の第１の絶縁膜１９を除
去してゲート絶縁膜１７を露出させる（以上図４Ｄ参
照）。

【００７２】尚、この工程の後に、ロジック回路部２に
対して、半導体ウエル領域の形成やＶｔｈ調整用のイオ
ン注入を行ってもよい。このとき、メモリ部にゲート絶
縁膜１７が既に形成されているため、メモリ部のゲート
絶縁膜１７を形成する熱処理の影響を受けずに、ロジッ
ク回路部において所望のプロファイルを得やすいという
利点がある。

【００７３】次に、所望の洗浄を行う、又は必要に応じ
て図示しないベース酸化膜（例えば半導体基体表面の熱
酸化膜等）を形成する。ベース酸化膜を形成しておく
と、例えば容量素子Ｃの絶縁膜にＨｉｇｈ−ｋ材料を採
用したときの界面状態を良くすることができる。これに
より、シリコン等の半導体基体１１に対して整合性が悪
く界面準位を形成して電荷の移動性が低下してしまう材
料をも、第２の絶縁膜２２に使用することが可能にな
る。その後、ステップＳ１２において、表面を覆って全
面的に第２の絶縁膜２２を形成する。この第２の絶縁膜
２２により、ロジック回路部のゲート絶縁膜と、メモリ
部の容量素子Ｃの絶縁膜（誘電体膜）とが同時に形成さ
れる。この第２の絶縁膜２２の材料として、例えばアル
ミナ（Ａｌ₂Ｏ₃）やハフニウムＨｆの酸化物、及びハ
フニウム酸化物にシリコンを含有させたハフニウムシリ
ケイト等の、比誘電率ｋが比較的高い材料を使用するこ
とも可能である。

【００７４】このとき、マスク工程を追加することによ
り、容量素子Ｃの絶縁膜のみ、第２の絶縁膜２２の下に
例えば熱酸化膜（又は窒化膜）を形成した前述した構成
の積層膜にすることができる。

【００７５】続いて、ステップＳ１３において、第２の
絶縁膜２２の上に、下地の薄い下地膜２４と導電膜２５
を順次堆積してこれらの膜の積層膜２４，２５を形成し
た後、この積層膜２４，２５をパターニングして、ロジ
ック回路部のゲート電極２６及びメモリ部の容量素子Ｃ
の上部電極（プレート電極）２７を形成する。その後、
ステップＳ１４において、図示しないが、ロジック回路
部の半導体ウエル領域１３の表面付近への拡散層（いわ
ゆるＬＤＤ又はＥｘｔｅｎｔｉｏｎ）の形成を行う。ま
た、ステップＳ１５において、表面を覆って絶縁膜を形
成した後、この絶縁膜を加工して、ロジック回路部のゲ
ート電極２６及びメモリ部の容量素子Ｃの上部電極２７
の側面にサイドウォール絶縁膜２９を形成する。さら
に、ステップＳ１６において、半導体ウエル領域１３の
表面付近の不純物を拡散させて、ソースやドレイン等の
拡散層１６を形成する。続いて、拡散層１６上にサリサ
イド２３を形成する（以上図４Ｅ参照）。

【００７６】尚、微細化のために、ロジック回路部にも
ＳＡＣを採用する場合には、容量素子の上部電極にもＳ
ＡＣ構造が形成され、メモリセルのサイズを更に小さく
することが可能である。

【００７７】次に、ステップＳ１７において、表面を覆
って厚い第２の層間絶縁膜３０を形成する。続いて、メ
モリ部１において、第２の層間絶縁膜３０・第２の絶縁
膜２２・第１の層間絶縁膜２０・ゲート絶縁膜１７に拡
散層１５に達する開口を形成し、第２の層間絶縁膜３０
に容量素子Ｃの上部電極２７に達する開口を形成する。
また、ロジック回路部２において、第１の層間絶縁膜２
０にサリサイド２３に達する開口を形成する。そして、
ステップＳ１８において、これらの開口を埋めて、薄い
下地膜３１Ａと導電膜３１Ｂとを形成し、表面を平坦化
する。これにより、下地膜３１Ａと導電膜３１Ｂの積層
膜から成るコンタクト部３１が形成される。さらに、ス
テップＳ１９において、下地膜３２Ａと配線膜３２Ｂと
から成る第１層の配線層３２を形成する（以上図４Ｆ参
照）。ここでは、一般的な製造方法を使用することがで
きる。また、コンタクト部３１のうち、メモリ部１の拡
散層１５に達するものはビットコンタクトとなる。

【００７８】このようにして、図１に示した構成の半導
体メモリ装置を製造することができる。

【００７９】これら一連の製造工程のうち、マスクを必
要とする工程（ステップ）は、Ｓ５，Ｓ６，Ｓ７，Ｓ
８，Ｓ１０，Ｓ１１，Ｓ１３，Ｓ１４，Ｓ１６，Ｓ１
８，Ｓ１９の合計１１工程となっている。

【００８０】ここで、本発明に対する比較対照として、
一般的なＣＵＢのプレーナ形キャパシタ構造を有する半
導体メモリ装置の製造工程を示す。図５に製造工程のフ
ローを示し、図６及び図７に製造工程図を示す。尚、図
５のフローにおいて、図２のフローと同様に、破線で囲
ったステップ（工程）は、マスクを必要とする工程を示
す。

【００８１】まず、ステップＳ５１（図５参照。以下同
様とする）において、半導体基体５１に素子分離層５４
を形成する。さらに、ステップＳ５２及びＳ５３におい
て、素子分離層５４により分離された半導体基体５１の
各領域にメモリ部の半導体ウエル領域５２及びロジック
回路部の半導体ウエル領域５３を順次形成する。

【００８２】その後、ステップＳ５４において、メモリ
部のゲート絶縁膜５５を形成する。さらに、ステップＳ
５５において、ロジック回路部のゲート絶縁膜５６を形
成する（以上図６Ａ参照）。次に、ステップＳ５６にお
いて、不純物を含むポリシリコン膜５８と、Ｗ，Ｔｉ等
の金属膜又はＷＳｉ，ＴｉＳｉ等の金属シリサイド膜５
９とを順次堆積した後、これらの積層膜５８，５９をパ
ターニングして、メモリ部に所望の形状のゲート電極６
０（５８，５９）を形成すると共に、ロジック回路部に
所望の形状のゲート電極６１（５８，５９）を形成す
る。

【００８３】次に、ステップＳ５７において、ロジック
回路部の所望の特性に応じて、図示しないがゲート電極
６１の側壁部の酸化や半導体ウエル領域５３の表面付近
への拡散層（いわゆるＬＤＤ又はＥｘｔｅｎｔｉｏｎ）
の形成を行う。続いて、ステップＳ５８において、メモ
リ部の所望の特性に応じて、図示しないがゲート電極６
０の側壁部の酸化や半導体ウエル領域５２の表面付近へ
の拡散層（いわゆるＬＤＤ又はＥｘｔｅｎｔｉｏｎ）の
形成を行う。

【００８４】その後、ゲート電極６０，６１を覆って表
面に全面的に、例えばシリコン窒化膜から成る第１の絶
縁膜６２を堆積する。さらに、ステップＳ５９におい
て、第１の絶縁膜６２を加工して、メモリ部のゲート電
極６０の側面及びロジック回路部６２のゲート電極６１
の側面に、それぞれ第１の絶縁膜６２から成るサイドウ
ォール絶縁膜を形成する。次に、ステップＳ６０におい
て、ロジック回路部にＭＩＳトランジスタのソース・ド
レイン等の所望の拡散層６３を形成する。このとき、拡
散層６３の上にサリサイド６４を形成する。同様に、ス
テップＳ６１において、メモリ部にＭＩＳトランジスタ
のソース・ドレイン等の所望の拡散層５７を形成する
（以上図６Ｂ参照）。

【００８５】次に、ステップＳ６２において、表面を覆
って全面的に、第１の層間絶縁膜６５を堆積する。そし
て、この第１の層間絶縁膜６５の表面を、ＣＭＰ法等に
よって平坦化する。

【００８６】続いて、ステップＳ６３において、メモリ
部の第１の層間絶縁膜６５・第１の絶縁膜６２・ゲート
絶縁膜５５，５６に拡散層５７に達する開口を形成した
後、この開口を埋めるように導電膜を堆積する。そし
て、表面を研磨又はエッチバックして、この導電膜から
成るコンタクト部６６を形成する。さらに、ステップＳ
６４において、第１の層間絶縁膜６５上に導電膜を形成
し、この導電膜をパターニングして、メモリ部の容量素
子のノード電極（下部電極）６７を形成する（以上図６
Ｃ参照）。

【００８７】次に、ステップＳ６５において、ノード電
極６７を覆って、表面に全面的に絶縁膜６８を形成す
る。この絶縁膜６８が容量素子の絶縁膜となる。続い
て、ステップＳ６６において、絶縁膜６８上に導電膜を
形成し、この導電膜をパターニングして、メモリ部の容
量素子のプレート電極（上部電極）６９を形成する。こ
れにより、ノード電極（下部電極）６７と絶縁膜６８と
プレート電極（上部電極）６９とから成る容量素子７０
が形成される（以上図７Ｄ参照）。

【００８８】その後、ステップＳ６７において、表面を
覆って厚い第２の層間絶縁膜７１を形成する。続いて、
メモリ部において、第２の層間絶縁膜７１・絶縁膜６８
・第１の層間絶縁膜６５・第１の絶縁膜６２・ゲート絶
縁膜５５，５６に拡散層５７に達する開口を形成し、第
２の層間絶縁膜７１に容量素子７０の上部電極６９に達
する開口を形成する。また、ロジック回路部において、
第２の層間絶縁膜７１にサリサイド６４に達する開口を
形成する。そして、ステップＳ６８において、これらの
開口を埋めて、薄い下地膜７２Ａと導電膜７２Ｂとを形
成し、表面を平坦化する。これにより、下地膜７２Ａと
導電膜７２Ｂの積層膜から成るコンタクト部７２が形成
される。さらに、ステップＳ６９において、下地膜７３
Ａと配線膜７３Ｂとから成る第１層の配線層７３を形成
する（以上図７Ｅ参照）。このようにして、半導体メモ
リ装置を製造することができる。

【００８９】この比較対照の構成及び製造方法でも、前
述した７０ｎｍ世代で０．４μｍ²程度のセルサイズが
実現可能である。

【００９０】これら一連の製造工程のうち、マスクを必
要とする工程（ステップ）は、Ｓ５５，Ｓ５６，Ｓ５
７，Ｓ５８，Ｓ５９，Ｓ６０，Ｓ６１，Ｓ６３，Ｓ６
４，Ｓ６６，Ｓ６８，Ｓ６９の合計１２工程となってい
る。即ち図２に示す本発明の実施の形態の製造工程と比
較して、マスクを必要とする工程が１工程多くなってい
る。ステップＳ５９のゲート電極６０，６１に第１の絶
縁膜６２から成るサイドウォールを形成する工程では、
Ｉ／Ｏ回路部やメモリ部にサリサイドが形成されないよ
うに保護する必要があるため、保護のために第１の絶縁
膜６２を残す目的でマスクが必要になっており、その分
の差がマスクを必要とする工程数の差として現れてい
る。また、Ｉ／Ｏ部やメモリ部のゲート絶縁膜５５とロ
ジック回路部のゲート絶縁膜５６とを作り分けるためマ
スクが必要となっている。

【００９１】図２と図５を比較するとわかるように、本
実施の形態の構成は、比較対照の構成とほぼ同一の工程
数で製造することができる。また、本実施の形態の構成
は、比較対照の構成とほぼ同一の工程数で、メモリ部１
にだけＳＡＣを適用することが可能となる。

【００９２】さらに、本実施の形態の構成は、メモリ部
１の容量素子Ｃの上部電極（プレート電極）２７の側壁
（サイドウォール絶縁膜２８）構造を、ロジック回路部
２のゲート電極２６の側壁構造と同質としており、かつ
各電極２７，２６を同一の電極層２４，２５により形成
しているので、ロジック回路部２のＭＩＳトランジスタ
Ｔｌのゲート電極２６とコンタクト部３１との間の寸法
と同等のデザインルールを、上部電極（プレート電極）
２７とコンタクト部３１との間のデザインルールに適用
することが可能である。

【００９３】また、メモリ部１のＭＩＳトランジスタＴ
ｍのゲート電極１８及びその周囲のサイドウォール絶縁
膜１９及び下部電極２１がＳＡＣ構造になっているた
め、下部電極２１及びゲート電極１８の間が縮小されて
いると共に、これら下部電極２１及びゲート電極１８が
互いに位置合わせ精度よく配置されている。従って、本
実施の形態の構成において、さらに容量素子Ｃの上部電
極２７とビット線ＢＬ（３２）のコンタクト部３１との
位置合わせ精度を向上することが、メモリセルのサイズ
をより縮小することができることに繋がる。

【００９４】そして、ロジック回路部２にＳＡＣ構造を
使用した場合は、ロジック回路部２のゲート電極２６と
メモリ部１の容量素子Ｃの上部電極（プレート電極）２
７とが同時に形成されるため、メモリ部１の容量素子Ｃ
の上部電極（プレート電極）２７とビット線ＢＬ（３
２）のコンタクト部３１との間もＳＡＣ構造にすること
が可能になる。これにより、容量素子Ｃの上部電極２７
とビット線ＢＬ（３２）のコンタクト部３１との位置合
わせ精度を向上し、メモリセルのサイズをさらに縮小す
ることが可能になる。

【００９５】また、容量素子Ｃの上部電極２７の抵抗が
大きいとノイズ発生源となるが、ロジック回路部２のＭ
ＩＳトランジスタＴｌのゲート電極２６と同一の電極層
２４，２５により上部電極２７を形成しているので、上
部電極２７をゲート電極２６並に低抵抗化してノイズの
発生を抑制することができる。

【００９６】上述の本実施の形態によれば、ロジック回
路部２のＭＩＳトランジスタＴｌのゲート絶縁膜とメモ
リ部１の容量素子Ｃの誘電体膜となる絶縁膜とを同一の
第２の絶縁膜２２により形成しているので、同一の工程
で同時に形成することができる。これにより、工程数を
増加させないで、メモリ部１とロジック回路部２とを混
載した半導体メモリ装置を製造することができる。

【００９７】また、本実施の形態によれば、ロジック回
路部２のＭＩＳトランジスタＴｌのゲート電極２６とメ
モリ部１の容量素子Ｃの上部電極（プレート電極）２７
とが同質の電極層２４，２５から形成されているため、
これらゲート電極２６及び上部電極２７を同一の工程で
同時に形成することができると共に、上部電極（プレー
ト電極）２７をゲート電極２６並に低抵抗化することが
可能になる。これにより、工程数を増加させないでメモ
リ部１とロジック回路部２とを混載し、かつ上部電極２
７を低抵抗化して上部電極２７からのノイズの発生を抑
制することが可能になる。

【００９８】さらに、本実施の形態によれば、絶縁膜２
２や電極層２４，２５をメモリ部１及びロジック回路部
２で共用しているため、製造工程で使用するマスクの数
を低減することができる。

【００９９】また、本実施の形態によれば、工程数を増
加させずにメモリ部１専用の加工、即ちステップＳ５〜
ステップＳ１０の各工程を施すことができるので、ＭＩ
ＳトランジスタＴｍのゲート電極１８の側壁酸化による
リテンション向上やゲート電極１８のサイドウォール絶
縁膜１９の表面を順テーパー化して層間絶縁膜２０の埋
め込み性を向上する等の工夫により、メモリ部１の特性
向上や歩留まり向上を図ることが可能になる。また、メ
モリ部１の特性向上や歩留まり向上を図るための半導体
メモリ装置の設計の自由度が大きくなる。

【０１００】また、本実施の形態では、メモリ部１にお
いて、容量素子Ｃの下部電極２１とＭＩＳトランジスタ
Ｔｍのゲート電極１８とがＳＡＣ構造となっている。こ
れにより、メモリセルのサイズの縮小化を図ることがで
きると共に、ＳＡＣ構造としない場合と比較して下部電
極２１のコンタクト開口をするためのマスクを削減して
マスク数を減らすことができる。

【０１０１】このとき、ロジック回路部２のＭＩＳトラ
ンジスタＴｌのゲート電極２６の側壁構造即ちサイドウ
ォール絶縁膜２８を、メモリ部１の容量素子Ｃの上部電
極（プレート電極）２７の側壁構造にも適用できるた
め、さらにロジック回路部２のＭＩＳトランジスタＴｌ
のゲート電極２６及びメモリ回路部１の容量素子Ｃの上
部電極２７に対してもＳＡＣ構造を適用することが可能
になる。これにより、ビット線ＢＬ（３２）のコンタク
ト部３１と容量素子Ｃの上部電極２７との相対位置制御
の精度を向上して、これらの間の寸法を小さくしてセル
サイズをさらに縮小化することが可能になる。また、ビ
ット線ＢＬ（３２）のコンタクト部３１と容量素子Ｃの
上部電極２７との耐圧を確保しやすくなる。

【０１０２】そして、メモリ部１の容量素子Ｃの上部電
極（プレート電極）２７とロジック回路部２のＭＩＳト
ランジスタＴｌのゲート電極２６とを同一の電極層２
４，２５で兼ねていることにより、メモリ部１のＭＩＳ
トランジスタＴｍにＳＡＣ構造を適用しても工程数が増
加しないようにすることができる。

【０１０３】上述の実施の形態では、メモリ部１のメモ
リセルが１つのＭＩＳトランジスタと１つの容量素子と
を有する構成（前述した１Ｔ１Ｃの構成）とされている
が、本発明ではメモリセルが少なくとも１つ以上のＭＩ
Ｓトランジスタと１つ以上の容量素子とを有して構成さ
れていれば、その数等は特に限定されず、その他の構成
も可能である。メモリセルをいずれの構成とした場合で
も、容量素子がＭＩＳトランジスタのゲート電極を兼ね
るワード線より上方に延在する構造、例えばスタック型
構造等、とする。

【０１０４】特にメモリセルを１つのトランジスタと１
つの容量素子とから構成する１Ｔ１Ｃの構成とすれば、
セルサイズを小さくすることができる利点を有する。

【０１０５】また、上述の実施の形態では、ＤＲＡＭ構
造のメモリ部１に適用して説明したが、本発明ではその
他の構成のメモリ部も可能である。

【０１０６】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。

【０１０７】

【発明の効果】上述の本発明によれば、メモリ部におい
て容量素子の下部電極がワード線上に延在して形成され
ていることにより、容量素子とワード線とが上下に立体
的に配置されるため、これらが平面的に配置された場合
と比較して、メモリセルのサイズを縮小化することが可
能になる。また、容量素子の絶縁膜を形成する工程とロ
ジック回路部のＭＩＳトランジスタのゲート絶縁膜を形
成する工程とをまとめて、工程数の低減を図ることが可
能になる。これにより、例えば工程数を増加させずにメ
モリ部専用の加工工程を行って、メモリ部の特性向上や
歩留まり向上を図ることが可能になる。また、このメモ
リ部の特性向上や歩留まり向上を図るための半導体メモ
リ装置の設計の自由度が大きくなる。さらに、マスクを
使用する工程数を削減して、その分製造コストの低減を
図ることも可能になる。

【０１０８】従って、本発明により、メモリセルのサイ
ズを縮小化し、かつ工程数の低減を図ることにより、半
導体メモリ装置のコストを低減することができる。この
とき、メモリセルのサイズが縮小化されていることによ
り、集積度を高めることができる。即ち低コストで高集
積度の半導体メモリ装置を実現することが可能になる。
これにより、例えばモバイル用途等の低コストの半導体
メモリ装置に用いて好適な半導体メモリ装置を構成する
ことができる。

【０１０９】また、容量素子の上部電極が、ロジック回
路部のＭＩＳトランジスタのゲート電極と同一の膜から
成る構成としたときには、半導体メモリ装置を製造する
際に、容量素子の上部電極を形成する工程とロジック回
路部のＭＩＳトランジスタのゲート電極を形成する工程
とをまとめて、さらに工程数の低減を図ることが可能に
なるため、さらに製造コストの低減を図ることができ
る。そして、ゲート電極に通常使用される低抵抗の膜を
用いれば、容量素子の上部電極も低抵抗にすることがで
きる利点を有し、これにより容量素子の上部電極からの
ノイズの発生を抑制することが可能になる。

【０１１０】また、メモリ部のＭＩＳトランジスタのゲ
ート電極の側壁にサイドウォール絶縁膜が形成され、複
数のゲート電極のサイドウォール絶縁膜の間を埋めるよ
うに容量素子の下部電極が形成されている構成としたと
きには、下部電極の半導体基体とのコンタクト部が、サ
イドウォール絶縁膜の間に自己整合して形成されている
（いわゆるＳＡＣ構造を有する）ことになるため、容易
にメモリセルのサイズの縮小化を図ることが可能にな
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体メモリ装置の概
略構成図（断面）である。

【図２】図１の半導体メモリ装置の製造工程のフローチ
ャートである。

【図３】Ａ〜Ｃ図１の半導体メモリ装置の製造工程を
示す工程図である。

【図４】Ｄ〜Ｆ図１の半導体メモリ装置の製造工程を
示す工程図である。

【図５】Ａ〜Ｃ比較対照の半導体メモリ装置の製造工
程のフローチャートである。

【図６】Ａ〜Ｃ比較対照の半導体メモリ装置の製造工
程を示す工程図である。

【図７】Ｄ、Ｅ比較対照の半導体メモリ装置の製造工
程を示す工程図である。

【図８】メモリ部とロジック回路部を混載した従来の半
導体メモリ装置（１Ｔ−ＳＲＡＭ）の概略構成図（断面
図）である。

【図９】各絶縁膜材料における等価酸化物膜厚とゲート
リーク電流との関係を示す図である。

【図１０】メモリセルのレイアウト限界を示す図であ
る。

【符号の説明】

１メモリ部、２ロジック回路部、１１半導体基
体、１４素子分離層、１５，１６拡散層、１７ゲ
ート絶縁膜、１８，２６ゲート電極、１９第１の絶
縁膜（サイドウォール絶縁膜）、２０第１の層間絶縁
膜、２１下部電極（ノード電極）、２２第２の絶縁
膜、２７上部電極（プレート電極）、３０第２の層間
絶縁膜、Ｔｍ，ＴｌＭＩＳトランジスタ、Ｃ容量素
子（キャパシタ）

フロントページの続きＦターム(参考） 5F048 AA01 AA09 AB01 AB03 AC03 AC10 BB05 BB08 BB09 BB11 BB12 BB16 BC06 BF06 BF11 DA27 5F083 AD14 AD49 GA09 GA28 JA02 JA19 JA32 JA35 JA39 JA53 JA56 MA05 MA06 MA17 MA19 MA20 NA01 PR29 PR47 PR53 ZA12

Claims

【特許請求の範囲】

【請求項１】ＭＩＳトランジスタ及び容量素子を有し
て成るメモリセルが多数形成されて成るメモリ部と、ＭＩＳトランジスタが形成されて成るロジック回路部と
を有する半導体メモリ装置であって、上記メモリ部において、上記容量素子の下部電極がワー
ド線上に延在して形成され、上記容量素子の絶縁膜が、上記ロジック回路部の上記Ｍ
ＩＳトランジスタのゲート絶縁膜と同一の膜を含んで成
ることを特徴とする半導体メモリ装置。
【請求項２】上記容量素子の上部電極が、上記ロジッ
ク回路部の上記ＭＩＳトランジスタのゲート電極と同一
の膜から成ることを特徴とする請求項１に記載の半導体
メモリ装置。
【請求項３】上記メモリセルが、１つの上記ＭＩＳト
ランジスタと１つの上記容量素子とを有して構成されて
いることを特徴とする請求項１に記載の半導体メモリ装
置。
【請求項４】上記メモリ部の上記ＭＩＳトランジスタ
のゲート電極の側壁にサイドウォール絶縁膜が形成さ
れ、複数の該ゲート電極のサイドウォール絶縁膜の間を
埋めるように上記容量素子の下部電極が形成されている
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】上記ロジック回路部の上記ＭＩＳトラン
ジスタの上記ゲート電極の側壁と、上記容量素子の上部
電極の側壁とに、同一の絶縁膜から成るサイドウォール
絶縁膜が形成されていることを特徴とする請求項２に記
載の半導体メモリ装置。
【請求項６】上記ロジック回路部の上記ＭＩＳトラン
ジスタの上記ゲート電極の側壁の上記サイドウォール絶
縁膜に接するように、上記ロジック回路部に接続される
配線層のコンタクト部が形成され、かつ上記メモリ部の
上記容量素子の上記上部電極の側壁の上記サイドウォー
ル絶縁膜に接するように、上記メモリ部に接続される配
線層のコンタクト部が形成されていることを特徴とする
請求項５に記載の半導体メモリ装置。
【請求項７】ＭＩＳトランジスタ及び容量素子を有し
て成るメモリセルが多数形成されて成るメモリ部と、Ｍ
ＩＳトランジスタが形成されて成るロジック回路部とを
有する半導体メモリ装置を製造する方法であって、半導体基体に形成された素子分離層により分離された複
数の半導体領域のうち、一の上記半導体領域に上記メモ
リ部を構成する半導体ウエル領域を形成し、他の上記半
導体領域に上記ロジック回路部を構成する半導体ウエル
領域を形成する工程と、上記メモリ部の上記半導体基体表面にゲート絶縁膜を形
成する工程と、上記ゲート絶縁膜上に、上記メモリ部の上記ＭＩＳトラ
ンジスタのゲート電極を形成する工程と、上記半導体ウエル領域内に、上記メモリ部の上記ＭＩＳ
トランジスタの拡散層を形成する工程と、表面を覆って全面的に層間絶縁膜を形成する工程と、上記ロジック回路部の上記層間絶縁膜を除去して、該ロ
ジック回路部の上記半導体基体を露出する工程と、表面を覆って全面的に絶縁膜を形成する工程と、上記絶縁膜から、上記ロジック回路部の上記ＭＩＳトラ
ンジスタのゲート絶縁膜と、上記メモリ部の上記容量素
子の絶縁膜とを形成する工程とを少なくとも有すること
を特徴とする半導体メモリ装置の製造方法。
【請求項８】上記絶縁膜上に導電膜を形成した後、該
導電膜をパターニングして、上記メモリ部の上記容量素
子の上部電極と上記ロジック回路部のＭＩＳトランジス
タのゲート電極とを形成する工程を有することを特徴と
する請求項７に記載の半導体メモリ装置の製造方法。
【請求項９】上記メモリ部の上記ＭＩＳトランジスタ
のゲート電極を形成する工程の後に、表面を覆って全面
的に第１の絶縁膜を形成する工程と、上記ロジック回路
部の上記第１の絶縁膜を残した状態で上記メモリ部の上
記第１の絶縁膜に対して加工を行って、上記ゲート電極
にサイドウォール絶縁膜を形成する工程とを行うことを
特徴とする請求項７に記載の半導体メモリ装置の製造方
法。
【請求項１０】上記メモリ部の層間絶縁膜に、上記半
導体基体に達する開口を形成し、その後該開口内を導電
膜で埋めて上記メモリ部の上記容量素子の下部電極を形
成する工程を有し、該下部電極が複数の上記ＭＩＳトラ
ンジスタの上記ゲート電極の上記サイドウォール絶縁膜
の間を埋めるように上記開口を形成することを特徴とす
る請求項９に記載の半導体メモリ装置の製造方法。